JP2001292134A - フレームパタン検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 同期信号が１回しか入力されないシステムに
おいてもフレームパタン検出が行え、パラレル展開数が
多くなった場合でも回路規模を小さくすることが可能な
フレームパタン検出回路を提供する。 【解決手段】 第１の同期検出回路２−１〜２−Ｉはパ
ラレル展開された入力信号が複数のグループに分割され
た信号において同期パタンＮビットの一部であるＭビッ
ト（Ｍ＜Ｎ）を検出し、グループ内の同期パタンの存在
を判定する。セレクタ部３は第１の同期検出回路２−１
〜２−Ｉの検出結果によって信号を選択出力する。第２
の同期検出回路４はセレクタ部３の出力から同期パタン
Ｎビットの一部であるＬビット（Ｌ＜Ｎ）を検出し、グ
ループ内における同期パタン位置を判定する。フレーム
先頭判定部５は第１の同期検出回路２−１〜２−Ｉの検
出結果と第２の同期検出回路４の検出結果とによってフ
レームの先頭を判定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフレームパタン検出
回路に関し、特にフレーム同期回路においてパラレル展
開された信号から同期パタンを検出することによってフ
レーム同期をとるフレームパタン検出回路に関する。

【０００２】

【従来の技術】一般的に、フレーム同期回路ではシリア
ル信号から同期パタンを検出してフレームの先頭を判定
しているが、近年、システムの高速化が進み、シリアル
のまま同期信号を検出する場合には高速で動作するデバ
イスが必要となり、ＬＳＩ（大規模集積回路）開発が困
難となってきている。このため、シリアル信号をパラレ
ルに展開した後に同期信号を検出するフレーム同期回路
が必要となっている。

【０００３】この要請に応えるために、例えば、図５に
示すように、１：８シリアル／パラレル（Ｓ／Ｐ）変換
回路２０でシリアル信号（ＤＡＴＡ）を８ビットパラレ
ル展開した後、８個の同期信号検出回路２１〜２８によ
って同期パタンを検出し、フレームの先頭を判定してい
る。尚、図５において、２９はオア（ＯＲ）回路を、３
０はフレーム制御回路（Ｆｒａｍｅ ＣＴＲ）を、３１
は比較回路を、３２は保護回路をそれぞれ示している。

【０００４】これはシリアル信号が任意のタイミングで
パラレル展開されると、図６（ａ）及び図６（ｂ）に示
すように、同期信号の先頭がパラレル信号のどの位置に
あるかわからないため、パラレル展開数と同じ８個の同
期信号検出回路２１〜２８を用いて同期パタンを検出
し、フレームの先頭を検出するためである。

【０００５】特開平１０−２２４３３７号公報に開示さ
れたフレーム同期回路では、同期信号が連続して同期パ
タンを構成しているフレームにおいて、図７に示すよう
に、同期パタンを構成している連続した同期信号を検出
するため、同期信号をパラレルビット数分だけ１ビット
づつずらすことによって同期信号検出回路（Ａ１−ｄｅ
ｔ）４１〜４８で同期信号を仮検出した後、その仮検出
結果によってシリアル／パラレル変換回路（Ｓ／Ｐ ８
→１５）５４からのパラレルデータを並び替え回路５５
で並び替え、Ａ１Ａ２パタン検出回路（Ａ１Ａ２−ｄｅ
ｔ）５６で同期パタンを検出している。

【０００６】尚、図７において、４９，５３はオア（Ｏ
Ｒ）回路を、５０はＤ−フリップフロップを、５１はＲ
−Ｓフリップフロップを、５２はアンド（ＡＮＤ）回路
を、５７はフレーム制御回路（Ｆ−ＣＴＲ）を、５８は
比較保護回路をそれぞれ示している。

【０００７】また、２０１はＡ１の次にＡ２が検出でき
なかった時に出力される信号を、２０２は００Ｆになる
時に出力される信号を、２０３は後方保護で比較結果が
不一致の時に出力される信号をそれぞれ示している。

【０００８】また、図８に示すように、同期信号を仮検
出する１個の同期信号検出回路（Ａ１−ｄｅｔ）６２
（仮検出回路）を持ち、その仮検出回路に入力される同
期信号をクロック毎に１ビットづつずらすことによって
同期信号を仮検出した後、その仮検出結果によってシリ
アル／パラレル変換回路（Ｓ／Ｐ ８→１５）６７から
のパラレルデータを並び替え回路６８で並び替え、Ａ１
Ａ２パタン検出回路（Ａ１Ａ２−ｄｅｔ）６９で同期パ
タンを検出している。

【０００９】尚、図８において、６１は並び替え回路
を、６３はＲ−Ｓフリップフロップを、６４，６６はオ
ア（ＯＲ）回路を、６５は１／８カウンタ回路を、７０
はフレーム制御回路（Ｆ−ＣＴＲ）を、７１は比較保護
回路をそれぞれ示している。

【００１０】また、３０１はＡ１の次にＡ２が検出でき
なかった時に出力される信号を、３０２は００Ｆになる
時に出力される信号を、３０３は後方保護で比較結果が
不一致の時に出力される信号をそれぞれ示している。

【００１１】

【発明が解決しようとする課題】しかしながら、図５に
示すフレーム同期回路では、パラレル展開数と同じ数の
同期パタン検出回路を設けなければならないため、パラ
レル展開数が多くなった場合に回路規模が増大し、回路
が複雑になる。

【００１２】また、特開平１０−２２４３３７号公報に
開示されたフレーム同期回路では、同期信号が連続して
同期パタンを構成している回路にのみ適用可能であり、
同期信号が１回のみしか入力されないシステムにおいて
は適用することができない。

【００１３】さらに、図７に示すフレーム同期回路にお
いても、上記と同様に、パラレル展開数と同じ数の同期
信号検出回路を設けなければならないため、パラレル展
開数が多くなった場合に回路規模が増大し、回路が複雑
になる。

【００１４】そこで、本発明の目的は上記の問題点を解
消し、同期信号が１回しか入力されないシステムにおい
てもフレームパタン検出を行うことができ、しかもパラ
レル展開数が多くなった場合でも回路規模を小さくする
ことができるフレームパタン検出回路を提供することに
ある。

【００１５】

【課題を解決するための手段】本発明によるフレームパ
タン検出回路は、パラレル展開された同期パタンを含ん
だフレームから同期パタンを検出することでフレーム同
期をとるフレーム同期回路に用いられるフレームパタン
検出回路であって、パラレル展開された入力信号が分割
された複数のグループ各々のグループ内での同期パタン
の存在を判定する第１の同期検出回路と、前記グループ
内における同期パタン位置を判定する第２の同期検出回
路とを備えてる。

【００１６】本発明による他のフレームパタン検出回路
は、パラレル展開された同期パタンを含んだフレームか
ら同期パタンを検出するでフレーム同期をとるフレーム
同期回路に用いられるフレームパタン検出回路であっ
て、前記同期パタンＮビット（Ｎは正の整数）の一部で
あるＭビット（Ｍは正の整数、Ｍ＜Ｎ）を検出する第１
の同期検出回路と、前記第１の同期検出回路の結果に応
じてパラレル展開された入力信号の一部を選択出力する
セレクタと、前記セレクタの出力から前記同期パタンＮ
ビットの一部であるＬビット（Ｌは正の整数、Ｌ＜Ｎ、
Ｍ＋Ｌ＞Ｎ）を検出する第２の同期検出回路と、前記第
１の同期検出回路の結果と前記第２の同期検出回路の結
果とによって前記フレームの先頭を判定するフレーム先
頭判定手段とを備えている。

【００１７】すなわち、本発明のフレームパタン検出回
路は、パラレル展開された入力信号を複数のグループに
分割して第１の同期検出回路でグループ内の同期パタン
の存在を判定し、第２の同期検出回路でグループ内にお
ける同期パタン位置を判定することを特徴としている。

【００１８】また、本発明のフレームパタン検出回路
は、同期パタンをＮビットとした場合、第１の同期検出
回路の同期パタンをＭビット（Ｍ＜Ｎ）、第２の同期検
出回路の同期パタンをＬビット（Ｌ＜Ｎ、Ｍ＋Ｌ＞Ｎ）
とし、第１の同期検出回路における同期パタンと第２の
同期検出回路における同期パタンとを一部重複させるこ
とによって、第１の同期検出回路及び第２の同期検出回
路で同期パタンＮビットを検出していることを特徴とし
ている。

【００１９】上記のように構成し、パラレル展開数によ
って第１の同期検出回路の個数を可変することで、回路
規模や動作スピードを考慮した最適な回路構成を実現す
ることが可能となる。

【００２０】同様に、第１の同期検出回路で判定するＭ
ビットの同期パタンと第２の同期検出回路で判定するＬ
ビットの同期パタンとの組合せも自由であり、回路規模
や動作スピードを考慮した最適な回路構成を実現するこ
とが可能となる。また、同期パタンは連続して入力され
る必要はなく、１回のみで同期パタン検出が可能であ
る。

【００２１】

【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例によ
るフレームパタン検出回路の構成を示すブロック図であ
る。図１において、本発明の一実施例によるフレームパ
タン検出回路はパラレル信号入力端子１と、第１の同期
検出回路２−１〜２−Ｉと、セレクタ部３と、第２の同
期検出回路４と、フレーム先頭判定部５とから構成され
ている。

【００２２】第１の同期検出回路２−１〜２−Ｉは同期
パタンＮビットの一部であるＭビット（Ｍ＜Ｎ）を検出
する。セレクタ部３は第１の同期検出回路２−１〜２−
Ｉの検出結果によって信号を選択出力する。

【００２３】第２の同期検出回路４はセレクタ部３の出
力から同期パタンＮビットの一部であるＬビット（Ｌ＜
Ｎ）を検出する。フレーム先頭判定部５は第１の同期検
出回路２−１〜２−Ｉの検出結果と第２の同期検出回路
４の検出結果とによってフレームの先頭を判定する。

【００２４】パラレル信号入力端子１から入力されるＫ
ビットのパラレル信号１１０はＩ個の第１の同期検出回
路２−１〜２−ＩにＪ＋１ビット（Ｉ×Ｊ＝Ｋ）づつず
らしながらＪ＋Ｍビットづつ入力され、同期パタンの一
部Ｍビットを検出する。

【００２５】セレクタ部３にはＩ個の第１の同期検出回
路２−１〜２−Ｉの検出結果１２１〜１２ＩとＫビット
のパラレル信号１１０とが入力され、Ｉ個の第１の同期
検出回路２−１〜２−Ｉの検出結果１２１〜１２Ｉによ
ってＫビットのパラレル信号１１０からＪ＋Ｌ−１ビッ
トを選択出力する。

【００２６】第２の同期検出回路４は入力されるＪ＋Ｌ
−１ビットの信号１３０からＬビットの同期パタンを検
出し、検出した位置をフレーム先頭判定部５に出力す
る。フレーム先頭判定部５は第１の同期検出回路２−１
〜２−Ｉの検出結果１２１〜１２Ｉと第２の同期検出回
路４のＪ本の入力信号（検出結果１４０）とによってフ
レームの先頭位置を決定する。

【００２７】本実施例は上記のように、パラレル展開さ
れた入力信号１１０を複数のグループに分割し、第１の
同期検出回路２−１〜２−Ｉによってグループ内の同期
パタンの存在を判定し、第２の同期検出回路４において
グループ内における同期パタン位置を判定することを特
徴としている。

【００２８】また、本実施例は同期パタンをＮビットと
した場合、第１の同期検出回路２−１〜２−Ｉの同期パ
タンをＭビット（Ｍ＜Ｎ）、第２の同期検出回路４の同
期パタンをＬビット（Ｌ＜Ｎ、Ｍ＋Ｌ＞Ｎ）とし、第１
の同期検出回路２−１〜２−Ｉにおける同期パタンと第
２の同期検出回路４における同期パタンとを一部重複さ
せることによって、第１の同期検出回路２−１〜２−Ｉ
と第２の同期検出回路４とで同期パタンＮビットを検出
していることを特徴としている。

【００２９】したがって、パラレル展開数に応じて第１
の同期検出回路２−１〜２−Ｉの個数を可変することに
よって、回路規模や動作スピードを考慮した最適な回路
構成を実現することができる。

【００３０】同様に、第１の同期検出回路２−１〜２−
Ｉで判定するＭビットの同期パタンと第２の同期検出回
路４で判定するＬビットの同期パタンとの組合せも自由
であり、回路規模や動作スピードを考慮した最適な回路
構成を実現することができる。また、同期パタンは連続
して入力される必要はなく、１回のみで同期パタン検出
を行うことができる。

【００３１】図２は入力信号における同期信号位置の種
類を示す図である。この図２を参照して本発明の一実施
例によるフレームパタン検出回路に入力される同期パタ
ンの位置について説明する。

【００３２】同期パタンが挿入されたシリアル信号は任
意のタイミングでシリアル→パラレル変換されるため、
Ｋビットパラレルに展開される場合の同期パタンの位置
は、図２に示すように、Ｋ種類存在する。

【００３３】この信号に対し、Ｋビットパラレル信号中
のＪ＋ＭビットをＪビットづつずらして第１の同期検出
回路２−１〜２−Ｉ各々に入力し、第１の同期検出回路
２−１〜２−Ｉ各々において同期パタンを検出する。

【００３４】図３は図１の第１の同期検出回路２−１〜
２−Ｉの入力信号における同期信号位置の種類を示す図
である。この図３を参照して第１の同期検出回路２−１
〜２−Ｉ各々における同期パタン検出について説明す
る。

【００３５】第１の同期検出回路２−１〜２−Ｉにおい
ては同期パタンが存在する場合、同期パタンの位置が、
図３に示すように、Ｊ種類の位置が存在する。第１の同
期検出回路２−１〜２−ＩではＮビットの同期パタン中
のＭビットを用いてＪ種類の同期パタン位置を検出し、
検出した場合にハイレベル（Ｈｉ）を、検出できなかっ
た場合にロウレベル（Ｌｏ）を出力する。

【００３６】図４は本発明の一実施例によるフレームパ
タン検出回路の動作を示すタイムチャートである。この
図３を参照してセレクタ部３と第２の同期検出回路４と
フレーム先頭判定部５とにおける動作について説明す
る。

【００３７】セレクタ部３は第１の同期検出回路２−１
〜２−Ｉの検出結果１２１〜１２Ｉによって入力信号１
１０を選択し、第２の同期検出部４に出力する。選択出
力する信号１３０は第１の同期検出回路２−１の検出結
果１２１がハイレベルの時にＮ−Ｊ−Ｌビット〜Ｎ−１
ビットを出力し、第１の同期検出回路２−２の検出結果
１２２がハイレベルの時にＮ−Ｌビット〜Ｎ＋Ｊ−１ビ
ット、第１の同期検出回路２−３の検出結果１２３がハ
イレベルの時にＮ＋Ｊ−Ｌビット〜Ｎ＋２Ｊ−１ビット
となるよう第１の同期検出回路２−１〜２−Ｉの検出結
果１２１〜１２Ｉによって順次Ｊ＋Ｌ−１ビットを第２
の同期検出回路４に出力する。

【００３８】第２の同期検出回路４では同期パタンＮビ
ット中のＬビットを検出し、検出した位置によって出力
Ｊビットの内の１ビットをハイレベルにする。図４に示
す例では、第１の同期検出回路２−１の検出結果１２１
と第２の同期検出回路４の１４０−１とにおいて同期パ
タンを検出し、出力をハイレベルにしている。

【００３９】上述したように、Ｉ個の第１の同期検出回
路２−１〜２−Ｉを用いて入力信号１１０をＩ個のグル
ープに分割し、どのグループに同期パタンが存在するか
を検出し、次に第２の同期検出回路４において第１の同
期検出回路２−１〜２−Ｉにおいて検出したグループ内
のフレーム位置を特定しているため、フレーム先頭判定
部５では第１の同期検出回路２−１〜２−Ｉの検出結果
１２１〜１２Ｉと第２の同期検出回路４の検出結果１４
０とを用いてフレームの先頭を判定することが可能とな
り、図４に示す例ではＤＩ４を同期パタンの先頭位置と
して判定することができる。

【００４０】上記のように、複数の第１の同期検出回路
２−１〜２−Ｉを用いて同期パタンが存在するグループ
を判定し、第２の同期検出回路４においてグループ内に
おける同期パタンの検出位置を判定しているため、パラ
レル展開数に応じて第１の同期検出回路２−１〜２−Ｉ
の個数を可変することによって、最適な回路構成を実現
することができる。

【００４１】このように、パラレル展開された入力信号
１１０を複数のグループに分割し、第１の同期検出回路
２−１〜２−Ｉによってグループ内の同期パタンの存在
を判定し、第２の同期検出回路４においてグループ内に
おける同期パタンの検出位置を判定することで、パラレ
ル展開数に応じて第１の同期検出回路２−１〜２−Ｉの
個数を可変することによって、回路規模や動作スピード
を考慮した最適な回路構成を実現することができる。

【００４２】同様に、第１の同期検出回路２−１〜２−
Ｉで判定するＭビットの同期パタンと第２の同期検出回
路４で判定するＬビットの同期パタンとの組合せも自由
に設定可能であるので、回路規模や動作スピードを考慮
した最適な回路構成を実現することができる。

【００４３】また、同期パタンは連続して入力される必
要はなく、１回のみで同期パタンを検出することができ
る。これによって、同期信号が１回しか入力されないシ
ステムにおいてもフレームパタン検出を行うことがで
き、しかもパラレル展開数が多くなった場合でも回路規
模を小さくすることができる尚、本発明は上記各実施例
に限定されず、本発明の技術思想の範囲内において、各
実施例が適宜変更され得ることは明らかである。

【００４４】

【発明の効果】以上説明したように本発明によれば、パ
ラレル展開された入力信号を複数のグループに分割して
第１の同期検出回路でグループ内の同期パタンの存在を
判定し、第２の同期検出回路でグループ内における同期
パタン位置を判定することによって、同期信号が１回し
か入力されないシステムにおいてもフレームパタン検出
を行うことができ、しかもパラレル展開数が多くなった
場合でも回路規模を小さくすることができるという効果
がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるフレームパタン検出回
路の構成を示すブロック図である。

【図２】入力信号における同期信号位置の種類を示す図
である。

【図３】図１の第１の同期検出回路の入力信号における
同期信号位置の種類を示す図である。

【図４】本発明の一実施例によるフレームパタン検出回
路の動作を示すタイムチャートである。

【図５】従来例によるフレーム同期回路の構成例を示す
ブロック図である。

【図６】（ａ）は従来例のシリアル状態の入力信号にお
ける同期パタンの位置を示す図、（ｂ）は従来例のパラ
レル状態の入力信号における同期パタンの位置を示す図
である。

【図７】従来例によるフレーム同期回路の他の構成例を
示すブロック図である。

【図８】従来例によるフレーム同期回路の別の構成例を
示すブロック図である。

【符号の説明】

１ パラレル信号入力端子 ２−１〜２−Ｉ 第１の同期検出回路 ３ セレクタ部 ４ 第２の同期検出回路 ５ フレーム先頭判定部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 パラレル展開された同期パタンを含んだ
   フレームから同期パタンを検出することでフレーム同期
   をとるフレーム同期回路に用いられるフレームパタン検
   出回路であって、パラレル展開された入力信号が分割さ
   れた複数のグループ各々のグループ内での同期パタンの
   存在を判定する第１の同期検出回路と、前記グループ内
   における同期パタン位置を判定する第２の同期検出回路
   とを有することを特徴とするフレームパタン検出回路。
2. 【請求項２】 前記第１の同期検出回路の検出結果に応
   じて前記パラレル展開された入力信号の一部を選択出力
   するセレクタを含み、 前記第２の同期検出回路は、前記セレクタから選択出力
   される信号から前記同期パタン位置を判定するよう構成
   したことを特徴とする請求項１記載のフレームパタン検
   出回路。
3. 【請求項３】 前記第１の同期検出回路の検出結果と前
   記第２の同期検出回路の検出結果とによって前記フレー
   ムの先頭位置を決定するフレーム先頭判定手段を含むこ
   とを特徴とする請求項１または請求項２記載のフレーム
   パタン検出回路。
4. 【請求項４】 パラレル展開された同期パタンを含んだ
   フレームから同期パタンを検出するでフレーム同期をと
   るフレーム同期回路に用いられるフレームパタン検出回
   路であって、前記同期パタンＮビット（Ｎは正の整数）
   の一部であるＭビット（Ｍは正の整数、Ｍ＜Ｎ）を検出
   する第１の同期検出回路と、前記第１の同期検出回路の
   結果に応じてパラレル展開された入力信号の一部を選択
   出力するセレクタと、前記セレクタの出力から前記同期
   パタンＮビットの一部であるＬビット（Ｌは正の整数、
   Ｌ＜Ｎ、Ｍ＋Ｌ＞Ｎ）を検出する第２の同期検出回路
   と、前記第１の同期検出回路の結果と前記第２の同期検
   出回路の結果とによって前記フレームの先頭を判定する
   フレーム先頭判定手段とを有することを特徴とするフレ
   ームパタン検出回路。
5. 【請求項５】 前記第１の同期検出回路をＩ個（Ｉは正
   の整数）備え、前記第１の同期検出回路においてＪ種類
   （Ｊは正の整数、Ｉ×Ｊ＝パラレル展開数）の同期パタ
   ンを検出自在としたことを特徴とする請求項４記載のフ
   レームパタン検出回路。
6. 【請求項６】 前記第２の同期検出回路において前記Ｊ
   種類の同期パタンを検出自在としたことを特徴とする請
   求項５記載のフレームパタン検出回路。