JP3027877B2 - フレーム同期検出回路 - Google Patents
フレーム同期検出回路Info
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- JP3027877B2 JP3027877B2 JP4030280A JP3028092A JP3027877B2 JP 3027877 B2 JP3027877 B2 JP 3027877B2 JP 4030280 A JP4030280 A JP 4030280A JP 3028092 A JP3028092 A JP 3028092A JP 3027877 B2 JP3027877 B2 JP 3027877B2
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Description
【０００１】
【産業上の利用分野】本発明はディジタル通信における
フレーム同期検出回路に関する。ディジタル通信におい
ては、送信側で多重化すべき各チャネルの信号を順番に
同期的に配置し、各周期毎に特定のパターンを有するフ
レーム同期パルスを付加挿入する。受信側ではフレーム
の周期毎のパルス列をチェックし、フレーム同期パルス
を検出して各チャネルのタイムスロット位置を識別する
ことにより通信を行っている。。
フレーム同期検出回路に関する。ディジタル通信におい
ては、送信側で多重化すべき各チャネルの信号を順番に
同期的に配置し、各周期毎に特定のパターンを有するフ
レーム同期パルスを付加挿入する。受信側ではフレーム
の周期毎のパルス列をチェックし、フレーム同期パルス
を検出して各チャネルのタイムスロット位置を識別する
ことにより通信を行っている。。
【０００２】このような、フレーム同期信号を検出する
フレーム同期検出回路において、できるだけ早く同期を
検出でき、一旦同期がとれた場合には瞬間的なパルス変
化に対しては同期外れと判断しないことが要求されてい
る。
フレーム同期検出回路において、できるだけ早く同期を
検出でき、一旦同期がとれた場合には瞬間的なパルス変
化に対しては同期外れと判断しないことが要求されてい
る。
【０００３】図５はフレームパターンの例を説明する図
である。図は北米で使用される光同期通信システム（Ｓ
ＯＮＥＴ Synchronous Optical Network）にて使用され
るフレームフォーマットの例を示す。
である。図は北米で使用される光同期通信システム（Ｓ
ＯＮＥＴ Synchronous Optical Network）にて使用され
るフレームフォーマットの例を示す。
【０００４】（Ａ）はフレームフォーマットを示す。１
フレームは５００μＳのサブフレーム４個から構成され
ており、それぞれの先頭に４バイトのＶＴフレームを有
している。
フレームは５００μＳのサブフレーム４個から構成され
ており、それぞれの先頭に４バイトのＶＴフレームを有
している。
【０００５】フレーム同期信号はサブフレーム１の＃
１、＃２、サブフレーム３の＃９、＃１０に挿入されて
いる。 （Ｂ）はフレームパターンを示し、＃９、＃１０はそれ
ぞれ＃１、＃２の同期信号を反転したパターンを使用し
ている。（以下＃１、＃２に挿入されているフレームパ
ターンをＦ、＃９、＃１０に挿入されているフレームパ
ターンを×Ｆと称する。）かかる、同期信号をできるだ
け早く検出することのできるフレーム同期検出回路が要
求されている。
１、＃２、サブフレーム３の＃９、＃１０に挿入されて
いる。 （Ｂ）はフレームパターンを示し、＃９、＃１０はそれ
ぞれ＃１、＃２の同期信号を反転したパターンを使用し
ている。（以下＃１、＃２に挿入されているフレームパ
ターンをＦ、＃９、＃１０に挿入されているフレームパ
ターンを×Ｆと称する。）かかる、同期信号をできるだ
け早く検出することのできるフレーム同期検出回路が要
求されている。
【０００６】
【従来の技術】図６は従来例を説明するブロック図を示
す。図中の１０はパターン検出回路、２０はパルス発生
回路、３０はパターン比較回路、４０は保護回路、６０
はクロック制御回路である。
す。図中の１０はパターン検出回路、２０はパルス発生
回路、３０はパターン比較回路、４０は保護回路、６０
はクロック制御回路である。
【０００７】従来例は図５の（Ｂ）に示すフレームパタ
ーンを使用するものとする。図６において、パルス発生
回路２０は比較用のフレームパターンＦ、×Ｆのタイミ
ングを交互に生成する。一方、パターン検出回路１０は
入力データを監視し、フレームパターンＦ、×Ｆを検出
し、そのタイミングを発生し、パターン比較回路３０で
パターン検出回路１０で発生したタイミングと、パルス
発生回路２０で生成した比較用のフレームパターンＦ、
×Ｆのタイミングとの比較を行う。保護回路４０はその
比較結果を保持し、指定の段数の保護を行いその結果を
出力する。
ーンを使用するものとする。図６において、パルス発生
回路２０は比較用のフレームパターンＦ、×Ｆのタイミ
ングを交互に生成する。一方、パターン検出回路１０は
入力データを監視し、フレームパターンＦ、×Ｆを検出
し、そのタイミングを発生し、パターン比較回路３０で
パターン検出回路１０で発生したタイミングと、パルス
発生回路２０で生成した比較用のフレームパターンＦ、
×Ｆのタイミングとの比較を行う。保護回路４０はその
比較結果を保持し、指定の段数の保護を行いその結果を
出力する。
【０００８】ここでは一致検出結果が２回連続したとき
を同期検出、不一致の検出が５回連続したときを同期外
れとする。クロック制御回路６０は保持回路４０が同期
外れを検出したとき、パルス発生回路２０をフレームパ
ターンＦまたは×Ｆのタイミングに保持させるためにク
ロックをインヒビットする。また、同期外れを検出して
クロックをインヒビットしている状態でパルス発生回路
２０のタイミングとパターン検出回路１０で検出したフ
レームのタイミングが一致した場合に、クロックのイン
ヒビットを解除し、パルス発生回路２０を駆動開始させ
る。
を同期検出、不一致の検出が５回連続したときを同期外
れとする。クロック制御回路６０は保持回路４０が同期
外れを検出したとき、パルス発生回路２０をフレームパ
ターンＦまたは×Ｆのタイミングに保持させるためにク
ロックをインヒビットする。また、同期外れを検出して
クロックをインヒビットしている状態でパルス発生回路
２０のタイミングとパターン検出回路１０で検出したフ
レームのタイミングが一致した場合に、クロックのイン
ヒビットを解除し、パルス発生回路２０を駆動開始させ
る。
【０００９】図７は従来例の同期検出タイムチャートで
ある。フレーム周期は図５で説明した如く２ｍＳであ
る。同期検出は、パターン比較回路３０でフレームパタ
ーンＦ、×Ｆを検出し、そのタイミングがパルス発生回
路２０の発生するタイミングと２回一致した場合に同期
検出としている。
ある。フレーム周期は図５で説明した如く２ｍＳであ
る。同期検出は、パターン比較回路３０でフレームパタ
ーンＦ、×Ｆを検出し、そのタイミングがパルス発生回
路２０の発生するタイミングと２回一致した場合に同期
検出としている。
【００１０】図中、Ｆ、×Ｆパターン検出はパターン検
出回路１０がパターンを検出して出力するタイミング、
ＰＧ Ｆ、×Ｆ Ｔｉｍｉｎｇはパルス発生回路２０の
発生するＦ、×Ｆのタイミング、ＰＧ ＣＬＫはクロッ
ク制御回路６０の出力するクロック、ＧＵＲＤ後方１、
２は保護回路４０の後方保護１段、２段動作、同期は保
護回路４０の出力する同期検出信号を示し、図８、図９
においても同じ記号は同じ信号を示す。
出回路１０がパターンを検出して出力するタイミング、
ＰＧ Ｆ、×Ｆ Ｔｉｍｉｎｇはパルス発生回路２０の
発生するＦ、×Ｆのタイミング、ＰＧ ＣＬＫはクロッ
ク制御回路６０の出力するクロック、ＧＵＲＤ後方１、
２は保護回路４０の後方保護１段、２段動作、同期は保
護回路４０の出力する同期検出信号を示し、図８、図９
においても同じ記号は同じ信号を示す。
【００１１】図８は従来例の同期外れ検出タイムチャー
トである。パルス発生回路２０の発生するフレームパタ
ーンＦ、×Ｆのタイミングとパターン検出回路１０の検
出結果のタイミングの不一致が連続５回で同期外れとす
る。図中ＧＵＲＤ前方１〜ＧＵＲＤ前方５は保護回路４
０の５段の前方保護動作を示す。
トである。パルス発生回路２０の発生するフレームパタ
ーンＦ、×Ｆのタイミングとパターン検出回路１０の検
出結果のタイミングの不一致が連続５回で同期外れとす
る。図中ＧＵＲＤ前方１〜ＧＵＲＤ前方５は保護回路４
０の５段の前方保護動作を示す。
【００１２】図９は従来例の同期外れ後の同期検出タイ
ムチャートである。同期外れ後の検出は図７と同様にパ
ターン検出回路１０でのフレームパターンＦ、×Ｆの検
出タイミングと、パルス発生回路２０の発生する比較用
のタイミングとが２回一致した場合に同期検出とする
が、フレームパターンＦで同期外れとなった場合は、パ
ルス発生回路２０のタイミングＦ側の出力を「Ｈ（ハ
イ）」に保持し、フレームパターンＦの検出を待つ。こ
の状態で、次にフレームパターン×Ｆが検出されても、
不一致と見做し、その次のフレームパターンＦの検出を
待って保護動作に入る。
ムチャートである。同期外れ後の検出は図７と同様にパ
ターン検出回路１０でのフレームパターンＦ、×Ｆの検
出タイミングと、パルス発生回路２０の発生する比較用
のタイミングとが２回一致した場合に同期検出とする
が、フレームパターンＦで同期外れとなった場合は、パ
ルス発生回路２０のタイミングＦ側の出力を「Ｈ（ハ
イ）」に保持し、フレームパターンＦの検出を待つ。こ
の状態で、次にフレームパターン×Ｆが検出されても、
不一致と見做し、その次のフレームパターンＦの検出を
待って保護動作に入る。
【００１３】
【発明が解決しようとする課題】上述の従来例において
は、同期外れ後の同期検出は図９に示すように、フレー
ムパターンＦで同期外れとなった場合は、（ａ）に示す
ようにフレームパターン×Ｆが検出されても、パルス発
生回路２０のタイミングと一致していないので無視さ
れ、（ｂ）に示すように、次のフレームパターンＦがき
てから検出動作を開始する。したがって、同期検出が半
周期遅れてしまう。
は、同期外れ後の同期検出は図９に示すように、フレー
ムパターンＦで同期外れとなった場合は、（ａ）に示す
ようにフレームパターン×Ｆが検出されても、パルス発
生回路２０のタイミングと一致していないので無視さ
れ、（ｂ）に示すように、次のフレームパターンＦがき
てから検出動作を開始する。したがって、同期検出が半
周期遅れてしまう。
【００１４】本発明は、同期検出を迅速に行うことので
きるフレーム同期検出回路を実現しようとする。
きるフレーム同期検出回路を実現しようとする。
【００１５】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１０は入力データから
２つのフレームパターンＦＡ、ＦＢを検出し、そのタイ
ミング信号Ａ、Ｂを発生するパターン検出回路であり、
２０は２つのフレームパターンＦＡ、ＦＢ検出の比較用
の２つのタイミング信号Ａ、Ｂを交互に発生するパルス
発生回路であり、３０はパターン検出回路１０の発生す
るタイミング信号Ａ、Ｂとパルス発生回路２０の発生す
る比較用のタイミング信号Ａ、Ｂのタイミングを比較す
るパターン比較回路である。
明するブロック図である。図中の１０は入力データから
２つのフレームパターンＦＡ、ＦＢを検出し、そのタイ
ミング信号Ａ、Ｂを発生するパターン検出回路であり、
２０は２つのフレームパターンＦＡ、ＦＢ検出の比較用
の２つのタイミング信号Ａ、Ｂを交互に発生するパルス
発生回路であり、３０はパターン検出回路１０の発生す
るタイミング信号Ａ、Ｂとパルス発生回路２０の発生す
る比較用のタイミング信号Ａ、Ｂのタイミングを比較す
るパターン比較回路である。
【００１６】また、４０はパターン比較回路３０の出力
を所定の段数の保護をかけて出力する保護回路であり、
５０は保護回路４０が同期外れを出力している状態で、
前記パターン検出回路１０がいずれかのフレームパター
ンＦＡ、ＦＢを検出したとき、検出したフレームパター
ンの検出タイミングを初期状態として、パルス発生回路
２０にロードして動作開始させるロード制御回路であ
り、同期外れ検出後の同期検出動作を２つのフレームパ
ターンＦＡ、ＦＢの何れからでも開始する。
を所定の段数の保護をかけて出力する保護回路であり、
５０は保護回路４０が同期外れを出力している状態で、
前記パターン検出回路１０がいずれかのフレームパター
ンＦＡ、ＦＢを検出したとき、検出したフレームパター
ンの検出タイミングを初期状態として、パルス発生回路
２０にロードして動作開始させるロード制御回路であ
り、同期外れ検出後の同期検出動作を２つのフレームパ
ターンＦＡ、ＦＢの何れからでも開始する。
【００１７】
【作用】ディジタル通信の同期検出をフレームパターン
ＦＡとＦＢとで行う回路であり、パターン検出回路１０
でデータ中のフレームパターンＦＡとＦＢを検出し、検
出できたときにタイミング信号Ａ、Ｂを発生する。
ＦＡとＦＢとで行う回路であり、パターン検出回路１０
でデータ中のフレームパターンＦＡとＦＢを検出し、検
出できたときにタイミング信号Ａ、Ｂを発生する。
【００１８】一方、パルス発生回路２０では、２つのフ
レームパターンＦＡ、ＦＢのタイミング信号Ａ、Ｂを発
生し、パターン比較回路３０で、パターン検出回路１０
の発生するタイミング信号Ａ、Ｂとパルス発生回路２０
の発生するタイミング信号Ａ、Ｂとのタイミングを比較
する。
レームパターンＦＡ、ＦＢのタイミング信号Ａ、Ｂを発
生し、パターン比較回路３０で、パターン検出回路１０
の発生するタイミング信号Ａ、Ｂとパルス発生回路２０
の発生するタイミング信号Ａ、Ｂとのタイミングを比較
する。
【００１９】比較結果は保護回路４０に入力し、所定の
段数の保護をかけて出力する。保護回路４０が同期外れ
を出力している状態で、パターン検出回路１０がいずれ
かのフレームパターンＦＡ、ＦＢを検出したときに、パ
ターン比較回路３０は一致検出を出力し、保護回路４０
の保護動作が開始する。一方、ロード制御回路５０は、
検出したフレームパターンＦＡ、ＦＢのタイミングＡま
たはＢを初期状態として、パルス発生回路２０にロード
するロード信号を発生する。パルス発生回路２０はロー
ドされたタイミングＡまたはＢを初期状態として比較用
のタイミング信号の発生を開始する。すなわち、タイミ
ングＡを初期状態として設定したときは、タイミング
Ｂ、Ａ、Ｂ・・・と比較用のタイミング信号を発生し、
タイミングＢを初期状態として設定したときは、タイミ
ングＡ、Ｂ、Ａ・・・と比較用のタイミング信号を発生
する。かかる動作により同期外れ状態でいずれかのフレ
ームパターンを検出したとき、同期検出動作を２つのフ
レームパターンＦＡ、ＦＢの何れからでも開始すること
が可能となる。
段数の保護をかけて出力する。保護回路４０が同期外れ
を出力している状態で、パターン検出回路１０がいずれ
かのフレームパターンＦＡ、ＦＢを検出したときに、パ
ターン比較回路３０は一致検出を出力し、保護回路４０
の保護動作が開始する。一方、ロード制御回路５０は、
検出したフレームパターンＦＡ、ＦＢのタイミングＡま
たはＢを初期状態として、パルス発生回路２０にロード
するロード信号を発生する。パルス発生回路２０はロー
ドされたタイミングＡまたはＢを初期状態として比較用
のタイミング信号の発生を開始する。すなわち、タイミ
ングＡを初期状態として設定したときは、タイミング
Ｂ、Ａ、Ｂ・・・と比較用のタイミング信号を発生し、
タイミングＢを初期状態として設定したときは、タイミ
ングＡ、Ｂ、Ａ・・・と比較用のタイミング信号を発生
する。かかる動作により同期外れ状態でいずれかのフレ
ームパターンを検出したとき、同期検出動作を２つのフ
レームパターンＦＡ、ＦＢの何れからでも開始すること
が可能となる。
【００２０】
【実施例】図２は本発明の実施例を説明する図である。
図中の１０はパターン検出回路、２０はパルス発生回
路、３０は論理和回路（以下ＯＲ回路と称する）３１、
３２、３５、論理積回路（以下ＡＮＤ回路と称する）３
３、３４よりなるパターン比較回路、４０はシフトレジ
スタ４１、ＯＲ回路４２、４３、Ｓ−Ｒフリップフロッ
プ回路（以下ＦＦ回路と称する）４４、否定論理積回路
（以下ＮＡＮＤ回路と称する）４５よりなる保護回路、
４０Ａは否定論理和回路（以下ＮＯＲ回路と称する）４
６、ＯＲ回路４７よりなる保護回路ＣＬＫ発生回路、５
０はＡＮＤ回路５１、５２よりなるロード制御回路であ
る。
図中の１０はパターン検出回路、２０はパルス発生回
路、３０は論理和回路（以下ＯＲ回路と称する）３１、
３２、３５、論理積回路（以下ＡＮＤ回路と称する）３
３、３４よりなるパターン比較回路、４０はシフトレジ
スタ４１、ＯＲ回路４２、４３、Ｓ−Ｒフリップフロッ
プ回路（以下ＦＦ回路と称する）４４、否定論理積回路
（以下ＮＡＮＤ回路と称する）４５よりなる保護回路、
４０Ａは否定論理和回路（以下ＮＯＲ回路と称する）４
６、ＯＲ回路４７よりなる保護回路ＣＬＫ発生回路、５
０はＡＮＤ回路５１、５２よりなるロード制御回路であ
る。
【００２１】実施例は、図５の（Ｂ）で説明したフレー
ムパターンＦと×Ｆを使用する例である。図に示す実施
例において、パターン検出回路１０はフレームパターン
Ｆ、×Ｆの検出を行い、そのタイミングを発生する。パ
ルス発生回路２０はフレームパターンＦ、×Ｆの比較用
のタイミングを発生しており、同期外れの状態で、パタ
ーン検出回路１０のいずれかのフレームパターンの検出
により、ロード制御回路５０の制御でＦまたは×Ｆのタ
イミングにセットされる。
ムパターンＦと×Ｆを使用する例である。図に示す実施
例において、パターン検出回路１０はフレームパターン
Ｆ、×Ｆの検出を行い、そのタイミングを発生する。パ
ルス発生回路２０はフレームパターンＦ、×Ｆの比較用
のタイミングを発生しており、同期外れの状態で、パタ
ーン検出回路１０のいずれかのフレームパターンの検出
により、ロード制御回路５０の制御でＦまたは×Ｆのタ
イミングにセットされる。
【００２２】パターン比較部３０はパターン検出回路１
０の検出したタイミングとパルス発生回路２０の発生す
る比較用のタイミングとの比較を行い、一致で「Ｈ」、
不一致で「Ｌ」を出力する。また、同期が外れた場合に
は、パルス発生回路２０から出力されるタイミングとの
比較は行わず、保護回路４０の出力「Ｈ」を入力とする
ＯＲ回路３１、３２の出力とフレームパターンＦ、×Ｆ
の何れかのパターン検出で一致検出として「Ｈ」を出力
する。
０の検出したタイミングとパルス発生回路２０の発生す
る比較用のタイミングとの比較を行い、一致で「Ｈ」、
不一致で「Ｌ」を出力する。また、同期が外れた場合に
は、パルス発生回路２０から出力されるタイミングとの
比較は行わず、保護回路４０の出力「Ｈ」を入力とする
ＯＲ回路３１、３２の出力とフレームパターンＦ、×Ｆ
の何れかのパターン検出で一致検出として「Ｈ」を出力
する。
【００２３】保護回路ＣＬＫ発生回路４０Ａは保護回路
４０にパターン比較回路３０の比較結果を取り込むタイ
ミングを発生する。また、同期外れ状態で、保護回路４
０は「Ｈ」を出力し、ロード制御回路５０はいずれかの
フレームパターンＦ、×Ｆを検出した場合、パルス発生
回路２０を検出したフレームパターンＦ、×Ｆのタイミ
ングにセットするためのロードパルス「Ｈ」を出力す
る。
４０にパターン比較回路３０の比較結果を取り込むタイ
ミングを発生する。また、同期外れ状態で、保護回路４
０は「Ｈ」を出力し、ロード制御回路５０はいずれかの
フレームパターンＦ、×Ｆを検出した場合、パルス発生
回路２０を検出したフレームパターンＦ、×Ｆのタイミ
ングにセットするためのロードパルス「Ｈ」を出力す
る。
【００２４】図３は本発明の実施例の同期検出タイムチ
ャートである。図７〜図９と同じ符号は同じ信号を示
す。図中のＰＧ Ｆ ＬＯＡＤ、ＰＧ ×Ｆ ＬＯＡＤ
はパルス発生回路２０にフレームパターンＦ、×Ｆのタ
イミングをロードする信号を示す。
ャートである。図７〜図９と同じ符号は同じ信号を示
す。図中のＰＧ Ｆ ＬＯＡＤ、ＰＧ ×Ｆ ＬＯＡＤ
はパルス発生回路２０にフレームパターンＦ、×Ｆのタ
イミングをロードする信号を示す。
【００２５】同期検出は同期外れの状態で、フレームパ
ターンＦを検出することで、パルス発生回路２０がセッ
トされ、保護回路４０に後方１段の検出結果が取り込ま
れる。次いで、パルス発生回路２０のタイミングとフレ
ームパターン×Ｆとの検出結果が一致しているので、同
期検出状態に入る。
ターンＦを検出することで、パルス発生回路２０がセッ
トされ、保護回路４０に後方１段の検出結果が取り込ま
れる。次いで、パルス発生回路２０のタイミングとフレ
ームパターン×Ｆとの検出結果が一致しているので、同
期検出状態に入る。
【００２６】図４は本発明の実施例の同期外れ後の同期
検出タイムチャートである。図において、まず、フレー
ムパターンＦの検出で同期検出の保護１段の動作に入り
（ａ）、フレームパターン×Ｆの検出で同期検出となる
（ｂ）。
検出タイムチャートである。図において、まず、フレー
ムパターンＦの検出で同期検出の保護１段の動作に入り
（ａ）、フレームパターン×Ｆの検出で同期検出となる
（ｂ）。
【００２７】次いで、同期外れとなった場合は、不一致
５回検出で同期外れ（ｃ）となる。ここで、パルス発生
回路２０はタイミングＦで同期が外れとなったが、次の
フレームパターン×Ｆが検出され、パルス発生回路２０
のタイミングがタイミング×Ｆにセット（ｄ）される。
次の、タイミングＦでフレームパターンＦが検出され同
期検出状態（ｅ）となる。逆に、同期外れ状態で、フレ
ームパターンＦが検出されると、パルス発生回路２０の
タイミングがタイミングＦにセットされ、次の、タイミ
ング×Ｆでフレームパターン×Ｆが検出され同期検出状
態となる。
５回検出で同期外れ（ｃ）となる。ここで、パルス発生
回路２０はタイミングＦで同期が外れとなったが、次の
フレームパターン×Ｆが検出され、パルス発生回路２０
のタイミングがタイミング×Ｆにセット（ｄ）される。
次の、タイミングＦでフレームパターンＦが検出され同
期検出状態（ｅ）となる。逆に、同期外れ状態で、フレ
ームパターンＦが検出されると、パルス発生回路２０の
タイミングがタイミングＦにセットされ、次の、タイミ
ング×Ｆでフレームパターン×Ｆが検出され同期検出状
態となる。
【００２８】上述の実施例では、フレームパターンとし
て、ＦとＦを反転した×Ｆのフレームパターンで説明し
たが、３つ以上のフレームパターンを用いても同様に構
成できることは勿論である。
て、ＦとＦを反転した×Ｆのフレームパターンで説明し
たが、３つ以上のフレームパターンを用いても同様に構
成できることは勿論である。
【００２９】
【発明の効果】本発明によれば、同期信号として複数の
フレームパターンを使用する場合、同期外れ検出後の同
期検出動作において、正しいフレームパターンが検出さ
れたき、どのパターンからでも同期検出動作に入ること
のできるフレーム同期検出回路を実現することができ
る。
フレームパターンを使用する場合、同期外れ検出後の同
期検出動作において、正しいフレームパターンが検出さ
れたき、どのパターンからでも同期検出動作に入ること
のできるフレーム同期検出回路を実現することができ
る。
【図１】 本発明の原理を説明するブロック図
【図２】 本発明の実施例を説明する図
【図３】 本発明の実施例の同期検出タイムチャート
【図４】 本発明の実施例の同期外れ後の同期検出タイ
ムチャート
ムチャート
【図５】 フレームパターンの例を説明する図
【図６】 従来例を説明するブロック図
【図７】 従来例の同期検出タイムチャート
【図８】 従来例の同期外れ検出タイムチャート
【図９】 従来例の同期外れ後の同期検出タイムチャー
ト
ト
１０ パターン検出回路 ２０ パルス発生回路 ３０ パターン比較回路 ４０ 保護回路 ４０Ａ 保護回路ＣＬＫ発生回路 ５０ ロード制御回路 ６０ クロック制御回路 ３１、３２、３５、４２、４３、４７ ＯＲ回路 ３３、３４、５１、５２ ＡＮＤ回路 ４１ シフトレジスタ ４４ Ｓ−ＲＦＦ回路 ４５ ＮＡＮＤ回路 ４６ ＮＯＲ回路
Claims (1)
- 【請求項１】 異なる２つのフレームパターンによりフ
レーム同期を検出する回路であって、 入力データから２つのフレームパターンを検出し、その
タイミング信号を発生するパターン検出回路と、 前記２つのフレームパターン検出の比較用の２つのタイ
ミング信号を交互に発生するパルス発生回路と、 前記パターン検出回路の発生するタイミング信号と、前
記パルス発生回路の発生する比較用のタイミング信号の
タイミングを比較するパターン比較回路と、 前記パターン比較回路の出力を所定の段数の保護をかけ
て出力する保護回路と、 前記保護回路が同期外れを出力している状態で、前記パ
ターン検出回路がいずれかのフレームパターンを検出し
たとき、検出したフレームパターンの検出タイミングを
初期状態として、前記パルス発生回路にロードして動作
開始させるロード制御回路とを備え、 同期外れ検出後の同期検出動作を、前記２つのフレーム
パターンの何れからでも開始することを特徴とするフレ
ーム同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030280A JP3027877B2 (ja) | 1992-02-18 | 1992-02-18 | フレーム同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030280A JP3027877B2 (ja) | 1992-02-18 | 1992-02-18 | フレーム同期検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235925A JPH05235925A (ja) | 1993-09-10 |
| JP3027877B2 true JP3027877B2 (ja) | 2000-04-04 |
Family
ID=12299309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4030280A Expired - Fee Related JP3027877B2 (ja) | 1992-02-18 | 1992-02-18 | フレーム同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3027877B2 (ja) |
-
1992
- 1992-02-18 JP JP4030280A patent/JP3027877B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235925A (ja) | 1993-09-10 |
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