JP3006426B2 - Ｆｍ多重エンコーダ - Google Patents
Ｆｍ多重エンコーダInfo
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- JP3006426B2 JP3006426B2 JP6232878A JP23287894A JP3006426B2 JP 3006426 B2 JP3006426 B2 JP 3006426B2 JP 6232878 A JP6232878 A JP 6232878A JP 23287894 A JP23287894 A JP 23287894A JP 3006426 B2 JP3006426 B2 JP 3006426B2
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- Japan
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- data
- standard signal
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- Detection And Prevention Of Errors In Transmission (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＦＭ多重エンコーダの
ビットエラー率測定に関するものである。
ビットエラー率測定に関するものである。
【０００２】
【従来の技術】従来、ＦＭ多重信号のビットエラー率測
定は、測定用信号として疑似ランダムパターンを使用し
ている。疑似ランダムパターン発生回路を送信側と受信
側に用意し、送信側の疑似ランダムパターン発生回路で
発生した信号を測定用の信号として送信する。また、受
信した被測定信号を受信側の疑似ランダムパターン発生
回路に初期値として読み込み、前記回路を自走させるこ
とによって発生する信号と受信した信号とをビット比較
し、誤りが発生しない場合に同期が確立したと判断して
ビットエラー率測定を行う。
定は、測定用信号として疑似ランダムパターンを使用し
ている。疑似ランダムパターン発生回路を送信側と受信
側に用意し、送信側の疑似ランダムパターン発生回路で
発生した信号を測定用の信号として送信する。また、受
信した被測定信号を受信側の疑似ランダムパターン発生
回路に初期値として読み込み、前記回路を自走させるこ
とによって発生する信号と受信した信号とをビット比較
し、誤りが発生しない場合に同期が確立したと判断して
ビットエラー率測定を行う。
【０００３】
【発明が解決しようとする課題】測定用信号をＦＭ多重
規格信号データとすると実際により近い条件でのビット
エラー率測定が可能となる。しかしながら、ＦＭ多重規
格信号データは、１フレームが９７９２バイトのデータ
からなり、さらに複数のフレームで構成されているた
め、上記従来の読み込み方式の同期検出は不適当であ
る。この場合、同期検出方法としては測定用の信号の送
信から被測定信号の受信までの測定系の遅延時間だけ内
部の測定の基準となるデータも遅延させる方式が適して
いるが、測定系の遅延は個々の測定系によって異なるう
え、正確な値を把握することはできないという問題があ
った。
規格信号データとすると実際により近い条件でのビット
エラー率測定が可能となる。しかしながら、ＦＭ多重規
格信号データは、１フレームが９７９２バイトのデータ
からなり、さらに複数のフレームで構成されているた
め、上記従来の読み込み方式の同期検出は不適当であ
る。この場合、同期検出方法としては測定用の信号の送
信から被測定信号の受信までの測定系の遅延時間だけ内
部の測定の基準となるデータも遅延させる方式が適して
いるが、測定系の遅延は個々の測定系によって異なるう
え、正確な値を把握することはできないという問題があ
った。
【０００４】本発明は上記従来の問題を解決するもので
あり、実際のＦＭ多重放送により近い条件でビットエラ
ー率測定を行うことのできる優れたＦＭ多重エンコーダ
を提供することを目的とするものである。
あり、実際のＦＭ多重放送により近い条件でビットエラ
ー率測定を行うことのできる優れたＦＭ多重エンコーダ
を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するために、ＦＭ多重の規格信号デ−タを測定用信号と
して書込むＦＩＦＯ型シフトレジスタと、規格信号デ−
タと被測定データとを比較するデ−タ比較回路と、被測
定データの全データ数のカウントをするデ−タ数カウン
タと、前記データ数カウンタが予め設定されたデータ数
のカウントを終了するまで、ＦＩＦＯ型シフトレジスタ
から読み出した規格信号データと被測定データとの比較
を行い、規格信号データと被測定データとのビットが異
なる場合をエラーとしてカウントを行うエラー数カウン
タと、タイミング制御カウンタが、設定されたカウント
値のカウントを終了した時に、測定用クロックに同期し
て、ＦＩＦＯ型シフトレジスタの規格信号データを読み
出すための読み出し信号を出力するゲートと、ＦＩＦＯ
型シフトレジスタから規格信号デ−タの読み出し開始の
タイミングをエラー数で自動的に制御し、測定用信号の
送信から測定までの時間を自動的に変化させて、読み出
した規格信号データと被測定データとを比較し、規格信
号データと被測定データとのビットが異なる場合のエラ
ー数が０となり、規格信号データと被測定データとの同
期がとれるタイミングを検出するように制御するための
タイミング制御用カウンタとを備えビットエラー率測定
を行う。
するために、ＦＭ多重の規格信号デ−タを測定用信号と
して書込むＦＩＦＯ型シフトレジスタと、規格信号デ−
タと被測定データとを比較するデ−タ比較回路と、被測
定データの全データ数のカウントをするデ−タ数カウン
タと、前記データ数カウンタが予め設定されたデータ数
のカウントを終了するまで、ＦＩＦＯ型シフトレジスタ
から読み出した規格信号データと被測定データとの比較
を行い、規格信号データと被測定データとのビットが異
なる場合をエラーとしてカウントを行うエラー数カウン
タと、タイミング制御カウンタが、設定されたカウント
値のカウントを終了した時に、測定用クロックに同期し
て、ＦＩＦＯ型シフトレジスタの規格信号データを読み
出すための読み出し信号を出力するゲートと、ＦＩＦＯ
型シフトレジスタから規格信号デ−タの読み出し開始の
タイミングをエラー数で自動的に制御し、測定用信号の
送信から測定までの時間を自動的に変化させて、読み出
した規格信号データと被測定データとを比較し、規格信
号データと被測定データとのビットが異なる場合のエラ
ー数が０となり、規格信号データと被測定データとの同
期がとれるタイミングを検出するように制御するための
タイミング制御用カウンタとを備えビットエラー率測定
を行う。
【０００６】
【作用】したがって、本発明によれば自動的に同期をと
ることにより、ＦＭ多重規格信号データを測定用信号と
し、簡単に実際のＦＭ多重放送により近い条件でのビッ
トエラー率測定を行うことができる。
ることにより、ＦＭ多重規格信号データを測定用信号と
し、簡単に実際のＦＭ多重放送により近い条件でのビッ
トエラー率測定を行うことができる。
【０００７】
【実施例】図１及び図２は本発明の実施例の構成を示す
ものである。図２において、本ＦＭ多重エンコーダと専
用ソフトウェアを使用して作成されたＦＭ多重規格信号
データを測定用信号として、入力端子９２に入力される
１６ｋＨｚのクロックに同期して入力端子９１に入力す
る。入力端子９２はＦＩＦＯ型シフトレジスタ１の書込
みパルス入力端子と読みだしタイミング制御カウンタ２
のクロック端子に接続される。入力端子９１は変調回路
９とＦＩＦＯ型シフトレジスタ１に接続され、変調回路
９で前記ＦＭ多重規格信号データはＬ−ＭＳＫ変調され
る。変調回路９の出力は出力接栓９３に接続され測定用
信号として出力される。同時に、ＦＭ多重規格信号デー
タはＦＩＦＯ型シフトレジスタ１に入力端子９２に入力
されるクロックのタイミングで書込まれ、また、任意に
カウント値を設定できる読みだしタイミング制御用カウ
ンタ２は、前記クロックでカウントを開始する。出力接
栓９３に出力された測定用データは、被測定器にて復調
され、この復調データである被測定信号は被測定データ
として入力接栓９５に、また前記復調データと同時に出
力される復調クロックは入力接栓９４にそれぞれ入力さ
れる。入力接栓９４はクロック生成回路４に接続され、
クロック生成回路４で前記復調クロックに同期した測定
用クロックを生成する。クロック生成回路４の出力端子
はゲート３の入力端子とデータ数カウンタ８のクロック
入力端子に接続される。データ数カウンタ８は、測定す
る全データ数のカウントを行う。タイミング制御カウン
タ２の出力端子はゲート３の入力端子に接続される。ゲ
ート３は、タイミング制御カウンタ２が設定されたカウ
ント値のカウントを終了すると、ゲート３の他方の入力
端子に接続されているクロック生成回路４から出力され
る測定用クロックに同期して、ＦＩＦＯ型シフトレジス
タ１の規格信号データ読みだし信号を出力する。ゲート
３の出力端子はＦＩＦＯ型シフトレジスタ１のデータ読
みだしパルス入力端子に接続される。ＦＩＦＯ型シフト
レジスタ１は前記規格信号データ読みだしパルスに同期
して、測定の基準となる規格信号データを出力する。Ｆ
ＩＦＯ型シフトレジスタ１の規格信号データ出力端子は
ゲート５の一方の入力端子に接続され、ゲート５では、
ゲート５の他方の入力端子に接続されている入力接栓９
５に入力される被測定データとの比較が行われる。ゲー
ト５の出力端子はパルス化回路６に接続されており、ゲ
ート５に入力される前記規格信号データと前記被測定デ
ータとの２つのデータのビットが異なる場合をエラーと
してパルス化回路６からエラーパルスが出力される。パ
ルス化回路６の出力端子はエラー数カウンタ７のクロッ
ク入力端子に接続されエラー数カウンタ７はエラーパル
スのカウントを行う。データ数カウンタ８が、予め設定
されたデータ数のカウントを終了すると、エラー数カウ
ンタ７はカウント動作を終了する。
ものである。図２において、本ＦＭ多重エンコーダと専
用ソフトウェアを使用して作成されたＦＭ多重規格信号
データを測定用信号として、入力端子９２に入力される
１６ｋＨｚのクロックに同期して入力端子９１に入力す
る。入力端子９２はＦＩＦＯ型シフトレジスタ１の書込
みパルス入力端子と読みだしタイミング制御カウンタ２
のクロック端子に接続される。入力端子９１は変調回路
９とＦＩＦＯ型シフトレジスタ１に接続され、変調回路
９で前記ＦＭ多重規格信号データはＬ−ＭＳＫ変調され
る。変調回路９の出力は出力接栓９３に接続され測定用
信号として出力される。同時に、ＦＭ多重規格信号デー
タはＦＩＦＯ型シフトレジスタ１に入力端子９２に入力
されるクロックのタイミングで書込まれ、また、任意に
カウント値を設定できる読みだしタイミング制御用カウ
ンタ２は、前記クロックでカウントを開始する。出力接
栓９３に出力された測定用データは、被測定器にて復調
され、この復調データである被測定信号は被測定データ
として入力接栓９５に、また前記復調データと同時に出
力される復調クロックは入力接栓９４にそれぞれ入力さ
れる。入力接栓９４はクロック生成回路４に接続され、
クロック生成回路４で前記復調クロックに同期した測定
用クロックを生成する。クロック生成回路４の出力端子
はゲート３の入力端子とデータ数カウンタ８のクロック
入力端子に接続される。データ数カウンタ８は、測定す
る全データ数のカウントを行う。タイミング制御カウン
タ２の出力端子はゲート３の入力端子に接続される。ゲ
ート３は、タイミング制御カウンタ２が設定されたカウ
ント値のカウントを終了すると、ゲート３の他方の入力
端子に接続されているクロック生成回路４から出力され
る測定用クロックに同期して、ＦＩＦＯ型シフトレジス
タ１の規格信号データ読みだし信号を出力する。ゲート
３の出力端子はＦＩＦＯ型シフトレジスタ１のデータ読
みだしパルス入力端子に接続される。ＦＩＦＯ型シフト
レジスタ１は前記規格信号データ読みだしパルスに同期
して、測定の基準となる規格信号データを出力する。Ｆ
ＩＦＯ型シフトレジスタ１の規格信号データ出力端子は
ゲート５の一方の入力端子に接続され、ゲート５では、
ゲート５の他方の入力端子に接続されている入力接栓９
５に入力される被測定データとの比較が行われる。ゲー
ト５の出力端子はパルス化回路６に接続されており、ゲ
ート５に入力される前記規格信号データと前記被測定デ
ータとの２つのデータのビットが異なる場合をエラーと
してパルス化回路６からエラーパルスが出力される。パ
ルス化回路６の出力端子はエラー数カウンタ７のクロッ
ク入力端子に接続されエラー数カウンタ７はエラーパル
スのカウントを行う。データ数カウンタ８が、予め設定
されたデータ数のカウントを終了すると、エラー数カウ
ンタ７はカウント動作を終了する。
【０００８】上記の一連の動作の例を図３に示す。測定
系の遅延をｍ、タイミング制御カウンタ２に設定するカ
ウント値をｎとする。ｍ＞ｎの場合、被測定信号が本器
の入力接栓９５に到達する前にＦＩＦＯ型シフトレジス
タ１のデータの読みだしが開始するため、ゲート５で両
データを比較した結果、パルス化回路６からエラーパル
スが出力される。データ数カウンタ８がカウントを終了
した時点でエラー数カウンタ７のカウント値が０でない
場合は、読みだしタイミング制御用カウンタ２のカウン
ト値を自動的にｎ＝ｎ＋１に設定し、同様の動作を繰り
返す。ｍ＝ｎの場合、ゲート５で比較される両データは
等しいためパルス化回路６からのエラーパルスは発生せ
ず、エラー数カウンタ７のカウント値は０となる。エラ
ー数カウンタ７のカウント値は０となった場合、タイミ
ング制御カウンタ２に設定するカウント値を更新せず
に、再測定を行う。このときにエラー数カウンタ７のカ
ウント値が再び０ならば同期が確立したと判断し、タイ
ミング制御カウンタ２の設定値を固定し、ビットエラー
率測定を行う。
系の遅延をｍ、タイミング制御カウンタ２に設定するカ
ウント値をｎとする。ｍ＞ｎの場合、被測定信号が本器
の入力接栓９５に到達する前にＦＩＦＯ型シフトレジス
タ１のデータの読みだしが開始するため、ゲート５で両
データを比較した結果、パルス化回路６からエラーパル
スが出力される。データ数カウンタ８がカウントを終了
した時点でエラー数カウンタ７のカウント値が０でない
場合は、読みだしタイミング制御用カウンタ２のカウン
ト値を自動的にｎ＝ｎ＋１に設定し、同様の動作を繰り
返す。ｍ＝ｎの場合、ゲート５で比較される両データは
等しいためパルス化回路６からのエラーパルスは発生せ
ず、エラー数カウンタ７のカウント値は０となる。エラ
ー数カウンタ７のカウント値は０となった場合、タイミ
ング制御カウンタ２に設定するカウント値を更新せず
に、再測定を行う。このときにエラー数カウンタ７のカ
ウント値が再び０ならば同期が確立したと判断し、タイ
ミング制御カウンタ２の設定値を固定し、ビットエラー
率測定を行う。
【０００９】
【発明の効果】本発明は上記実施例より明かなように、
本ＦＭ多重エンコーダと専用ソフトウェアを使用して作
成したＦＭ多重規格信号データを測定用信号とし、送信
と同時に前記データを本回路のＦＩＦＯ型シフトレジス
タに書込み、ＦＩＦＯ型シフトレジスタのデータの読み
だし開始までのタイミングをエラー数で自動的に制御す
ることにより、測定系の遅延に応じて同期を確立し、実
際のＦＭ多重放送により近い条件でのビットエラー率測
定を簡単に行うことができるという効果を有する。
本ＦＭ多重エンコーダと専用ソフトウェアを使用して作
成したＦＭ多重規格信号データを測定用信号とし、送信
と同時に前記データを本回路のＦＩＦＯ型シフトレジス
タに書込み、ＦＩＦＯ型シフトレジスタのデータの読み
だし開始までのタイミングをエラー数で自動的に制御す
ることにより、測定系の遅延に応じて同期を確立し、実
際のＦＭ多重放送により近い条件でのビットエラー率測
定を簡単に行うことができるという効果を有する。
【図１】本発明の一実施例におけるＦＭ多重エンコーダ
の測定状態を示す構成図
の測定状態を示す構成図
【図２】同実施例におけるＦＭ多重エンコーダのブロッ
ク図
ク図
【図３】同実施例における信号波形図
１ ＦＩＦＯ型シフトレジスタ ２ タイミング制御カウンタ ３ ゲート ４ クロック生成回路 ５ ゲート ６ パルス化回路 ７ エラー数カウンタ ８ データ数カウンタ ９ 変調回路 ９１ ＦＭ多重規格データ入力端子 ９２ １６ｋＨｚクロック入力端子 ９３ 測定用信号出力接栓 ９４ 復調クロック入力接栓 ９５ 被測定データ入力接栓
Claims (1)
- 【請求項１】 ＦＭ多重の規格信号デ−タを測定用信号
として書込むＦＩＦＯ型シフトレジスタと、前記規格信号デ−タと被測定データとを比較する デ−タ
比較回路と、前記被測定データの全データ数のカウントをする デ−タ
数カウンタと、前記データ数カウンタが予め設定されたデータ数のカウ
ントを終了するまで、前記ＦＩＦＯ型シフトレジスタか
ら読み出した規格信号データと前記被測定データとの比
較を行い、前記規格信号データと前記被測定データとの
ビットが異なる場合をエラーとしてカウントを行う エラ
ー数カウンタと、 後記タイミング制御カウンタが、設定されたカウント値
のカウントを終了した時に、測定用クロックに同期し
て、ＦＩＦＯ型シフトレジスタの規格信号データを読み
出すための読み出し信号を出力するゲートと、 前記ＦＩＦＯ型シフトレジスタから前記規格信号デ−タ
の読み出し開始のタイミングをエラー数で自動的に制御
し、前記測定用信号の送信から測定までの時間を自動的
に変化させて、読み出した前記規格信号データと前記被
測定データとを比較し、前記規格信号データと前記被測
定データとのビットが異なる場合のエラー数が０とな
り、前記規格信号データと前記被測定データとの同期が
とれるタイミングを検出するように制御するためのタイ
ミング制御用カウンタとを備え ビットエラー率測定を行
うＦＭ多重エンコ−ダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6232878A JP3006426B2 (ja) | 1994-09-28 | 1994-09-28 | Ｆｍ多重エンコーダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6232878A JP3006426B2 (ja) | 1994-09-28 | 1994-09-28 | Ｆｍ多重エンコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897802A JPH0897802A (ja) | 1996-04-12 |
| JP3006426B2 true JP3006426B2 (ja) | 2000-02-07 |
Family
ID=16946258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6232878A Expired - Fee Related JP3006426B2 (ja) | 1994-09-28 | 1994-09-28 | Ｆｍ多重エンコーダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3006426B2 (ja) |
-
1994
- 1994-09-28 JP JP6232878A patent/JP3006426B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0897802A (ja) | 1996-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |