KR200229125Y1 - 입출력보드에서의 바이트 클럭 발생 장치 - Google Patents

Abstract

본 고안의 기술은 비동기전송모드 전송장비에서 발생하는 프레임펄스를 이용하지 않고 ATM 셀 데이터의 A1,A2 오버헤드 데이터와 시스템 클럭을 이용하여 바이트 클럭을 발생하는 장치에 관한 것이며, 비동기전송모드 전송장비의 데이터 입출력 장치에 있어서; 전송장비로부터 시스템 클럭과 4 비트 단위의 데이터를 인가받고, 오버헤드신호를 검출하므로써 프레임 동기 펄스를 출력하는 프레임 동기 검출부와; 상기 프레임 동기 검출부로부터 동기펄스를 인가받고, 전송장비로부터 시스템 클럭을 인가 받아 바이트 클럭을 출력하는 바이트 클럭부와; 상기 바이트 클럭부로부터 바이트 클럭을 인가받고, 전송장비로부터 시스템 클럭과 4 비트 단위의 데이터를 인가 받아 8 비트 단위의 데이터를 출력하는 데이터 변환기가 포함되는 특징에 의하여, 정확하게 동기된 데이터를 읽을 수 있고, 또한, 4비트의 데이터를 8 비트의 데이터로 변환하는 과정에서도 누락 또는 오류 없이 변환 및 출력할 수 있으며, 또한, 시스템의 안정성과 신뢰도를 제고시키는 효과가 있다.

Description

입출력보드에서의 바이트 클럭 발생 장치 {A DEVICE OF BYTE CLOCK GENERATOR FOR I/O BOARD}

본 고안 기술은 비동기전송모드(ATM: Asynchronous Transfer Mode) 전송장비의 외부와 ATM 셀 데이터를 송수신하는 입출력(I/O: Input Output) 보드에서, ATM 셀 데이터를 오류 없이 읽기 위한 바이트(Byte) 클럭 생성장치에 관한 것으로, 특히, 전송장비에서 발생하는 프레임펄스를 이용하지 않고 ATM 셀 데이터의 A1,A2 오버헤드 데이터와 시스템 클럭을 이용하여 동기용 프레임펄스 기능을 하는 바이트 클럭을 발생하는 장치에 관한 것이다.

ATM 전송장비에서는 ATM 셀 데이터가 일정한 프레임 단위로 송수신 되며, 상기와 같은 프레임 단위의 시작을 알리는 프레임 동기신호 또는 프레임 펄스 신호가 필요하고, 상기와 같은 프레임 펄스 신호에 의하여 ATM 셀 데이터를 읽기 시작하며, ATM 전송장비의 클럭발생장치에 의하여 고정적으로 발생한다.

그러나, 상기 프레임 펄스가 ATM 셀 데이터의 시작부분과 일치하지 않는 경우, 해당 프레임의 데이터를 읽지 못하는 문제가 있으며, 따라서 데이터를 제대로 읽지 못함에 의하여 오류가 발생된 바이트 단위의 데이터를 생성하는 문제가 있었다.

이하, 종래 기술에 의한 ATM 전송장비 입출력 보드에서의 바이트 클럭 발생 장치를 첨부된 도면을 참조하여 설명한다.

종래 기술을 설명하기 위하여 첨부된 것으로, 도1 은 종래 기술에 의한 입출력 보드에서의 바이트 클럭 발생 장치 기능블록도 이고, 도2 는 종래 기술에 의한 동기신호 발생부 입출력 신호의 타이밍도이다.

상기 첨부된 도1을 참조하면, 종래 기술에 의한 ATM 전송장비 입출력 보드에서의 바이트 클럭 발생장치는, ATM 전송장비로부터 인가되는 시스템 클럭(System Clock)과 프레임 펄스(Frame Pulse)를 인가받고, 바이트(Byte) 클럭과, 상기 바이트 클럭의 반대되는 위상(Phase)을 갖는 역바이트(/Byte) 클럭을 함께 출력하는 동기신호 발생부(10)와,

상기 동기신호 발생부(10)로부터 바이트 클럭과 역바이트 클럭을 인가받고, 동시에 전송장비로부터 4 비트(Bit) 단위의 ATM 데이터와 시스템 클럭을 인가 받아 8 비트(Bit) 단위의 ATM 데이터를 생성하는 데이터 변환기(20)로 구성된다.

이하, 상기와 같은 구성으로서, 종래 기술에 의한 ATM 전송장비에서의 바이트 클럭 발생 장치를 상기 첨부된 도면을 참조하여 상세히 설명한다.

상기 동기신호발생부(10)는 ATM 전송장비 또는 시스템으로부터 ATM 셀 데이터가 시작함을 표시하는 프레임 펄스(Frame Pulse)와 시스템 클럭을 인가 받는다.

상기 동기신호발생부(10)는 인가되는 프레임 펄스에 의하여 상기 시스템 클럭을 분주하므로써, 바이트(Byte) 클럭과 역바이트(/Byte) 클럭을 발생 및 출력한다.

상기 데이터변환기(20)는 상기 동기신호발생부(10)로부터 바이트(Byte) 클럭과 역바이트(/Byte) 클럭을 입력받음과 동시에, 시스템으로부터 4 비트(Bit) 단위의 ATM 데이터 및 시스템 클럭을 인가 받는다.

상기 데이터 변환기(20)는 상기 바이트(Byte) 클럭의 하이(High) 레벨 상태에서 ATM 데이터의 4 비트를 읽고, 동시에 상기 역바이트(/Byte) 클럭의 하이(High) 레벨 상태에서 ATM 데이터의 다음 4 비트를 읽으므로써, ATM 데이터를 8 비트(Bit)의 바이트(Byte) 단위 데이터로 변환(Conversion)하여 출력한다.

그러나, 상기와 같은 종래 기술에 의한 바이트 단위 데이터 발생장치는 시스템으로부터, 일 예로서, 125 마이크로 쎄크(㎲) 단위로 인가되는 프레임펄스(Frame Pulse)가 주변회로 또는 환경에 의하여 지연(Delay) 되는 경우, ATM 셀 데이터를 읽지 못하거나 오류(Error) 데이터를 발생하게 되는 문제가 있었다.

따라서, 시스템의 안정성이 저하되고, 전송되는 데이터의 신뢰도가 떨어지는 문제가 있었다.

본 고안의 기술은, 시스템에서 별도로 공급되는 프레임 펄스를 사용하지 않고, ATM 셀의 오버헤드를 이용하여 바이트 클럭을 생성 및 ATM 셀 데이터를 읽고 변환하는 바이트 클럭 발생장치를 제공하는 것이 그 목적이다.

상기와 같은 목적을 달성하기 위하여 안출한 본 고안은, 비동기전송모드 전송장비의 데이터 입출력 장치에 있어서; 전송장비로부터 시스템 클럭과 4 비트 단위의 데이터를 인가받고, 오버헤드신호를 검출하므로써 프레임 동기 펄스를 출력하는 프레임 동기 검출부와; 상기 프레임 동기 검출부로부터 동기펄스를 인가받고, 전송장비로부터 시스템 클럭을 인가받아 바이트 클럭을 출력하는 바이트 클럭부와; 상기 바이트 클럭부로부터 바이트 클럭을 인가받고, 전송장비로부터 시스템 클럭과 4 비트 단위의 데이터를 인가 받아 8 비트 단위의 데이터를 출력하는 데이터 변환기가 포함되는 특징이 있다.

도1 은 종래 기술에 의한 입출력 보드에서의 바이트 단위 데이터 발생 장치 기능블록도 이고,

도2 는 종래 기술에 의한 동기신호 발생부 입출력 신호의 타이밍도 이며,

도3 은 본 고안 기술에 의한 입출력보드에서의 바이트 단위 데이터 발생 장치 기능블록도 이고,

도4 는 본 고안 기술에 의한 입출력 신호의 타이밍도 이다.

** 도면의 주요 부분에 대한 부호 설명 **

10 : 동기신호 발생부 20,50 : 데이터 변환기

30 : 프레임 동기 검출부 40 : 바이트 클럭부

이하, 본 고안 기술에 의한 것으로, 비동기전송모드 전송장비 입출력 보드에서의 바이트 클럭 발생장치를 첨부된 도면을 참조하여 설명한다.

본 고안 기술을 설명하기 위하여 첨부된 것으로, 도3 은 본 고안 기술에 의한 입출력보드에서의 바이트 클럭 발생 장치 기능블록도 이고, 도4 는 본 고안 기술에 의한 입출력 신호의 타이밍도 이다.

상기 첨부된 도3 을 참조하면, 본 고안 기술에 의한 입출력 보드에서의 바이트 클럭 발생 장치는, 비동기전송모드(ATM: Asynchronous Transfer Mode) 전송장비의 데이터 입출력 장치에 있어서, ATM 전송장비 또는 시스템으로부터 시스템 클럭(System Clock)과 4 비트(Bit) 단위의 ATM 셀 데이터를 인가받고, 오버헤드(Overhead) 신호를 검출(Detect)하므로써 각 프레임(Frame) 단위의 동기 펄스(Synchronous Pulse)를 출력하는 프레임 동기 검출부(30)와,

상기 프레임 동기 검출부(30)로부터 동기펄스를 인가받고, 동시에 상기 ATM 전송장비로부터 시스템 클럭(System Clock)을 인가 받아 바이트(Byte) 클럭을 출력하는 바이트 클럭부(40)와,

상기 바이트 클럭부(40)로부터 바이트(Byte) 클럭을 인가받고, 동시에 ATM 전송장비로부터 시스템 클럭과 4 비트(Bit) 단위의 ATM 데이터를 인가 받아, 8 비트(Bit) 또는 바이트(Byte) 단위의 ATM 데이터를 출력하는 데이터 변환기(50)가 포함되어 구성된다.

이하, 상기와 같은 구성의 본 고안 구성에 의한 것으로써, ATM 전송장비 입출력보드(I/O Board)의 바이트(Byte) 단위 데이터 발생장치를, 상기 첨부된 도면을 참조하여 상세히 설명한다.

상기 프레임 동기 검출부(30)는, 비동기전송모드(ATM) 전송장비 또는 시스템으로부터 시스템 클럭과 4 비트(Bit) 단위의 ATM 셀 데이터를 인가받고, ATM 셀 데이터의 오버헤드인 A1, A2 데이터를 검출한다.

상기 ATM 셀 데이터의 A1, A2 데이터는 16 진법으로 'F628'의 값을 갖고, 2진법으로는 '1111 0110 0010 1000'의 값을 갖는다.

상기 프레임 동기 검출부(30)는, 상기 A1, A2의 오버헤드 데이터를 검출하면, 4 비트(Bit) 단위 데이터의 길이에 해당하는 동기펄스(Synchronous Pulse)를 한번 발생, 즉, 각각의 ATM 셀 데이터에 의한 프레임(Frame) 마다 한번씩의 동기펄스를 발생한다.

좀더 상세히 설명하면, ATM 셀 데이터에 의한 A1, A2 오버헤드를 이용하여 프레임의 데이터와 정확하게 동기 되는 동기펄스(Synchronous Pulse)를 생성 및 출력하므로, 상기 동기펄스(Synchronous Pulse)를 이용하여, 정보가 실려있는 ATM 셀 데이터를 오류(Error) 없이 읽을 수 있다.

상기의 동기펄스는 바이트 클럭부(40)에 인가되고, 상기의 바이트 클럭부(40)는 시스템으로부터 인가되는 시스템 클럭에 의하여 연속되는 바이트(Byte) 클럭을 생성하여 출력한다.

상기와 같은 시스템 클럭과 4 비트 단위의 ATM 데이터 그리고, 동기 펄스와 바이트 클럭은 첨부된 도4 에 타이밍 관계가 상세히 도시되어 있다.

상기 바이트 클럭부(40)로부터 출력되는 바이트 클럭은, 상기 데이터 변환기(50)에 입력되고, 상기 데이터 변환기(50)는 바이트 클럭을 입력받음과 동시에 시스템으로부터 시스템 클럭과 4 비트 단위의 ATM 데이터를 입력받는다.

상기 데이터 변환기(50)는 상기 4 비트 단위의 ATM 데이터 정보를 타이밍이정확하게 동기된 바이트 클럭의 하이(High) 레벨에서 첫째 4 비트의 데이터를 읽고, 로우(Low) 레벨에서 다음 번째 4비트를 읽으므로써, 8 비트(Bit)의 ATM 데이터로 변환(Conversion)한다.

또한, 상기 데이터 변환기(50)는 바이트 클럭에 의하여 읽은 상기 4 비트 단위의 데이터를 오류(Error) 없이 읽고 출력하기 위하여, 상기 각각 읽은 데이터를, 상기 도면에 상세히 도시되지 않은 내부 래치(Latch)에 저장한다.

상기 4 비트의 데이터를 래치에 저장하는 경우, 상기 시스템 클럭을 이용하여 하나의 비트를 두 번씩 읽고 저장하며, 상기 두 번씩 읽고 저장하므로써, 늘어난 데이터를 다시 두 개씩 읽어, 하나의 데이터로 출력하게 되면, 입출력되어 전송되는 데이터를 오류(Error) 없이 정확한 데이터로 복구하며, 8 비트(Bit) 또는 바이트(Byte) 단위의 ATM 데이터(ATM Data[8])로 출력하게 된다.

따라서, 본 고안의 기술은 오류(Error)가 있는 프레임 펄스를 입력받지 않고서도, 시스템 클럭과 ATM 셀 데이터를 이용하여 시스템 클럭과 ATM 셀 데이터에 정확하게 동기된 바이트 클럭을 생성하고, 데이터 변환에서도 데이터의 누락 또는 오류 없이 8 비트의 데이터로 변환시켜 출력할 수 있다.

상기와 같은 구성의 본 고안 기술은, 시스템 클럭과 ATM 셀 데이터를 이용하여 정확하게 동기된 데이터를 읽을 수 있는 효과가 있다.

또한, 4비트의 데이터를 8 비트의 데이터로 변환하는 과정에서도 누락 또는 오류 없이 변환 및 출력할 수 있는 효과가 있다.

또한, ATM 셀 데이터의 동기를 정확하게 하고, 오류 없이 바이트 단위로 변환하여 출력하므로써, 시스템의 안정성과 신뢰도가 상승하는 효과가 있다.

Claims (2)

1. 비동기전송모드 전송장비의 데이터 입출력 장치에 있어서,

   전송장비로부터 시스템 클럭과 4 비트 단위의 데이터를 인가받고, 오버헤드신호를 검출하므로써 프레임 동기 펄스를 출력하는 프레임 동기 검출부와,

   상기 프레임 동기 검출부로부터 동기펄스를 인가받고, 전송장비로부터 시스템 클럭을 인가 받아 바이트 클럭을 출력하는 바이트 클럭부와,

   상기 바이트 클럭부로부터 바이트 클럭을 인가받고, 전송장비로부터 시스템 클럭과 4 비트 단위의 데이터를 인가 받아 8 비트 단위의 데이터를 출력하는 데이터 변환기가 포함되어 구성되는 것을 특징으로 하는 입출력 보드에서의 바이트 클럭 발생장치.
2. 제1 항에 있어서,

   상기 데이터 변환기는 4비트 단위의 데이터를 두 번씩 읽고 내부의 래치에 저장한 후, 다시 두 번씩 읽어 출력하므로써 전송되는 데이터의 오류 발생을 최소로 하는 것을 특징으로 하는 입출력 보드에서의 바이트 클럭 발생장치.