JP2806060B2

JP2806060B2 - 固定パターン長エラー測定回路

Info

Publication number: JP2806060B2
Application number: JP3043949A
Authority: JP
Inventors: 和紀平林; 克典田中
Original assignee: 安藤電気株式会社
Priority date: 1991-02-18
Filing date: 1991-02-18
Publication date: 1998-09-30
Anticipated expiration: 2013-09-30
Also published as: JPH04263535A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データ通信回線のエ
ラー測定用に使用する固定パターン長エラー測定回路に
ついてのものである。

【０００２】

【従来の技術】次に、従来技術によるエラー測定回路の
構成を図５により説明する。図５の１は入力端子、２は
固定パターン発生器、３は固定パターンエラー測定器、
４は固定パターン同期はずれ検出器、５はエラー出力端
子である。

【０００３】固定パターン発生器２は指定のパターンを
発生し、このパターンと入力端子１からの信号を固定パ
ターンエラー測定器３で比較する。固定パターン同期は
ずれ検出器４は、固定パターンエラー測定器３の比較に
よって発生するエラーを計数し、ある一定ビット期間エ
ラーが検出されなかった場合、同期がとれたものと判断
する。

【０００４】エラー数が一定以上になると、固定パター
ン同期はずれ検出器４は同期がはずれたものと判断し、
固定パターン発生器の出力パターンを１ビットシフトさ
せ、再度入力端子１からの信号と比較する。

【０００５】次に、図５の動作を図６により説明する。
図６アは入力端子１への外部入力データであり、図６イ
は固定パターン発生器２の出力波形である。図６アの波
形と図６イの波形はずれている。図６ウは固定パターン
エラー測定器３の出力波形であり、図６アと図６イの不
一致の部分でパルスを発生する。

【０００６】図７は図６アに対し図６イを１ビットシフ
トしたものであり、図６ウと同様に、図７ウは図７アと
図７３イの不一致の部分でパルスを発生する。

【０００７】図８は、図７アに対し図７イをさらに１ビ
ットシフトしたものであり、図８アと図８イは一致し、
一定ビット期間内でエラーが発生しない場合、同期がと
れたものと判断する。

【０００８】

【発明が解決しようとする課題】図５の構成では、固定
パターンのビット長を拡張しようとする場合、固定パタ
ーン発生器２の発生ビット数を変更することとなり、現
在の回路そのものを変更する必要がある。また、例えば
固定パターン発生器２がゲートアレイ化されている場
合、対応ができなくなる。

【０００９】この発明は、従来回路に拡張固定パターン
検出器と変換パターン発生器を設けることにより、パタ
ーン長を拡張することができる固定パターン長エラー測
定回路の提供を目的とする。

【００１０】

【課題を解決するための手段】この目的を達成するため
に、この発明では、固定パターン発生器２と固定パター
ンエラー測定器３と固定パターン同期はずれ検出器４で
構成される固定パターン長エラー測定回路に対し、シフ
トレジスタ１１とパターン比較器１２で構成され、外部
入力データ１から一致パルス１２Ａを検出する拡張固定
パターン検出器１Ａと、シフトレジスタ１３とセレクタ
１４とパラレルシフトレジスタ１５とゲート１６で構成
され、シフトレジスタ１３の出力と一致パルス１２Ａと
同期はずれ検出信号１９Ａをセレクタ１４に入れ、セレ
クタ１４の出力と変換パターン１５Ｂをパラレルロード
シフトレジスタ１５に入れ、パラレルロードシフトレジ
スタ１５から変換パターン１５Ａを取り出し、外部入力
データ１と変換パターン１５Ａをゲート１６に入れ、ゲ
ート１６から符号変換パターン１６Ａを取り出す符号変
換器１Ｂとを備える。

【００１１】

【作用】既存の固定パターンの同期検出器が４ビット対
応であり、外部入力データが８ビット繰り返しの場合、
外部入力８ビット繰り返しパターンを４ビット繰り返し
パターンに変更すれば、既存の固定パターン同期検出が
そのまま使用できる。

【００１２】例えば、外部入力データの８ビット固定パ
ターンが「１０１１００１１」の場合、後半４ビットパ
ターン「００１１」の繰り返しに変換する場合を説明す
る。この場合は、変換用パターンを「１００００００
０」とし、「１０１１００１１」と「１００００００
０」を排他論理和回路を通すと、「００１１００１１」
となり、「００１１」の固定パターンになる。

【００１３】次に、この発明による固定パターン長エラ
ー測定回路の構成を図１により説明する。図１の１Ａは
拡張固定パターン検出器、１Ｂは符号変換器であり、そ
の他は図１と同じものである。すなわち、図１は図５に
拡張固定パターン検出器１Ａと、符号変換器１Ｂを追加
したものである。

【００１４】

【実施例】次に、図１の拡張固定パターン検出器１Ａ
と、符号変換器１Ｂの構成を図２により説明する。図２
の１は８ビット固定の外部入力データ、１９Ａは同期検
出器における同期確立／はずれの状態を表わす信号であ
る。図２のシフトレジスタ１１とパタ−ン比較器１２で
拡張固定パターン検出器１Ａを構成し、シフトレジスタ
１３、セレクタ１４、パラレルロードシフトレジスタ１
５及びゲート１６で符号変換器１Ｂを構成する。

【００１５】動作開始時、同期はずれ検出器４の出力１
９Ａは同期はずれの状態にある。入力信号１はシフトレ
ジスタ１１に入力し、シリアル／パラレル変換後、パタ
ーン比較器１２に入力する。パターン比較器１２は入力
データと指定された固定パターンを比較し、８ビットす
べて一致した場合、一致パルス１２Ａを出力する。

【００１６】セレクタ１４は、パターン比較器１２の出
力１２Ａと、シフトレジスタ１３からの出力１３Ａを入
力とし、信号１９Ａが同期はずれの状態では一致パルス
１２Ａを選択し、出力する。セレクタ１４の出力信号１
４Ａは、パラレルロードシフトレジスタ１５に入力し、
ＣＰＵ等により設定された変換パターン入力１５Ｂをシ
フトさせるための同期用信号となる。

【００１７】パラレルロードシフトレジスタ１５から出
力された変換パターン１５Ａと、外部入力信号１をゲー
ト１６で合成することにより、４ビットの固定パターン
１６Ａを作成する。このときの外部入力信号１、セレク
タ１４出力の変換パターン同期用信号１４Ａ、シフトレ
ジスタ１５の出力の変換パターン１５Ａ及び変換後パタ
ーン６Ａの関係を図３のタイミングチャートにより説明
する。

【００１８】図３は同期が取れる前のタイミング関係を
示すものであり、図３アは外部入力データのタイミング
である。図３イは入力クロックの波形であり、図３ウは
変換パターン１５Ａの波形図である。図３ウの「０」は
データ「０」であり、「５ａ」〜「８ａ」は「１」〜
「４」を「５」〜「８」に変換するための変換データで
ある。図３エは同期用信号１４Ａの波形であり、図３オ
は変換後パターン１６Ａの波形図である。

【００１９】図４は同期が取れた後のタイミング関係を
示すものであり、図４ア、図４イ及び図４エはそれぞれ
図３ア、図３イ及び図３エに対応する。図４ウは変換パ
ターン１５Ａの波形図であり、図４ウの「０」及び「５
ａ」〜「８ａ」の関係は図３の場合と同じである。図４
オは変換後パターン１６Ａの波形図である。

【００２０】４ビットの固定パターン１６Ａは、従来の
４ビット固定パターンエラー測定器３に入力され、エラ
ー測定と同期検出をする。同期検出器の場合、同期確立
した時点で、１９Ａは同期確立状態にレベル変化する。
この状態変化によりセレクタ１４は、比較器１２の出力
である１２Ａを遮断し、シフトレジスタ１３の出力１３
Ａをシフトレジスタ１５に入力する。

【００２１】以上のように、同期確立後は外部入力デー
タ１の比較は行われずに、一致パルスをシフトすること
によりＰ／Ｓ変換のタイミングを作る。

【００２２】

【発明の効果】この発明によれば、従来の回路に拡張固
定パターン検出器と符号変換器を追加しているので、従
来の固定パターンのエラー測定器に変更を加えることな
く、エラー測定をすることができ、また、従来の固定パ
ターンに変換することにより従来の固定パターンのエラ
ー測定回路に変更を加えずにエラーを測定することがで
きる。

【図面の簡単な説明】

【図１】この発明による固定パターン長エラー測定回路
の構成図である。

【図２】図１の拡張固定パターン検出器１Ａと符号変換
器１Ｂの構成図である。

【図３】同期が取れる前の外部入力信号１、セレクタ１
４出力の変換パターン同期用信号１４Ａ、シフトレジス
タ１５の出力の変換パターン５Ａ及び変換後パターン６
Ａの関係を示すタイミングチャートである。

【図４】同期が取れた後の外部入力信号１、セレクタ１
４出力の変換パターン同期用信号１４Ａ、シフトレジス
タ１５の出力の変換パターン５Ａ及び変換後パターン６
Ａの関係を示すタイミングチャートである。

【図５】従来技術による固定パターン長エラー測定回路
の構成図である。

【図６】図５の動作説明図である。

【図７】図５の動作説明図である。

【図８】図５の動作説明図である。

【符号の説明】

１外部入力データ１Ａ拡張パターン検出器１Ｂ符号変換器２固定パターン発生器３固定パターンエラー測定器４固定パターン同期はずれ検出器１１シフトレジスタ１２パターン比較器１３シフトレジスタ１４セレクタ１５パラレルシフトレジスタ１６ゲート

Claims

(57)【特許請求の範囲】

【請求項１】固定パターン発生器(2) と固定パターン
エラー測定器(3) と固定パターン同期はずれ検出器(4)
で構成される固定パターン長エラー測定回路に対し、第
１のシフトレジスタ(11)とパターン比較器(12)で構成さ
れ、外部入力データ(1)から一致パルス(12A) を検出す
る拡張固定パターン検出器(1A)と、第２のシフトレジス
タ(13)とセレクタ(14)とパラレルシフトレジスタ(15)と
ゲート(16)で構成され、第２のシフトレジスタ(13)の出
力と一致パルス(12A) と同期はずれ検出信号(19A) をセ
レクタ(14)に入れ、セレクタ(14)の出力と変換パターン
(15B) をパラレルロードシフトレジスタ(15)に入れ、パ
ラレルロードシフトレジスタ(15)から変換パターン(15
A) を取り出し、外部入力データ(1) と変換パターン(15
A) をゲート(16)に入れ、ゲート(16)から符号変換パタ
ーン(16A) を取り出す符号変換器(1B)とを備えることを
特徴とする固定パターン長エラー測定回路。