JP3397829B2 - 位相検出回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中間周波数の信号に周
波数変換した位相変調信号からキャリア位相を検出する
位相検出回路に関する。

【０００２】

【従来の技術】復調回路内に設けられ、受信した位相変
調信号を中間周波数の信号に変換した後にキャリア位相
情報を得る位相検出回路として、従来は一般に図５に示
すような構成のものを使用していた。

【０００３】同図で、中間周波数に変換された位相変調
信号1 はリミッタ2 を介して波形整形してパルス信号化
された後に立上がり検出回路3 に入力される。立上がり
検出回路3 は、入力されるパルス信号化された受信位相
変調信号1 のキャリアの立上がりタイミングを検出して
該タイミングに合致した立上がりパルス4 を生成し、生
成した立上がりパルス4 をカウンタ5 へ送出する。

【０００４】このカウンタ5 は、キャリア周期に比して
充分高速な周波数を有する高速標準タイミングパルス6
により該タイミングパルスを１キャリア分循環的にカウ
ントする。ここで、高速標準タイミングパルス6 の周波
数がキャリア周波数のｎ倍（ｎは整数）であった時、カ
ウンタ5 はｎ進カウンタで構成される。しかるに、立上
がり検出回路3 から立上がりパルス4 が入力された時点
でのカウンタ5 のカウント値がキャリア位相情報として
読出され、位相情報メモリ7 へ送られる。

【０００５】位相情報メモリ7 は、カウンタ5 のカウン
ト値を記憶するレジスタを多段構成したもので、受信位
相変調信号1 の１シンボルがｍキャリア（ｍは整数）で
あったとすると、「ｍ＋１」段のレジスタが直列接続さ
れる。しかるに、これらレジスタのそれぞれに、上記高
速標準タイミングパルス6 を分周回路（図では「１／
ｎ」と示す）8 で１／ｎに分周して得られるキャリア周
波数に同期した標準タイミングパルス9 が入力され、こ
の標準タイミングパルス9 によってカウンタ5 からのカ
ウント値を順次第１段のレジスタから最終段（ｍ＋１
段）のレジスタまで順次シフトする。そして、第１段の
レジスタの内容と、この第１段のレジスタの内容からち
ょうど１シンボル分時間的に遅延された最終段（ｍ＋１
段）のレジスタの内容とが減算回路10へ読出される。

【０００６】減算回路8 は、位相情報メモリ7 の第１段
のレジスタの内容と最終段のレジスタの内容とを比較減
算して１シンボル分のキャリア位相変化値11を検出し、
得たキャリア位相変化値11をデータ検出回路12へ送出す
る。

【０００７】データ検出回路12は、上記標準タイミング
パルス9 を分周回路（図では「１／ｍ」と示す）13で１
／ｍに分周して得られるシンボル周波数に同期した標準
タイミングパルス14により、減算回路10より送られてく
るキャリア位相変化値11から受信データ15を検出する。

【０００８】上記のような構成にあっては、高速標準タ
イミングパルス6 とカウンタ5 を用いてキャリア位相を
検出するため、キャリア位相の分解能が高速標準タイミ
ングパルス6 の駆動周波数に依存することとなる。しか
るに、高速標準タイミングパルス6 の駆動周波数は、こ
の復調回路のロジック回路の回路動作により制限される
ため、結果として変調信号のキャリア位相を高精度で検
出することが不可能となっていた。

【０００９】

【発明が解決しようとする課題】上述した如く従来の位
相検出回路にあっては、キャリア位相の分解能が高速標
準タイミングパルスの駆動周波数に依存し、且つ高速標
準タイミングパルスの駆動周波数が制限されているた
め、変調信号のキャリア位相を高精度で検出することが
できなかった。

【００１０】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、キャリア位相の検
出精度を向上させることが可能な位相検出回路を提供す
ることにある。

【００１１】

【課題を解決するための手段】すなわち本発明は、位相
変調信号を中間周波数の信号に周波数変換した後に復調
する復調回路において、中間周波数の位相変調信号を波
形整形してパルス信号化するリミッタ回路と、このリミ
ッタ回路でパルス信号化した位相変調信号を各ゲートで
遅延しながら伝送する、全ゲートの加算遅延時間がキャ
リアの１周期に等しい遅延量を有した、直列接続された
多段ゲート回路と、この多段ゲート回路の各ゲート間に
設けられ、各ゲート間に流れる位相変調信号の瞬時電圧
値を予め設定される基準電圧値と比較して比較値を出力
する複数の電圧比較回路と、この複数の電圧比較回路が
出力する比較値を位相変調信号のキャリアまたはシンボ
ル周期に等しい定周期で発生されるタイミングパルスに
より同一タイミングでサンプル保持し、その保持内容を
キャリア位相情報としてコード化して出力するコード変
換回路とを備えるようにしたものである。

【００１２】

【作用】上記のような構成とすることにより、ロジック
回路内の遅延ゲート回路を利用し、多段に接続した遅延
ゲート回路に受信変調信号を伝送させ、瞬時に位相検出
することで、標準タイミングパルスより高精度にキャリ
ア位相を検出することができる。

【００１３】

【実施例】［第１実施例］以下図面を参照して本発明の
第１実施例を説明する。図中、一部に上記図５と同様の
構成を有するので、同一部分には同一符号を付してその
説明を省略する。

【００１４】図１はその回路構成を示すもので、中間周
波数に変換された位相変調信号1 はリミッタ2 を介して
波形整形してパルス信号化された後に多段遅延ゲート回
路に入力される。

【００１５】この多段遅延ゲート回路21は、複数、例え
ば５段の遅延ゲート回路21ａ〜21ｅを直列接続して構成
されるもので、各ゲート回路21ａ〜21ｅで遅延しながら
パルス信号化された受信位相変調信号1 を伝送する。そ
して、これら全ゲートの加算遅延時間が予めキャリアの
１周期となるように設定してあるもので、第１段目の遅
延ゲート回路21ａの入力及び各遅延ゲート回路21ａ〜21
ｅの出力がそれぞれ電圧比較回路22ａ〜22ｆへ送られ
る。

【００１６】これら電圧比較回路22ａ〜22ｆは、予め設
定される基準電圧をしきい値として、入力される電圧値
の比較を行なうもので、その比較結果、すなわちデジタ
ル値の“１”あるいは“０”はそれぞれサンプルホール
ド回路（図では「ＳＨ」と示す）23ａ〜23ｆへ送られ
る。

【００１７】これらサンプルホールド回路23ａ〜23ｆ
は、キャリア周波数に同期した標準タイミングパルス9
によって電圧比較回路22ａ〜22ｆの比較結果を同時にサ
ンプリングして保持し、その保持内容をコード変換部24
へ出力する。

【００１８】コード変換部24は、標準タイミングパルス
9 によりサンプルホールド回路23ａ〜23ｆに保持される
内容をキャリア位相情報としてコード変換し、位相情報
メモリ7 へ出力する。この位相情報メモリ7 には上記キ
ャリア周波数に同期した標準タイミングパルス9 が入力
されている。

【００１９】また、位相情報メモリ7 の１段目のレジス
タと最終段のレジスタの内容により減算回路10で減算し
て得られる１シンボル分のキャリア位相変化値11はデー
タ検出回路12へ送られる。

【００２０】データ検出回路12は、上記標準タイミング
パルス9 を分周回路13で１／ｍに分周して得られるシン
ボル周波数に同期した標準タイミングパルス14により、
減算回路10より送られてくるキャリア位相変化値11から
受信データ15を検出する。

【００２１】次に上記第１実施例の動作について図２を
用いて説明する。図２の左半分Ａは受信位相変調信号1
のキャリアと標準タイミングパルス9 が同期している場
合、同右半分Ｂは受信位相変調信号1 のキャリアに比し
て標準タイミングパルス9 が多段遅延ゲート回路21の多
段遅延ゲート回路で２段分遅れている場合を示す。

【００２２】まず、受信位相変調信号1 のキャリアと標
準タイミングパルス9 が同期している場合、キャリアの
立上がり位置、すなわち図２（１）に第１段と示す電圧
比較回路22ａの出力と図２（３）に示す標準タイミング
パルス9 の立上がりのタイミングが一致する。そのた
め、標準タイミングパルス9 の立上がりタイミングでサ
ンプルホールド回路23ａ〜23ｆに同時にサンプリングさ
れて保持される電圧比較回路22ａ〜22ｆのデジタル値の
比較出力はすべて“０”となる。したがって、コード変
換部24はこれを標準タイミングパルス9 によりコード化
して図２（４）に示すようなキャリア位相情報「０００
０００」を次段の位相情報メモリ7 へ出力する。

【００２３】また、受信位相変調信号1 のキャリアに比
して標準タイミングパルス9 が多段遅延ゲート回路21の
多段遅延ゲート回路で２段分遅れている場合、キャリア
の立上がり位置、すなわち図２（１）に第３段と示す電
圧比較回路22ｃの出力と図２（３）に示す標準タイミン
グパルス9 の立上がりのタイミングが一致する。そのた
め、標準タイミングパルス9 の立上がりタイミングでサ
ンプルホールド回路23ａ〜23ｆに同時にサンプリングさ
れて保持される電圧比較回路22ａ，22ｂのデジタル値の
比較出力が“１”、残る電圧比較回路22ｃ〜22ｆのデジ
タル値の比較出力は“０”となる。したがって、コード
変換部24はこれを標準タイミングパルス9 によりコード
化して図２（４）に示すようなキャリア位相情報「００
００１１」を次段の位相情報メモリ7 へ出力する。

【００２４】このように、キャリアの位相情報を瞬時に
検出できる上、多段遅延ゲート回路21を構成する遅延ゲ
ート回路の段数及びこれに伴う電圧比較回路、サンプル
ホールド回路の段数を大きくすることで、標準タイミン
グパルス9 の動作速度に制限されることなく、より高精
度のキャリア位相検出を実行することができる。

【００２５】［第２実施例］本発明の第２実施例につい
て図３により説明する。図３はその回路構成を示すもの
であり、基本的な構成は上記図５及び図１に示したもの
と同様であるので、同一部分には同一符号を付してその
詳細な説明を省略する。

【００２６】同図中、リミッタ2 で波形整形してパルス
信号化した受信位相変調信号1 は立上がり検出回路3 と
多段遅延ゲート回路21とへ送出される。立上がり検出回
路3 は、受信位相変調信号1 の立上がりタイミングに合
致した立上がりパルス4 を生成してカウンタ5 へ送出す
る。カウンタ5 は、高速標準タイミングパルス6 を順次
循環的にカウントし、立上がりパルス4 が入力された時
点でのカウント値をキャリア位相情報としてレジスタ31
に読出す。このレジスタ31は、高速標準タイミングパル
ス6 を分周回路8 で分周して得られるキャリア周波数に
同期した標準タイミングパルス9 によりカウンタ5 のカ
ウント値を保持し、その保持内容を合成回路32へ送出す
る。

【００２７】一方、リミッタ2 でパルス信号化した受信
位相変調信号1 を入力する多段遅延ゲート回路21は、上
記図１の場合とは異なって、複数、例えば４段の遅延ゲ
ート回路21ａ〜21ｄを直列接続して構成されるもので、
各ゲート回路21ａ〜21ｄで遅延しながらパルス信号化さ
れた受信位相変調信号1 を伝送する。そして、全ゲート
の加算遅延時間を予めキャリアの１周期より小さくなる
ように設定してあるもので、第１段目の遅延ゲート回路
21ａの入力及び各遅延ゲート回路21ａ〜21ｄの出力がそ
れぞれ電圧比較回路22ａ〜22ｅへ送られる。

【００２８】電圧比較回路22ａ〜22ｅは入力される電圧
値の比較を行ない、その比較結果、すなわちデジタル値
の“１”あるいは“０”をそれぞれサンプルホールド回
路23ａ〜23ｅへ送出する。サンプルホールド回路23ａ〜
23ｅは、標準タイミングパルス9 によって電圧比較回路
22ａ〜22ｅの比較結果を同時にサンプリングして保持
し、その保持内容をコード変換部24へ出力する。

【００２９】コード変換部24は、標準タイミングパルス
9 によりサンプルホールド回路23ａ〜23ｅの保持内容を
キャリア位相情報としてコード変換し、上記合成回路32
へ出力する。

【００３０】この合成回路32は、レジスタ31から読出さ
れる上記カウンタ5 のカウント値を第１のキャリア位相
情報、コード変換部24から出力されるサンプルホールド
回路23ａ〜23ｅの保持内容を第２のキャリア位相情報と
し、これら第１及び第２のキャリア位相情報を加算合成
し、より精度の高いキャリア位相情報として次段の位相
情報メモリ7 へ出力する。

【００３１】このような構成とすることにより、標準タ
イミングパルス9 で得られるキャリア位相情報に比し
て、より高精度のキャリア位相情報を得ることができる
ようになる。

【００３２】［第３実施例］本発明の第３実施例につい
て図４により説明する。図４はその回路構成を示すもの
であり、基本的な構成は上記図１に示したものと同様で
あるので、同一部分には同一符号を付してその詳細な説
明を省略する。

【００３３】同図中、リミッタ2 で波形整形してパルス
信号化した受信位相変調信号1 は多段遅延ゲート回路21
へ送出される。多段遅延ゲート回路21は、複数、例えば
５段の遅延ゲート回路21ａ〜21ｅを直列接続して構成さ
れるもので、各ゲート回路21ａ〜21ｅで遅延しながらパ
ルス信号化された受信位相変調信号1 を伝送する。そし
て、全ゲートの加算遅延時間が予めキャリアの１周期と
なるように設定してあるもので、第１段目の遅延ゲート
回路21ａの入力及び各遅延ゲート回路21ａ〜21ｅの出力
がそれぞれ電圧比較回路22ａ〜22ｆへ送られる。

【００３４】電圧比較回路22ａ〜22ｆは入力される電圧
値の比較を行ない、その比較結果、すなわちデジタル値
の“１”あるいは“０”をそれぞれサンプルホールド回
路23ａ〜23ｆへ送出する。サンプルホールド回路23ａ〜
23ｆは、標準タイミングパルス9 によって電圧比較回路
22ａ〜22ｆの比較結果を同時にサンプリングして保持
し、その保持内容を２つのコード変換部24ａ，24ｂそれ
ぞれへ出力する。

【００３５】これらコード変換部24ａ，24ｂは、共に標
準タイミングパルス9 によりサンプルホールド回路23ａ
〜23ｆの保持内容をキャリア位相情報としてコード変換
するもので、コード変換部24ａは上記多段遅延ゲート回
路21での遅延時間が予め設定される想定値より大きい場
合のもの、コード変換部24ｂは上記多段遅延ゲート回路
21での遅延時間が予め設定される想定値より大きい場合
のものである。これらコード変換部24ａ，24ｂがコード
変換で得たキャリア位相情報は選択回路41へ出力され
る。

【００３６】この選択回路41は、コード変換部24ａ，24
ｂの双方から送られてくるキャリア位相情報を選択的に
出力するもので、その選択出力は位相比較回路42及び参
照キャリア検出回路43へ送られる。

【００３７】参照キャリア検出回路43は、選択回路41を
介して送られてくるキャリア位相情報に対して同期検波
を行ない、該検波の過程で得られる参照キャリア44を上
記位相比較回路42へ送出する。

【００３８】位相比較回路42は、参照キャリア44のキャ
リア位相と選択回路41を介して送られてくるキャリア位
相情報とを比較することで位相誤差情報45を取出し、取
出した位相誤差情報45を積分回路46へ送出する。

【００３９】この積分回路46は、位相比較回路42から送
られてくる位相誤差情報45を積分処理することで平均化
し、得られる位相誤差平均値47をゲート遅延検出回路48
へ出力する。

【００４０】このゲート遅延検出回路48は、積分回路46
からの位相誤差平均値47により参照キャリア44のキャリ
ア位相と選択回路41を介して送られてくるキャリア位相
情報の大小を判断してその判断信号49を上記選択回路41
へ送出する。

【００４１】しかるに、選択回路41はゲート遅延検出回
路48から送られてくる判断信号49に従ってコード変換部
24ａ，24ｂのいずれか一方からのキャリア位相情報を選
択し、補償した高精度のキャリア位相情報50として次段
の位相情報メモリ7 へ出力する。

【００４２】上記のような構成にあって、上述した如く
２つのコード変換部24ａ，24ｂのうち、一方のコード変
換部24ａは、多段遅延ゲート回路21での遅延時間が予め
設定される想定値より大きい場合のものであり、上記図
１，図３のコード変換部24に比してキャリア位相情報を
小さく補償してコード変換する。また、他方のコード変
換部24ｂは、多段遅延ゲート回路21での遅延時間が予め
設定される想定値より大きい場合のものであり、上記図
１，図３のコード変換部24に比してキャリア位相情報を
大きく補償してコード変換する。

【００４３】これらコード変換部24ａ，24ｂの出力する
コード化されたキャリア位相情報が共に選択回路41で順
次選択され、位相比較回路42で参照キャリア検出回路43
からの参照キャリア44との位相誤差情報45が算出されて
出力される。この位相誤差情報45を積分回路46により平
均化して位相誤差平均値47とし、ゲート遅延検出回路48
へ供給することで、ゲート遅延検出回路48が多段遅延ゲ
ート回路21での遅延の状態を判断する。

【００４４】すなわち、参照キャリア44が選択回路41を
介して得たキャリア位相情報に比して送れている場合、
多段遅延ゲート回路21での遅延時間が標準値より大きく
なったと仮定し、判断信号49によりキャリア位相の値を
小さく補償したコード変換部24ａの出力を選択回路41で
選択させる。また、参照キャリア44が選択回路41を介し
て得たキャリア位相情報に比して進んでいる場合、多段
遅延ゲート回路21での遅延時間が標準値より小さくなっ
たと仮定し、判断信号49によりキャリア位相の値を大き
く補償したコード変換部24ｂの出力を選択回路41で選択
させる。

【００４５】したがって、選択回路41で選択されたキャ
リア位相情報50は、多段遅延ゲート回路21の遅延の度合
いに対応して上記コード変換部24ａ，24ｂのいずれか適
切な一方で補償した高精度のキャリア位相情報として次
段の位相情報メモリ7 へ出力される。

【００４６】このように、例えば電源電圧の変動等によ
って多段遅延ゲート回路21でのゲート遅延時間がずれた
場合であっても、これを自動的に補償して高精度のキャ
リア位相情報を得ることができる。

【００４７】

【発明の効果】以上詳記した如く本発明によれば、ロジ
ック回路内の遅延ゲート回路を利用し、多段に接続した
遅延ゲート回路に受信変調信号を伝送させ、瞬時に位相
検出することで、標準タイミングパルスより高精度にキ
ャリア位相を検出することが可能な位相検出回路を提供
することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る回路構成を示すブロ
ック図。

【図２】同実施例に係る動作を説明するタイミングチャ
ート。

【図３】本発明の第２実施例に係る回路構成を示すブロ
ック図。

【図４】本発明の第３実施例に係る回路構成を示すブロ
ック図。

【図５】従来の位相検出回路の回路構成を例示するブロ
ック図。

【符号の説明】

1 …受信位相変調信号、2 …リミッタ、3 …立上がり検
出回路、4 …立上がりパルス、5 …カウンタ、6 …高速
標準タイミングパルス、7 …位相情報メモリ、8 ，13…
分周回路、9 …標準タイミングパルス、10…減算回路、
11…キャリア位相変化値、12…データ検出回路、14…標
準タイミングパルス、15…受信データ、21…多段遅延ゲ
ート回路、21ａ〜21ｅ…遅延ゲート回路、22ａ〜22ｆ…
電圧比較回路、23ａ〜23ｆ…サンプルホールド回路、2
4，24ａ，24ｂ…コード変換部、31…レジスタ、32…合
成回路、41…選択回路、42…位相比較回路、43…参照キ
ャリア検出回路、44…参照キャリア、45…位相誤差情
報、46…積分回路、47…位相誤差平均値、48…ゲート遅
延検出回路、49…判断信号、50…キャリア位相情報。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 27/00

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 位相変調信号を中間周波数の信号に周波
   数変換した後に復調する復調回路において、 中間周波数の位相変調信号を波形整形してパルス信号化
   するリミッタ回路と、 このリミッタ回路でパルス信号化した位相変調信号を各
   ゲートで遅延しながら伝送する、全ゲートの加算遅延時
   間がキャリアの１周期に等しい遅延量を有した、直列接
   続された多段ゲート回路と、 この多段ゲート回路の各ゲート間に設けられ、各ゲート
   間に流れる位相変調信号の瞬時電圧値を予め設定される
   基準電圧値と比較して比較値を出力する複数の電圧比較
   回路と、 この複数の電圧比較回路が出力する比較値を位相変調信
   号のキャリアまたはシンボル周期に等しい定周期で発生
   されるタイミングパルスにより同一タイミングでサンプ
   ル保持し、その保持内容をキャリア位相情報としてコー
   ド化して出力するコード変換回路とを具備したことを特
   徴とする位相検出回路。
2. 【請求項２】 位相変調信号を中間周波数の信号に周波
   数変換した後に復調する復調回路において、 中間周波数の位相変調信号を波形整形してパルス信号化
   するリミッタ回路と、 位相変調信号のキャリアに比して充分高い周波数の高速
   標準タイミングパルスにより上記リミッタ回路でパルス
   信号化した位相変調信号からキャリア位相をカウントし
   て第１のキャリア位相情報として出力するカウンタと、 上記リミッタ回路でパルス信号化した位相変調信号を各
   ゲートで遅延しながら伝送しする、全ゲートの加算遅延
   時間がキャリアの１周期より短い遅延量を有した、直列
   接続された多段ゲート回路と、 この多段ゲート回路の各ゲート間に設けられ、各ゲート
   間に流れる位相変調信号の瞬時電圧値を比較して比較値
   を出力する複数の電圧比較回路と、 この複数の電圧比較回路が出力する比較値を位相変調信
   号のキャリアまたはシンボル周期に等しい定周期で発生
   されるタイミングパルスにより同一タイミングでサンプ
   ル保持し、その保持内容を第２のキャリア位相情報とし
   てコード化して出力するコード変換回路と、 上記第１のキャリア位相情報と第２のキャリア位相情報
   とを合成してキャリア位相情報を得る位相合成回路とを
   具備したことを特徴とする位相検出回路。
3. 【請求項３】 上記キャリア位相情報により同期検波を
   行ない、同期検波の過程で得られる参照キャリアのキャ
   リア位相情報を出力する同期検波回路と、 この同期検波回路の出力する参照キャリアのキャリア位
   相情報と上記コード変換回路から出力されるキャリア位
   相情報とを比較して位相誤差情報を出力する位相比較回
   路と、 この位相比較回路で得た位相誤差情報を平均化する平均
   化回路と、 この平均化回路の出力する位相誤差情報により上記コー
   ド変換回路から出力されるキャリア位相情報を補償する
   補償回路とを具備したことを特徴とする請求項１または
   請求項２記載の位相検出回路。