SU1401630A1 - Устройство дл фазовой синхронизации - Google Patents

Abstract

Изобретение относитс  к цифровым системам передачи информации. Цель изобретени  - повышение точности синхронизации . Устройство содержит блок 1 выделени  фронтов сигнала, блок 2 задержки, преобразователь 4, регистр 5 рассогласовани , интегратор 6, управл емый генератор 7, делитель 8 частоты, счетчик 9 синхроимпульсов . С целью повышени  точности синхронизации введены высокостабильный генератор 3 частоты и коммутатор 10. В работе устройства предусмотрены два режима: режим измерени  и режим регулировки. В режиме измерени  сигналы с выхода управл емого генератора 7 поступают на счетный вход делител  8 частоты, сигнал переполнени  которого  вл етс  выходным сигналом устр-ва и возбуждает счетный вход счетчика 9, который фиксирует код времени рассогласовани . В случае по влени  сигнала посылки на входе устр-ва осушест- вл етс  переход в режим регулировки. В устр-ве операци  делени  замен етс  операцией умножени . 2 з.п. ф-лы, 3 ил. (О

Description

(t

с

а о:

Изобретение относитс  к цифровым сис- юма.м передачи информации и может быть использовано в аппаратуре приема дл  обеспечени  фазовой синхронизации.

Цель изобретени  - повышение точности синхронизации путем применени  высокостабильного генератора частоты.

На фиг. I приведена структурна  электрическа  схема устройства; на фиг. 2 - схемы отдельных блоков устройства; на фиг. 3 - пример выполнени  устройства. Устройство содержит блок 1 выделени  фронтов сигнала, блок 2 задержки, высокостабильный генератор 3 частоты, преобразо- рштель 4, регистр 5 рассогласовани , интегратор 6, управл емый генератор 7, делитель 8 частоты, счетчик 9 синхроимпульсов и коммутатор 10.

Преобразователь 4 содержит блок 11 сравнени  кодов, D-триггер 12 и N элементов 2И-ИЛИ 13. Регистр 5 рассогласовани  содержит счетчик 14, N-ВХОДОБЫЙ элемент ИЛИ 15 и ключ 16. Блок 11 сравнени  кодов содержит регистр 17, счетчик 18 и схему 19 сравнени . Ключ 16 содержит два ; элемента И 20 и 21 и два полупроводниковых диода 22 и 23. Коммутатор 10 содержит два элемента И 24 и 25 и схему 26 задержки.

Устройство работает следующим образом. В работе устройства предусмотрены два режима: режим измерени  и режим регули- :ровки. В режиме измерени  сигналы с вы- :хода управл емого генератора 7, частота ко- :торого определ етс  потенциалом на выхо- ;де интегратора 6, поступают на счетный :вход делител  8 частоты, сигнал переполнени  которого  вл етс  выходным сигналом устройства и возбуждает счетный вход хчетчика 9 синхроимпульсов, который фик- сирует код времени рассогласовани . ; В случае по влени  сигнала посылки на входе устройства осуществл етс  переход в режим регулировки. Сигнал посылки поступает на вход блока 1 выделени  фронтов сигнала , с выхода которого сигнал поступает на блок 2 задержки, на синхровходы D-триг- гера 12, счетчика 14 и регистра 17 (фиг. 2 и 3). Осуществл етс  фиксаци  кодов фазы X рассогласовани  и времени Y рассогласовани . D-триггер 12 фиксирует знак фазы рассогласовани . Счетчик 14 фиксирует код фазы рассогласовани , регистр 17 фиксирует инверсный код времени рассогласовани .

Абсолютную величину X можно выразить следующим образом:

I 9 + т Т Y I j (-(/ 1 rt

-разр дность делител  частоты;

-период по влени  сигнала на выходе управл емого генератора 7;

Ти - период поступлени  одного бита информации входного сигнала; Y - код на счетчике 9 синхроимпульсов , зафиксированный в момент по влени  сигнала на выходе блока 2.

Абсолютна  величина приведенного фазового рассогласовани 

10

AT

Тз

где Тз - период сигналов на выходе высокостабильного генератора 3.

В устройстве операци  делени  замен етс  операцией умножени .Величина Т с учетом знака X, который определ етс  п-(-1 разр дом делител  8, имеет вид

ГХ()тз,при sign XXI;

АТ

1()()тз, при sign., где sign () -стандартна  функци , значение которой зависит от знака сигнала на выходе блока 12. Сигнал с выхода блока 2 поступает на делитель 8 и устанавливает на нем код 100...0. На счетчике 9, при поступлении на него этого же сигнала, устанавливаетс  код 000...0. В случае наличи  кода в счетчике 14, отличного от «О, на выходе элемента ИЛИ

15 устанавливаетс  уровень логической «1, который через ключ 16 поступает на вход интегратора 6 в виде -|-1 или -1, в зависимости от управл ющего сигнала с выхода блока 12, поступающего на ключ 16. Сигнал на выходе интегратора в этом случае

или уменьшаетс , или увеличиваетс , что приводит к изменению частоты на выходе управл емого генератора 7, на вход которого он поступает.

При наличии в регистре 17 кода, отличного от «О, блок 11 сравнени  кодов формирует сигнал «О, который совместно с выходным сигналом элемента ИЛИ 15 поступает на коммутатор 10, который разрешает прохождение сигналов с выхода генератора 3 на счетчик 18. Если блок 11 формирует сигнал «1 по соответствующему заполнению счетчика 18, коммутатор разрещает прохождение задержанных сигналов генератора 3 на счетчики 14 и 18, при этом первый из них уменьшает свой код, а второй - обнул ет, что вызывает повторение до тех

пор, пока код в счетчике 14 не станет равным «О.

Из услови  окончани  режима регулировки за врем  периода одного бита входной информации получаетс  следующее выражение дл  динамического коэффициента усилеНИН системы регулировки частоты:

Claims (3)

1. Устройство дл  фазовой синхронизации , содержащее последовательно соединенные блок выделени  фронтов сигнала, преобразователь, регистр рассогласовани , интегратор, управл емый генератор, делитель частоты и счетчик синхроимпульсов, выход которого соединен с информационным входом преобразовател , вход которого объединен с входом блока задержки, выход которого соединен с входом сброса счетчика синхроимпульсов и корректирующим входом делител  частоты, выход которого  вл етс  выходом устройства, входом которого  вл етс  вход блока выделени  фронтов сигнала, при этом информационный выход делител  частоты соединен с установочным входом преобразовател , отличающеес  тем, что, с целью повышени  точности синхронизации, введены последовательно соединенные высокостабильный генератор частоты и комму- татор, управл ющий вход, первый и второй выходы которого соответственно соединены с соответствующим выходом, счетным входом и входом сброса преобразовател , вход сброса которого объединен со счетным вхо- дом регистра рассогласовани , знаковый выход которого соединен с соответствующим входом коммутатора, при этом информационный вход делител  частоты объединен с входом блока выделени  фронтов сигнала, выход которого соединен с входом записи

регистра рассогласовани , при этом выход счетчика синхроимпульсов  вл етс  инверсным .

2.Устройство по п. 1, отличающеес  тем, что преобразователь выполнен в виде N элементов 2И-ИЛИ, D-триггера и блока сравнени  кодов, выход которого  вл етс  управл ющим выходом преобразовател , входом которого  вл ютс  объединенные тактовые входы D-триггера и блока сравнени  кодов, информационный, счетный входы и вход сброса которого  вл ютс  соответствующими входами преобразовател , выходом которого  вл ютс  выходы D-триггера и N элементов 2И-ИЛИ, входы которых  вл ютс  установочным входом преобразовател , при этом информационный вход D-триггера объединен с соответствующими входами каждого из элементов 2И-ИЛИ.

3.Устройство по п. 1, отличающеес  тем, что регистр рассогласовани  выполнен в виде последовательно соединенных счетчика , N-входового элемента ИЛИ и ключа , вход и выход которого соответственно  вл ютс  знаковым выходом и выходом регистра рассогласовани , счетный вход и вход записи которого  вл ютс  соответствующими входами счетчика, информационный вход которого и управл ющий вход ключа  вл ютс  входом регистра рассогласовани .

Фиг. 2

fc.J