KR970072768A - 불일치 카운트와 비교하기 위한 가변 기준치를 사용하는 동기 검출 회로 및 그 방법 - Google Patents

불일치 카운트와 비교하기 위한 가변 기준치를 사용하는 동기 검출 회로 및 그 방법 Download PDF

Info

Publication number
KR970072768A
KR970072768A KR1019970015608A KR19970015608A KR970072768A KR 970072768 A KR970072768 A KR 970072768A KR 1019970015608 A KR1019970015608 A KR 1019970015608A KR 19970015608 A KR19970015608 A KR 19970015608A KR 970072768 A KR970072768 A KR 970072768A
Authority
KR
South Korea
Prior art keywords
memory
counter
bits
output
detected
Prior art date
Application number
KR1019970015608A
Other languages
English (en)
Other versions
KR100223498B1 (ko
Inventor
가즈오 모리따
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR970072768A publication Critical patent/KR970072768A/ko
Application granted granted Critical
Publication of KR100223498B1 publication Critical patent/KR100223498B1/ko

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B5/00Near-field transmission systems, e.g. inductive or capacitive transmission systems
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/04Speed or phase control by synchronisation signals
    • H04L7/041Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/042Detectors therefor, e.g. correlators, state machines

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Mobile Radio Communication Systems (AREA)

Abstract

동기 검출기에서 베이스밴드 신호는 다수의 연속 배트 시퀀스로 분할되어 각각의 시퀀스의 비트는 인접 시퀀스의 비트에 대해 한 비트 위치씩 천이된다. 비트 기준으로 불일치는 각각의 입력 비트 시퀀스와 선정 비트 시퀀스 사이에서 검출되고 검출된 불일치는 불일치 카운트를 생성하도록 카운트된다. 불일치 카운트와 기준값 사이에서 제1비교가 수행되어 불일치 카운트가 기준값보다 작거나 같은 경우 동기 코드가 검출되는 것을 결정하고 연속 생성된 불일치 카운트들 사이에 다른 비교가 수행되어 연속 생성된 불일치 카운트의 나중 값이 앞선 값보다 작거나 같은 경우 동기 코드가 검출되는 것을 결정한다.

Description

불일치 카운트와 비교하기 위한 가변 기준치를 사용하는 동기 검출 회로 및 그 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 동기 검출기를 구체화하는 선택 호출 무선 페이저의 블럭도

Claims (9)

  1. 신호를 순차적으로 수신하고 상기 신호를 다수의 연속 비트 시퀀스로 분할하여 각각의 시퀀스의 비트가 인접 시퀀스의 비트에 대해 1비트 위치만큼 천이하고, 각각의 비트 시퀀스와 선정된 비트 시퀀스 사이의 불일치를 비트 단위로 연속적으로 검출하기 위한 수단(10-12); 각각이 다수의 검출된 불일치를 표시하는 카운트 값을 연속적으로 생성시키기 위한 불일치 카운터(13); 및 기준값과 상기 카운터(13)의 출력 사이를 제1비교하고 카운터 출력이 기준 값보다 작거나 같은 경우 동기 코드가 검출되는 것을 결정하고, 연속적으로 생성되는 상기 카운터(13)의 출력들 사이를 제2비교하고, 연속적으로 생성된 카운터 출력들 중의 나중 카운터 출력이 앞선 카운터 출력 보다 작거나 같은 경우에 다음 동기 코드가 검출되는 것을 결정하고, 상기 나중 카운터 출력이 0과 같아지는 경우 상기 제1비교를 반복하는 로직 수단(14, 15)을 포함하는 것을 특징으로 하는 선택 호출 무선 페이저.
  2. 제1항에 있어서, 상기 로직 수단(14, 15)는 상기 불일치 카운터(13)에 접속되고, 상기 선정된 비트 시퀀스의 최대 비트수 보다 작은 상기 기준값을 초기에 저장하는 메모리(14); 및 상기 카운터의 출력을 메모리의 내용과 비교하고 상기 카운터 출력이 메모리 내용보다 작거나 같아지는 경우 상기 동기 코드가 검출된 것을 표시하는 출력 신호를 생성하고 상기 카운터 출력이 메모리 내용보다 작은 경우 상기 메모리를 상기 카운터 출력으로 업데이트하고, 카운터 출력이 0과 같아지는 경우 상기 메모리를 상기 기준값으로 업데이트하기 위한 비교기 수단(15)을 포함하는 것을 특징으로 하는 선택 호출 무선 페이저.
  3. 제2항에 있어서, 상기 비교기 수단(15)은 상기 카운터 출력이 0과 동일한 메모리 내용보다 큰 경우 선정 간격 동안 디스에이블 되도록 구성되는 것을 특징으로 하는 선택 호출 무선 페이저.
  4. 무선 페이진 신호를 수신하고 그로부터 동기 코드 및 데이터 비트를 포함하는 디지털 신호를 복구하는 전면 단부(front end: 1)상기 디지털 신호를 순차적으로 수신하고 상기 신호를 다수의 연속 비트 시퀀스로 분할하여 각각의 비트 시퀀스와 선정된 비트 시퀀스 사이의 불일치를 비트 단위로 연속적으로 검출하기 위한 수단(10-12): 각각이 다수의 검출된 불일치를 표시하는 카운트 값을 연속적으로 생성시키기위한 불일치 카운터(13); 및 기준값과 상기 카운터(13)의 출력 사이를 제1비교하고, 카운터 출력이 기준값보다 작거나 같은 경우 동기 코드가 검출되는 것을 표시하는 신호를 상기 전면 단부(1)에 공급하고, 상기 카운터(13)의 연속 생성된 출력들 사이를 제2비교하고, 연속 생선된 카운터 출력들 중의 나중값이 앞선 카운터 출력보다 작거나 같은 경우 다음 동기 코드가 검출되는 것을 표시하는 신호를 상기 전면 단부(1)에 공급하고 상기 나중 출력이 0과 같아질 때 상기 제1비교를 반복하기 위한 로직 수단(14,15)을 포함하는 것을 특징으로 하는 선택 호출 무선 페이저.
  5. 제4항에 있어서, 상기 로직 수단(14,15)는 불일치 카운터(13)에 접속되고 상기 선정 비트 시퀀스의 최대 비트수보다 작은 상기 기준값을 초기에 저장하는 메모리(14); 카운터(13)의 출력과 메모리의 내용을 비교하고 상기 카운터 출력이 상기 메모리 내용보다 작거나 같아지는 경우 상기 동기 코드가 검출되는 것을 표시하는 출력 신호를 상기 전면 단부(1)로 공급하며, 상기 카운터 출력이 상기 메모리 내용보다 작아지는 경우 상기 메모리를 상기 카운터 출력으로 업데이트하고, 상기 카운터 출력이 0과 같아지는 경우 상기 메모리를 상기 기준값으로 업데이트하기 위한 비교기 수단(15)을 포함하는 것을 특징으로 하는 선택 호출 무선 페이저.
  6. 동기 코드를 검출하는 방법에 있어서, a) 다수의 연속 비트 시퀀스 각각과 선정된 비트 시퀀스 사이의 불일치를 비트 단위로 연속적으로 검출하는 단계로서, 각각의 연속 비트 시퀀스의 비트는 인접 비트 시퀀스의 비트에 대해 한 비트 위치 만큼 천이하는 단계; b) 검출된 불일치의 수를 표시하는 카운트 값을 연속적으로 생성하는 단계; c)카운트 값과 기준값을 비교하고 카운트 값이 기준값보다 작거나 같은 경우 동기 코드가 검출되는 것을 결정하는 단계; 및 d)단계(b)에 의해 연속적으로 생성된 카우트 값들 사이를 비교하고, 연속 생성된 카운트 값들 중의 나중 값이 앞선 카운트 값보다 작거나 같은 경우 다음 동기 코드가 검출되는 것을 결정하고 나중 카운트 값이 0이 되는 경우 단계(c)로 복귀하는 단계를 포함하는 것을 특징으로 하는 동기 코드 검출 방법.
  7. 제6항에 있어서, 상기 단계(a)는 무선 페이진 신호로부터 복구된 디지털 베이스밴드 신호를 수신하고 상기 베이트밴드 신호를 상기 다수의 연속적인 비트 시퀀스로 분할하는 단계를 포함하는 것을 특징으로 하는 동기 코드 검출 방법.
  8. a)다수의 연속 비트 시퀀스 각각과 선정된 비트 시퀀스 사이의 불일치를 비트 단위로 연속적으로 검출하는 단계로서, 각각의 연속 비트 시퀀스의 비트는 인접 비트 시퀀스의 비트에 대해 한 비트 위치 만큼 천이하는 단계: b) 검출된 불일치의 수를 표시하는 카운트 값을 연속적으로 생성하는 단계; c)선정 비트 시퀀스의 최대 비트 수보다 작은 기준 값을 메모리로 저장하는 단계; d)카운트 값을 메모리의 내용과 비교하는 단계; e) 카운트값이 메모리 내용보다 큰 경우, 단계(d)로 복귀하는 단계; f)카운트값이 메모리 내용보다 작거나 같은 경우 동기 코드가 검출된 것을 결정하고, 카운트 값이 메모리 내용보다 작은 경우, 메모리르 카운트값으로 업데이트하는 단계; g)선정 시간을 대기하는 단계; h) 메모리 내용이 0인지 결정하는 단계; 및 i) 메모리 내용이 0이 아닌 경우 단계 (d)로 복귀하고 메모리 내용이 0인 경우 단계(c)로 복귀하는 단계를 포함하는 것을 특징으로 하는 동기 코드 검출 방법.
  9. 제8항에 있어서, 상기 단계(a)는 무선 페이진 신호로부터 복구된 디지털 베이스 밴드 신호를 수신하고 상기 베이스밴드 신호를 상기 다수의 연속 비트 시퀀스로 분할하는 단계를 포함하는 것을 특징으로 하는 동기 코드 검출 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970015608A 1996-04-26 1997-04-25 불일치 카운트와 비교하기 위한 가변 기준치를 사용하는 동기 검출 회로 및 그 방법 KR100223498B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-106858 1996-04-26
JP10685896A JP2798646B2 (ja) 1996-04-26 1996-04-26 同期信号検出回路

Publications (2)

Publication Number Publication Date
KR970072768A true KR970072768A (ko) 1997-11-07
KR100223498B1 KR100223498B1 (ko) 1999-10-15

Family

ID=14444287

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970015608A KR100223498B1 (ko) 1996-04-26 1997-04-25 불일치 카운트와 비교하기 위한 가변 기준치를 사용하는 동기 검출 회로 및 그 방법

Country Status (6)

Country Link
US (1) US5799050A (ko)
JP (1) JP2798646B2 (ko)
KR (1) KR100223498B1 (ko)
CN (1) CN1111783C (ko)
AU (1) AU719328B2 (ko)
CA (1) CA2203469A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100310853B1 (ko) * 1999-06-08 2001-10-17 윤종용 개선된 이동통신단말기의 디지털 주파수 변조 수신기 및 그 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6526583B1 (en) * 1999-03-05 2003-02-25 Teralogic, Inc. Interactive set-top box having a unified memory architecture
CN100446481C (zh) * 2006-01-09 2008-12-24 华为技术有限公司 一种检测路由器中光纤链路的方法及装置
CN1859047B (zh) * 2006-01-24 2011-06-15 华为技术有限公司 帧同步处理装置及方法
US7848363B2 (en) * 2008-05-15 2010-12-07 Motorola, Inc. System and method for receiving call signals in a communication system
TWI446181B (zh) 2011-08-08 2014-07-21 Faraday Tech Corp 資料擷取的方法與相關裝置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3525813A (en) * 1966-05-09 1970-08-25 Lear Siegler Inc Automatic frame synchronizer for a sequential information system
JPS5890837A (ja) * 1981-11-19 1983-05-30 Nec Corp 信号検出回路
JPS60247344A (ja) * 1984-05-23 1985-12-07 Hitachi Ltd 同期信号検出回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100310853B1 (ko) * 1999-06-08 2001-10-17 윤종용 개선된 이동통신단말기의 디지털 주파수 변조 수신기 및 그 방법

Also Published As

Publication number Publication date
KR100223498B1 (ko) 1999-10-15
AU1911197A (en) 1997-10-30
CN1111783C (zh) 2003-06-18
US5799050A (en) 1998-08-25
AU719328B2 (en) 2000-05-04
CA2203469A1 (en) 1997-10-26
CN1175728A (zh) 1998-03-11
JPH09294118A (ja) 1997-11-11
JP2798646B2 (ja) 1998-09-17

Similar Documents

Publication Publication Date Title
KR930007133A (ko) 임의 정렬 병렬 프레이머를 갖는 원격 통신 시스템
US5148453A (en) Parallel sync detection
KR970072768A (ko) 불일치 카운트와 비교하기 위한 가변 기준치를 사용하는 동기 검출 회로 및 그 방법
US7528748B2 (en) Serial data receiving circuit and serial data receiving method
US5765128A (en) Apparatus for synchronizing a voice coder and a voice decoder of a vector-coding type
KR970004256B1 (ko) 순환코드를 이용한 프레임/버스트 동기 및 에러 검출장치
GB2310980A (en) Frame synchronisation for digital audio broadcasting
JPH07336347A (ja) フレーム同期検出回路
JP3388347B2 (ja) ワードパターン検出装置
JPH0685775A (ja) デジタル信号受信用の同期信号検出回路
KR100215461B1 (ko) 동기신호 검출장치 및 그 방법
JP2873059B2 (ja) 無線通信システムのパターン同期回路
KR950010919B1 (ko) 코드의 쉬프트와 가산 특성을 이용한 동기획득 장치 및 방법
SU836805A1 (ru) Устройство дл устранени "обратной работы
JPH0712164B2 (ja) フレーム同期装置
SU972428A1 (ru) Устройство синхронизации источников сейсмических сигналов
JP2806060B2 (ja) 固定パターン長エラー測定回路
JPH09298527A (ja) シリアルデータの連続一致検出方式
JPS63299545A (ja) 定形デ−タ検出回路
JPH04352061A (ja) シリアルデータ受信装置
JPH07143116A (ja) パラレルデータのシリアル同期保護回路
JPH07250052A (ja) フレームパターン検出装置
JPH06350589A (ja) フレーム同期検出回路
JPH0312815B2 (ko)
JPH06209312A (ja) フレーム同期回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040624

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee