TWI446181B - 資料擷取的方法與相關裝置 - Google Patents

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Description

資料擷取的方法與相關裝置
本發明是有關於一種資料擷取的方法與相關裝置，且特別是有關於一種可以在不鎖定資料時脈的情形下擷取資料位元及/或資料時脈的方法與相關裝置。
電子裝置間會交換介面訊號，介面訊號中攜載有數位資料，以使電子裝置間能進行訊息資訊的溝通與交流。當一發送端電子裝置要將數位資料傳輸至一接收端電子裝置時，發送端電子裝置會依據一定的資料時脈而將數位資料的各個位元串列於一介面訊號中，並將此介面訊號傳輸至接收端。接收端電子裝置收到此訊號後，要對此介面訊號進行資料擷取，以取回介面訊號中的各位元資料，進而解讀出發送端電子裝置所要傳達的訊息、資訊。
為使不同電子裝置能正確地交換資料，數位資料會依照一定的協議/規格而被攜載至介面訊號中，例如說是通用串列匯流排(USB，Universal Serial Bus)的各版本規格、串列先進附接技術(SATA，Serial Advanced Technology Attachment)的各版本規格與快速週邊元件互聯(PCI-E，Peripheral Component Interconnect Express)的各版本規格等等。在現代的介面訊號規格中，數位資料會被封裝於封包中，以封包為單位進行資料交換。不過，在現代的介面訊號規格中，資料時脈不會隨介面訊號一同傳輸至接收端電子裝置。接收端電子裝置需要在沒有資料時脈的情形下擷取介面訊號中的各個位元。
為因應資料擷取的需求，在一些習知技術中，如美國專利US5799050中提及的技術，係在接收端電子裝置中使用晶體振盪器來提供精確時脈，據此來進行資料擷取。不過，晶體振盪器無法整合於晶片中，晶片需設置外接接腳來接收晶體振盪器的時脈，增加習知資料擷取技術的成本與功耗。
另一些習知技術，如美國專利US7453958、US6407641等所提及的技術，則是要先提供一個近似於資料時脈的粗略(rough)時脈，再設法對粗略時脈進行微調補償，使其更逼近資料時脈。不過，此類習知技術對溫度、工作電壓與製程漂移較為敏感；若粗略時脈偏離資料時脈太多，粗略時脈就難以被微調至趨近資料時脈，或者，要花很長的時間才能將粗略時脈微調至趨近資料時脈。再者，此類習知技術也缺乏應用上的彈性，不能以同一資料擷取設計適用不同規格的介面。因為不同介面訊號規格有不同的時脈、不同的封包長度，進行資料擷取的時脈精確度要求也有所差異。舉例而言，封包長度越長(封包中的位元數目越多)，資料擷取所依據的時脈也要越精準。因此，相同的微調補償機制無法適用於各種不同規格的介面。
本發明係有關於一種資料擷取的方法與相關裝置，對一訊號(介面訊號)進行資料擷取，取回訊號中攜載的各位元。
本發明的一個目的是提供一種由一訊號中擷取資料的方法；訊號中包括有複數個位元資料，而此方法包含：對訊號進行取樣以取得複數個取樣值；當取樣值轉態時提供一參考取樣數量值；依據參考取樣數量值提供一單位位元取樣數量值，以依據單位位元取樣數量值而將取樣值對應至各位元資料。
本發明的又一目的是提供一種時序擷取的裝置；由訊號中擷取資料，並可擷取資料時脈的時序(頻率及/或相位)。一實施例中，此裝置包括有一單位位元偵測器、一解碼器、一緩衝器、一模式辨認器、一計數器、一頻率補償電路與一時脈產生器。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
請參考第1圖，其所示意的是依據本發明一實施例的裝置10a；裝置10a可整合實現於一晶片中，由一訊號Din中擷取其所攜載的資料，分辨出訊號Din中的各個位元(即位元資料)。舉例而言，訊號Din中可以包括一對差動介面訊號。裝置10a中設有一單位位元偵測器(unit bit detector)12a、一解碼器(decoder)14與一緩衝器16。單位位元偵測器12a中設有一取樣模組18、一同步偵測器20、一資料長度計算器22a、一位元恢復器(bit refresher)24與一低通濾波器26。
在單位位元偵測器12a中，取樣模組18耦接訊號Din與一取樣時脈CLK，依據取樣時脈CLK的觸發而對訊號Din進行取樣，以取得複數個取樣值；這些取樣值依序排列於資料Ds中。取樣模組18亦耦接資料長度計算器22a與解碼器14。一實施例中，取樣時脈CLK使取樣模組18在每個資料時脈的週期中對每一個位元取得複數個取樣值。此取樣時脈CLK可以是由一個自發(free-running)數位振盪器(未圖示)所產生的，取樣時脈CLK不必精確地與資料時脈同步，可以不是資料時脈的準確倍頻。即使如此，本發明裝置10a仍可正確進行資料擷取。
同步偵測器20耦接訊號Din與資料長度計算器22a。在現代介面訊號規格中，為便於接收端電子裝置進行資料擷取，每個封包的初始會攜載有一同步序列。舉例而言，在通用串列匯流排規格下，訊號Din中的同步序列會以單端零(SE0，Single Ended Zero)訊號狀態啟始，再接續一連串具有固定位元長度(位元個數)、以特定模式(pattern)轉態的位元串，例如說是使每兩個相鄰位元間皆發生轉態的模式。而單位位元偵測器12a中的同步偵測器20即是在訊號Din中辨識同步序列，並在辨識出同步序列時觸發一訊號SYNCID。也就是說，當訊號SYNCID被觸發時，資料Ds中的取樣值也會是對同步序列取樣而得的取樣值。
資料長度計算器22a耦接於取樣模組18、同步偵測器20、位元恢復器24與低通濾波器26。當同步偵測器20產生觸發訊號SYNCID時，每當資料Ds中的取樣值發生轉態，資料長度計算器22a會提供一數量值Nr以作為一參考取樣數量值。舉例而言，當訊號SYNCID被觸發時，若資料Ds中的第(n+1)個取樣值至第(n+Nr1)個取樣值皆為相同邏輯值，但第(n+Nr1+1)個取樣值轉態為另一邏輯值，則資料長度計算器22a會將數量值Nr1提供為一參考取樣數量值。同理，若接下來的第(n+Nr1+1)個取樣值至第(n+Nr1+Nr2)個取樣值為相同邏輯值，但後續的第(n+Nr1+Nr2+1)個取樣值轉態為另一邏輯值，則資料長度計算器22a會將數量值Nr2提供為另一個參考取樣數量值。資料長度計算器22a提供的數量值Nr(如數量值Nr1、Nr2等等)會被傳輸至低通濾波器26。
一實施例中，低通濾波器26是一數位的低通濾波器(例如一數值累積器)，為資料長度計算器22a提供的數量值Nr進行長期的累計平均以得到一數量值Nub；此數量值Nub即為一單位位元取樣數量值，代表訊號Din中每一位元所對應的取樣值個數。由於同步序列所具備的特定轉態模式，可由資料長度計算器22a提供的數量值Nr得出單位位元取樣數量值Nub。舉例而言，若同步序列的特定模式轉態使每兩個相鄰位元間皆發生轉態，則維持未轉態的取樣值個數就會對應一個位元。例如說，在同步序列中，若第n個取樣值與第(n+1)個取樣值間有一次轉態，第(n+Nr1)個取樣值與第(n+Nr1+1)個取樣值間發生次一轉態，則第(n+1)個取樣值至第(n+Nr1)個取樣值的這Nr1個取樣值就是由同一位元取樣而得。依據此原理，單位位元偵測器12a就可提供單一位元所對應的取樣數量值Nub。
解碼器14耦接於取樣模組18與低通濾波器26，依據單位位元取樣數量值Nub而將資料Ds中的取樣值對應至各位元，也就是進行初步的資料擷取，並提供對應的資料D1。請參考第2圖，其所繪示的是解碼器14依據本發明一實施例進行解碼的示意圖。在訊號Din中有位元串Dv1至Dv4等等，也有同步序列的各位元sync。各位元串Dv1至Dv4中的位元有相同的邏輯值；在沒有資料時脈的情形下，無法分辨各位元串中有幾個位元。不過，單位位元偵測器12a會依據同步序列的位元sync偵測出各個位元所對應的取樣數量值Nub，而解碼器14就能將每Nub個取樣值對應至一個位元，進而在資料D1中分辨出訊號Din內的各個位元。舉例而言，依據數量值Nub可分辨出位元串Dv1內有相同邏輯值的位元B(j)至B(j+2)、位元串Dv2中有相同邏輯值的位元B(i)至B(i+2)、位元串Dv3中有位元B(i+3)與B(i+4)，位元串Dv4中則有位元B(i+5)，以此類推。
當解碼器14將取樣值對應至各位元時，若有第一數量個連續相鄰的取樣值均為相同邏輯值，但第一數量偏離數量值Nub的整數倍(例如數量值Nub的任一整數倍與第一數量間的差異未小於一預設值)，代表位元的解碼出現待解決狀況；此時，解碼器14可觸發一訊號UNC來作為指示訊號。舉例而言，若數量值Nub為10個，第一數量為21個或19個，則第一數量接近數量值Nub的2倍，代表第一數量個取樣值中有2個位元的資料，位元的解碼可如常進行，未發生待解決狀況。相對地，若數量值Nub為10個但第一數量為25個，第一數量就偏離了數量值Nub的整數倍而導致待解決狀況，因為數量值Nub的整數倍為20(兩倍)或30(三倍)，但第一數量並未接近這兩者。待解決狀況可能導因於訊號Din的抖動(jitter)等因素；當其發生時，解碼器14便會觸發訊號UNC。
待解決狀況的發生代表訊號Din中各位元所對應的取樣值個數有所改變；舉例而言，當訊號Din受到較為嚴重的干擾時，會引發上述待解決狀況。緩衝器16與位元恢復器24可用以處理上述的待解決狀況。請再度參考第1圖。緩衝器16耦接於解碼器14，緩衝儲存複數個取樣值與單位位元。舉例而言，當解碼器16對第n個取樣值與之後的各取樣值(如第(n+1)個取樣值等等)進行解碼時，緩衝器16會緩衝儲存先前的N個取樣值，即第(n-N)至第(n-1)個取樣值；其中N為一預設值。當訊號UNC未被觸發時，緩衝器16提供的訊號D2也就是訊號D1的延遲，其延遲程度由緩衝器16所暫存的取樣值個數(也就是N)決定。
單位位元偵測器12a中的位元恢復器24則耦接資料長度計算器22a、解碼器14與低通濾波器26。當訊號UNC被觸發時，位元恢復器24會依據指示訊號UNC而使低通濾波器26重新設定單位位元取樣數量值Nub。舉例而言，位元恢復器24可以使低通濾波器26將先前(訊號UNC被觸發前)累計平均的數量值Nub清除，從訊號UNC被觸發後所得的數量值Nr重新開始進行累計。或者，位元恢復器24可以使低通濾波器26對先前累計所得的數量值Nub賦予一較小的權重後繼續累計，減少先前累計值對後續累計值的影響。
當訊號UNC被觸發後，緩衝器16便會依據位元恢復器24、低通濾波器26所重新設定的單位位元取樣數量值Nub重新將緩衝儲存的取樣值對應至各位元，並將重新解碼的結果輸出至訊號D2。如此，待解決狀況便能被解除、修正。也就是說，緩衝器16可作為一恢復緩衝器(refresh buffer)，為裝置10a增加容錯的能力。
由第2圖可知，本發明擷取資料的技術可以是開迴路(open-loop)的，不必回授控制取樣時脈CLK。若取樣時脈CLK未精確地與資料時脈同步，訊號Din中每個位元所對應的取樣值數量也會隨時間而逐漸改變，但單位位元偵測器12a也會不斷地在偵測到同步序列時更新單位位元取樣數量值，使解碼器14能持續依據更新的單位位元取樣數量值正確地進行資料擷取。也因為如此，本發明資料擷取技術對製程、工作電壓與溫度漂移的抵抗力會更好；即使取樣時脈CLK的時序有所漂移，但資料擷取還是能夠正確地進行。同理，本發明資料擷取技術也可推廣應用至不同的介面訊號規格；即使某一介面訊號規格下的封包具有很長的位元長度(具有很多位元)，本發明資料擷取技術仍可持續地正確擷取其位元。
在第1圖實施例中，單位位元偵測器12a是依據同步序列的偵測來決定單位位元取樣數量值Nub。不過，本發明也可以直接依據訊號Din中的各位元資料進行資料擷取。請參考第3圖，其所示意的是依據本發明另一實施例的裝置10b；裝置10b可整合實現於一晶片中，由一訊號Din中擷取其所攜載的資料，分辨出訊號Din中的各個位元。裝置10b中設有一單位位元偵測器12b、一解碼器14與一緩衝器16。單位位元偵測器12b中則設有一取樣模組18、一資料長度計算器22b、一單位位元搜尋器28(unit bit finder)、一位元恢復器24與一低通濾波器26。
在單位位元偵測器12b中，取樣模組18耦接訊號Din與一取樣時脈CLK，依據取樣時脈CLK的觸發而對訊號Din進行取樣，並將取樣值傳輸於資料Ds中。取樣模組18亦耦接資料長度計算器22b與解碼器14。一實施例中，取樣時脈CLK使取樣模組18在每個位元中取得複數個取樣值。
資料長度計算器22b耦接於取樣模組18與單位位元搜尋器28。每當資料Ds中的取樣值發生轉態，資料長度計算器22a會提供一數量值NrA以作為一參考取樣數量值。舉例而言，若資料Ds中的第n個與第(n+1)個取樣值間發生轉態，第(n+1)個取樣值至第(n+Nr1)個取樣值皆維持相同邏輯值，但第(n+Nr1+1)個取樣值轉態為另一邏輯值，則資料長度計算器22b會將數量值Nr1提供為一參考取樣數量值。同理，若接下來的第(n+Nr1+1)個取樣值至第(n+Nr1+Nr2)個取樣值為相同邏輯值，但後續的第(n+Nr1+Nr2+1)個取樣值轉態為另一邏輯值，則資料長度計算器22a會將數量值Nr2提供為另一個參考取樣數量值。資料長度計算器22b提供的數量值NrA(如數量值Nr1、Nr2等等)會被傳輸至單位位元搜尋器28。
單位位元搜尋器28耦接於資料長度計算器22b與低通濾波器26。為了分辨訊號Din中的各個位元，單位位元偵測器12b會提供單位位元取樣數量值Nub，也就是單一位元中有幾個取樣值。由於資料長度計算器22b是在取樣值轉態時提供參考取樣數量值NrA，故數量值NrA會是數量值Nub的整數倍。舉例而言，若訊號Din中的第i個至第(i+1)個位元間轉態，第(i+1)至第(i+M1)個位元皆為一第一邏輯值，第(i+M1)與第(i+M1+1)個位元間轉態，後續的第(i+M1+1)至第(i+M1+M2)個位元同為一第二邏輯值，第(i+M1+M2)至第(i+M1+M2+1)個位元間又轉態，則資料長度計算器22b會分別提供兩個數量值Nr1=M1*Nub以及Nr2=M2*Nub作為輸出的數量值NrA。雖然M1、M2與Nub皆為待解之值，但由此可看出，數量值Nub會是數量值Nr1與Nr2的公因數。只要有數個數量值NrA，就可以快速地利用輾轉相除法找出數量值Nub。單位位元搜尋器28即是利用此原理來找出單位位元取樣數量值Nub。單位位元搜尋器28可以比較複數個參考取樣數量值NrA，使單位位元偵測器12b可依據比較結果提供單位位元取樣數量值Nub。舉例而言，單位位元搜尋器28可計算複數個參考取樣數量值NrA的公因數，使單位位元偵測器12b得以依據公因數提供數量值Nub。
請參考第4圖，其所示意的是單位位元搜尋器28依據本發明一實施例的運作流程100。流程100有下列步驟：步驟102：開始。當裝置10b開始運作，便可開始流程100。步驟104：將一足標i設定為初始值(如0)。此足標i代表流程100遞迴的次數。
步驟106：由資料長度計算器22b取得一個數量值NrA(即一資料長度)。
步驟108：比較足標i之值。若足標i仍為初始值，進行至步驟110；若足標已經大於初始值，進行至步驟114。
步驟110：累進足標i之值。
步驟112：記錄一數量值B。
步驟114：累進足標i。於步驟106取得的數量值NrA可記為一數量值A。
步驟116：比較數量值A與B，將數量值A、B與A、B間差異的最小值記錄為數量值B。然後遞迴至步驟106與112。
單位位元搜尋器28的運作可舉例說明如下。假設資料長度計算器22b依序提供三個數量值3*Nub、6*Nub與4*Nub。第一個數量值3*Nub會經由步驟108、110、112而被記錄為數量值B。輪到第二個數量值6*Nub時，其會經歷步驟108與114而被當作數量值A，並經由步驟116，使數量值3*Nub被記錄為數量值B。等到第三個數量值4*Nub時，其會由步驟108與114而成為數量值A，並在步驟116中與數量值B比較，而數量值1*Nub(4*Nub與3*Nub之差)就會被記錄為數量值B；此數量值B就是單位位元取樣數量值Nub。在現代的介面訊號規格中，會對轉態出現的頻繁程度訂出下限，故流程100可以很快地就收斂至正確的單位位元取樣數量值。舉例而言，在通用串列匯流排規格中，每6個資料位元就一定要出現至少一次轉態；也就是說，對資料長度計算器22b提供的數量值NrA而言，其值的上限就是6*Nub。
請再度參考第3圖。單位位元搜尋器28會將流程100的數量值B提供為參考取樣數量值NrB；低通濾波器26耦接單位位元搜尋器28，為取樣數量值NrB進行長期的累計平均，其結果即為單位位元取樣數量值Nub。解碼器14耦接取樣模組14與低通濾波器26，依據數量值Nub而將資料Ds的各取樣值對應至各位元。類似於第1圖實施例的裝置10a，在第3圖實施例中亦設有緩衝器16與位元恢復器24；解碼器14、緩衝器16與位元恢復器24的運作可由第1圖相關討論類推。
裝置10b可以在不辨識同步序列的情形下進行資料擷取。類似於第1圖的裝置10a，第3圖裝置10b不需要對取樣時脈CLK的頻率、相位進行回授控制，取樣時脈CLK也不必精確地同步於資料時脈。資料長度計算器22b與單位位元搜尋器28會持續運作，使單位位元偵測器12b可以持續更新單位位元取樣數量值Nub。
本發明資料擷取技術也可進一步延伸，一併擷取單個或複數個特定之時序。請參考第5圖，其所示意的是依據本發明一實施例的裝置30。裝置30可整合實現於一晶片中，由一訊號Din中擷取其所攜載的資料，分辨出訊號Din中的各個位元，並藉此擷取單個或複數個特定之時序。訊號Din可以是由一對差動介面訊號所形成。
裝置30中設有一單位位元偵測器12、一解碼器14、一緩衝器16、一模式辨認器(pattern recognizer)32、一計數器34、一頻率補償電路36與一時脈產生器38。模式辨認器32中設有一模式暫存器(pattern register)40與一資料比較器(data comparator)42。在一實施例中，時脈產生器38為一全數位的時脈產生器，其可包括有一控制處理器(control processor)44、一數位控制振盪器(digital controlled oscillator)46與一除頻器48。
在裝置30中，單位位元偵測器12耦接訊號Din、解碼器14與時脈產生器38。解碼器14耦接單位位元偵測器12與緩衝器16。緩衝器16耦接解碼器14與模式辨認器32。模式辨認器32耦接緩衝器16與計數器34；計數器34則耦接模式辨認器32與頻率補償電路36。頻率補償電路36耦接計數器34與時脈產生器38，時脈產生器38則耦接單位位元偵測器12、計數器34與頻率補償電路36。
在第5圖中，單位位元偵測器12可以是第1圖中的單位位元偵測器12a或是第3圖中的單位位元偵測器12b；第5圖解碼器14及緩衝器16的運作也可以類推自第1、3圖中的解碼器14及緩衝器16。也就是說，經由單位位元偵測器12、解碼器14與緩衝器16的運作，訊號Din中的各個位元可被分辨出來，並呈現於資料D2中。單位位元偵測器12運作所需的取樣時脈CLK則是由時脈產生器38提供。
依據資料D2，模式辨認器32可辨識出訊號Din中會週期性定時出現的定時性封包。舉例而言，在通用串列匯流排規格的介面訊號中，每隔一定的時間(如千分之一秒)就會出現一個訊框啟始(SOF，Start Of Frame)封包；也就是說，每兩個訊框啟始封包間的時間間隔是固定的，而這段時間間隔中涵蓋的位元數目(即資料時脈的週期數目)也會是固定已知的。本發明就是要利用此原理來擷取單個或複數個特定之時序。
依據解碼器14、緩衝器16與資料D2提供的各個位元，模式辨認器32可辨識出訊號Din中的定時性封包，並在辨識出定時性封包時觸發一旗標FG。計數器34依據旗標FG計數時脈產生器38之邊緣(如升緣及/或降緣)以提供一記數值CV；頻率補償電路36依據記數值CV提供一訊號CTRL。訊號CTRL為一控制訊號，時脈產生器38即依據控制訊號CTRL調整取樣時脈CLK的時序。
假設取樣時脈CLK的頻率為f_clk，資料時脈則具有頻率f_d。使取樣時脈CLK與資料時脈同步，就是使頻率f_clk與頻率f_d間有固定的關係f_clk=L*f_d(L為一定值，可以小於1、等於1或大於1)。由於定時性封包間的時間間隔是固定的，在該時間間隔內中取樣時脈CLK的週期數目也會是已知的。例如說，在該時間間隔中，若資料時脈有Q個週期，則取樣時脈CLK應該有Q*L個週期。而計數器34就是要依據取樣時脈CLK的觸發而計算此時間間隔中取樣時脈CLK的週期個數，並反映於計數值CV中。若計數值CV顯示取樣時脈CLK的週期個數小於預期的週期個數Q*L，代表取樣時脈CLK的頻率偏低，而頻率補償電路36就會以訊號CTRL控制時脈產生器38，使其提高取樣時脈CLK的頻率。相對地，若計數器34的計數值CV顯示兩定時性封包間的取樣時脈週期個數高於預期的週期個數Q*L，代表取樣時脈CLK的頻率偏高，而頻率補償電路36就會使時脈產生器38降低取樣時脈CLK的頻率。在模式辨認器32、計數器34、頻率補償電路36對時脈產生器38的回授控制下，取樣時脈CLK會與資料時脈同步(兩者間具有固定的頻率、相位關係)，等效上也就是由訊號Din中擷取出資料時脈的時序。
在模式辨認器32中，模式暫存器40耦接資料比較器42。模式暫存器40記錄有定時性封包(例如訊框啟始封包)所應具備的位元模式，資料比較器42比較資料D2中是否出現定時性封包的位元模式。若資料D2中出現定時性封包的位元模式，資料比較器42觸發旗標FG。
在時脈產生器38中，控制處理器44耦接數位控制振盪器46與除頻器48；數位控制振盪器46耦接除頻器48與控制處理器44。數位控制振盪器46產生時脈CK0，除頻器48(例如一脈波吞除器)係利用吞除單個或複數個時脈CK0之脈波而對時脈CK0的頻率進行調整，以產生取樣時脈CLK。控制處理器44則依據訊號CTRL控制數位控制振盪器46與除頻器48，例如說是使數位控制振盪器46改變時脈CK0的頻率，以及/或者使除頻器48改變除頻比率。
在第1圖、第3圖與第5圖的實施例中，可以用不同的技術產生取樣時脈(CLK，以觸發單位位元偵測器12a與12b中的取樣模組18。假設資料時脈具有頻率f_d，而在取樣時脈CLK的觸發下，取樣模組18的取樣頻率f_s為頻率f_d的K倍(K可以大於1)。在一倍頻取樣的實施例中，取樣時脈CLK的頻率f_s可以是頻率f_d的K倍，以取樣時脈CLK中的每一個週期觸發一次取樣。在另一種多相位的實施例中，取樣時脈CLK可以包括K個輔助時脈，這K個輔助時脈的頻率為f_d，第k個輔助時脈(k=1至K)與第1個輔助時脈間的相位差為2*pi*(k-1)/K；每一輔助時脈的每一週期觸發一次取樣。在這K個輔助時脈的觸發下，取樣模組18同樣可以達到K*f_d的取樣頻率。再又一種混合倍頻取樣與多相位的實施例中，取樣時脈CLK包括K1個輔助時脈，K1不等於K，例如說，K1可以大於1但小於K。這K1個輔助時脈的頻率為f_d*K/K1，第k個輔助時脈(k=1至K1)與第1個輔助時脈間的相位差為2*pi*(k-1)/K1，每一輔助時脈的每一個週期觸發一次取樣。
一實施例中，本發明裝置10a、10b與30皆可以用數位電路加以實現，不需使用類比電路(像是電容、電感、電阻的振盪器、帶隙參考電路與被動元件等等)。總結來說，相較於習知技術，本發明可以使用開迴路自發振盪的時脈進行資料擷取，不需要精確鎖定資料時脈，所以可以節省晶體振盪器等外接振盪器與外接接腳的高成本，也不需要在晶片中使用高成本、布局面積大的內建式精確修整(trimmed)振盪器；本發明對溫度、工作電壓與製程漂移也具有更佳的抵抗力。由於本發明不需以閉迴路回授鎖定資料時脈，故響應速度也較快，不需耗費長時間等待時脈鎖定。再者，本發明也可以廣泛適用於不同規格的各種應用，為不同規格的介面訊號進行資料擷取。本發明也可持續地正確擷取許多位元，不受限於取樣時脈對資料時脈的同步程度。本發明各實施例中的緩衝器也可以增加本發明資料擷取的容錯能力。本發明資料擷取技術也可以進一步延伸，以依據資料擷取的結果一併擷取資料時脈的時序。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10a-10b、30．．．裝置
12、12a-12b．．．單位位元偵測器
14．．．解碼器
16．．．緩衝器
18．．．取樣模組
20．．．同步偵測器
24．．．位元恢復器
26．．．低通濾波器
28．．．單位位元搜尋器
32．．．模式辨認器
34．．．計數器
36．．．頻率補償電路
38．．．時脈產生器
40．．．模式暫存器
42．．．資料比較器
44．．．控制處理器
46．．．數位控制振盪器
48．．．除頻器
100．．．流程
102-116．．．步驟
Din、SYNCID、UNC、CTRL．．．訊號
CLK．．．取樣時脈
CK0．．．時脈
Nr、Nub、NrA、NrB．．．數量值
Ds、D1、D2．．．資料
Dv1-Dv4．．．位元串
B(.)、sync．．．位元
FG．．．旗標
CV．．．計數值
第1圖示意的是依據本發明一實施例的裝置。
第2圖繪示的是第1圖解碼器依據本發明一實施例的運作示意圖。
第3圖示意的是依據本發明另一實施例的裝置。
第4圖示意的是第3圖單位位元搜尋器依據本發明一實施例的運作流程。
第5圖示意的是依據本發明又一實施例的裝置。
10b．．．裝置
12b．．．單位位元偵測器
14．．．解碼器
16．．．緩衝器
18．．．取樣模組
22b．．．資料長度計算器
24．．．位元恢復器
26．．．低通濾波器
28．．．單位位元搜尋器
Din、UNC．．．訊號
CLK．．．取樣時脈
Nub、NrA、NrB．．．數量值
Ds、D1、D2．．．資料

Claims (13)

  1. 一種由一訊號中擷取資料的方法；該訊號中包括有複數個位元資料，而該方法包含：對該訊號進行取樣以取得複數個取樣值；當取樣值轉態(transit)時提供一參考取樣數量值；依據該參考取樣數量值提供一單位位元取樣數量值；以及依據該單位位元取樣數量值而將該些取樣值對應至各該位元資料。
  2. 如申請專利範圍第1項所述的方法，更包含：於該訊號中辨識一同步序列；而當提供該單位位元取樣數量值時，係在該同步序列的取樣值轉態時提供該單位位元取樣數量值。
  3. 如申請專利範圍第1項所述的方法，更包含：比較複數個參考取樣數量值，並依據比較結果提供該單位位元取樣數量值。
  4. 如申請專利範圍第1項所述的方法，更包含：計算複數個參考取樣數量值的公因數，並依據該公因數提供該單位位元取樣數量值。
  5. 如申請專利範圍第1項所述的方法，更包含：在對應至同一邏輯值的第一數量個連續取樣值中，若該單位位元取樣數量值的整數倍與該第一數量間的差異不小於一預設值，則觸發一指示訊號；以及依據該指示訊號重新設定該單位位元取樣數量值。
  6. 如申請專利範圍第5項所述的方法，更包含：緩衝儲存複數個取樣值；當該指示訊號被觸發時，依據重新設定的單位位元取樣數量值將該些緩衝儲存的取樣值對應至各該位元資料。
  7. 一種資料擷取的裝置，由一訊號中擷取資料；該資料中包括有複數個位元資料，而該裝置包含：一單位位元偵測器，包含：一取樣模組，對該訊號進行取樣以取得複數個取樣值；以及一資料長度計算器，當取樣值轉態(transit)時提供一參考取樣數量值，使該單位位元偵測器得以依據該參考取樣數量值提供一單位位元取樣數量值；以及一解碼器，依據該單位位元取樣數量值與資料而將該些取樣值對應至各該位元資料。
  8. 如申請專利範圍第7項所述的裝置，更包含：一同步偵測器，於該訊號中辨識一同步序列；其中，當該單位位元偵測器提供該單位位元取樣數量值時，係依據該資料長度計算器在該同步序列的取樣值轉態時所提供的參考取樣數量值提供該單位位元取樣數量值。
  9. 如申請專利範圍第7項所述的裝置，更包含：一單位位元搜尋器，比較複數個參考取樣數量值，使單位位元偵測器依據比較結果提供該單位位元取樣數量值。
  10. 如申請專利範圍第7項所述的裝置，更包含：一單位位元搜尋器，計算複數個參考取樣數量值的公因數，使單位位元偵測器依據該公因數提供該單位位元取樣數量值。
  11. 如申請專利範圍第7項所述的裝置，其中，當該解碼器將該些取樣值對應至各該位元資料時，在對應至同一邏輯值的第一數量個連續取樣值中，若該單位位元取樣數量值的整數倍與該第一數量間的差異未小於一預設值，則該解碼器觸發一指示訊號；而該裝置更包含：一位元恢復器，依據該指示訊號重新設定該單位位元取樣數量值。
  12. 如申請專利範圍第11項所述的裝置，更包含：一緩衝器，緩衝儲存複數個取樣值；當該指示訊號被觸發時，該緩衝器依據重新設定的單位位元取樣數量值將該些緩衝儲存的取樣值對應至各該位元資料。
  13. 如申請專利範圍第7項所述的裝置，更包含：一模式辨認器，依據該解碼器提供的各該位元資料而由該訊號中辨識一定時性封包，並在辨識出定時性封包時觸發一旗標；一計數器，依據該旗標計數一記數值；一頻率補償電路，依據該記數值提供一控制訊號；以及一時脈產生器，依據該控制訊號調整一時脈的時序；其中，該取樣模組係依據該時脈進行取樣。
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