JPH09298527A - シリアルデータの連続一致検出方式 - Google Patents

Abstract

(57)【要約】 【課題】 回路構成及び動作制御内容が簡素で、設計難
度が低いＮ連一致検出回路を提供する。 【解決手段】 Ｍ段のシフトレジスタ１(-1),…１(-n),
１(-N)と、Ｎビットの一致／不一致を判定する判定部２
と、端子Ａまたは端子Ｂからのデータのうちのいずれか
一方を出力端子ＱからｄＤとして出力するデータセレク
タ３とにより構成される。Ｍ段のシフトレジスタ１(-1)
は、シリアルデータｄIをデータと同期したクロックに
より順次シフトする。各シフトレジスタの出力は、判定
部２に入力され、これらがすべて一致する場合には、デ
ータセレクタ３では、端子Ｂに入力される、シフトレジ
スタ１(-n)からのデータを出力し、その他の場合には、
端子Ａに入力される、連続一致検出済みのデータを出力
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、接続装置
の制御や状態監視を目的とした制御データの送受信機能
を有し、それらの制御データについてＮ回の連続一致を
検出することで、制御データの状態変化の正否を判定す
るためのディジタルデータの伝送技術に関する。

【０００２】

【従来の技術】従来、所定数のビットから構成されるデ
ータを連続的に受信するディジタル回路において、Ｎ組
の受信データが連続して一致するどうかを検出すること
で、受信データが正常であることを判定する手法があ
る。このようなＮ組の受信データの一致を検出するため
の回路は、Ｎ連一致検出回路として知られている。この
Ｎ連一致回路においては、シリアル・データとして入力
された制御データについて個々のデータ毎にＮ回の連続
一致保護をとり、一致したデータに関しては、その値を
新正規データとし、一致しないデータに関しては、その
データの前値を正規データとする。

【０００３】従来のＮ連一致回路においては、Ｍビット
から構成されるデータをＮ組比較するためには、各組の
データを記憶するために、記憶容量Ｍビットの記憶部が
少なくともＮ組必要であり、さらに各記憶部に記憶され
たデータを比較するための比較手段も必要となる。従っ
て、Ｎ連一致検出回路の回路構造が大型となっていた。
また、特開平４−１８５０２８号には、Ｎ連一致検出回
路の回路構成を小型化するために、最新に入力された一
組のデータを蓄積する第一の蓄積手段、第一の蓄積手段
に蓄積されるデータの直前に入力された一組のデータを
蓄積するための第二の蓄積手段、比較手段、判定手段を
それぞれ有する構成のＮ連一致検出回路が開示されてい
る。このＮ連一致検出回路においては、第一の蓄積手段
と第二の蓄積手段とのデータを比較し、一致した場合、
一致回数を計数するＮ進カウンタに１を加算する（カウ
ンタの初期値は"０"）。Ｎ進カウンタの値がＮとなる
と、データがＮ回連続して一致したことを検出し、対象
データが正常であると判定する。この構成によれば、二
組のデータを蓄積するだけでよいので、回路規模が小型
化されるという効果が得られる。

【０００４】

【発明が解決しようとする課題】しかし、上述した従来
技術においては、Ｍビットからなる直列データをＭ段の
シフトレジスタに蓄積するためのＭ進カウンタ、一致回
数を計数するＮ進カウンタ、記憶部にシフトレジスタか
らの一組のデータを格納するためのロード信号を発生す
る転送部等を有しており、これらの間には、複数の制御
動作が存在する。また、Ｍビットからなる一組の直列デ
ータについて、個々のビット毎にＮ回の一致を回数を計
数するＮ進カウンタをＭ個必要とする。それに伴い、判
定部の制御もＭ個のＮ進カウンタに対して行なわねばな
らず、その制御は更に複雑となり、実際の回路設計にお
ける難度は高くなってしまうおそれがある。そこで本発
明の課題は、回路構成及び動作制御内容が簡素で、設計
難度が低いＮ連一致検出回路を提供することにある。

【０００５】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、同一クロックで動作するＭ（Ｍは自然
数）ビットシフトレジスタをＮ（Ｎは自然数）段シリア
ル接続するとともに、各段シフトレジスタに入出力され
るＭビットシリアルデータの個々のビットの一致性を前
記クロックのタイミングで判定する判定部を備え、この
判定部の判定結果により前記Ｍビットシリアルデータの
連続一致を検出することを特徴とする。上記構成によれ
ば、各Ｍビットシフトレジスタはシリアル接続されてお
り、これらの各出力は、それぞれＭビットだけずれてい
る。従って、Ｍビットを繰り返し単位とするデータを上
記構成の回路に入力すると、各シフトレジスタから出力
されるデータは、常に、それぞれ互いに対応したデータ
となる。従って、各シフトレジスタの入出力がすべて等
しいか否かを判定することにより、特定のデータに対し
てデータが一致しているか否かが容易に検出される。こ
の際、Ｍビットデータの先頭ビットから最終ビットに至
るまでデータシフトを行い、各ビット毎に、上記判定部
によってデータ一致検出を行うことで、Ｍビットデータ
の連続一致検出が簡素な構成で容易に行われる。さら
に、Ｎ進カウンタやロード信号の転送部等を用いる必要
もない。特に、シリアル接続されたシフトレジスタにお
いて、先頭段のシフトレジスタへの入力データをも上記
判定手段に入力し、このデータを加えたうえで、判定部
における各入力ビットがすべて一致することを検出する
ことで、シフトレジスタの段数よりも一段多い回数だけ
データが一致しているか否かを検出することが可能とさ
れる。

【０００６】本発明では、また、前記Ｍビットシリアル
データの個々のビットをＭビット周期で蓄積するデータ
蓄積手段を更に備え、前記判定部で個々のビットの一致
が検出された場合は当該ビットの前記データ蓄積手段へ
の蓄積を許容するとともに、個々のビットの一致が検出
されない場合は前周期のＭビットシリアルデータの対応
ビットを前記データ蓄積手段より取り出すようにする。
この構成によれば、常に、連続一致が確認されたデータ
のうち最新のデータが出力されるようになる。

【０００７】なお、前記データ蓄積手段は、例えば、２
入力のいずれか一方を前記判定部の出力に応じて選択的
に出力するデータセレクタと、このデータセレクタの出
力段に接続されたＭビットシフトレジスタとを含み、こ
のＭビットシフトレジスタの出力データ及び前記Ｍビッ
トシリアルデータが前記データセレクタに入力されるよ
うに構成する。この構成によれば、メモリデバイス等を
特に設けることなく、シフトレジスタのみで、連続一致
確認データを前記データ選択手段に入力することが可能
となり、構成が簡素となる。

【０００８】このように、本発明は、シフトレジスタの
データ透過性に着目し、対象となる制御データのビット
数Ｍと同じビット数のシフトレジスタを複数個シリアル
接続することで、データの一致比較は各シフトレジスタ
の出口（または入口）でそのままなされる。従って、従
来技術で必要とされたＭ進カウンタ、Ｎ進カウンタ、お
よび転送部は不用とされる。

【０００９】

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を詳細に説明する。この実施形態では、Ｎ連一致
を検出するだけでなく、Ｎ連一致保護をも行う回路を提
示する。この回路は、図１に示すように、Ｍ段のシフト
レジスタ１(-1),１(-2),…１(-n),１(-N)と、Ｎビット
の一致／不一致を判定する判定部２と、端子Ａまたは端
子Ｂからのデータのうちのいずれか一方を出力端子Ｑか
らｄＤとして出力するデータセレクタ（２→１データセ
レクタ）３とにより構成される。

【００１０】Ｍ段のシフトレジスタ１(-1)は、シリアル
データｄIをデータと同期したクロックにより順次シフ
トする。従って、Ｍ段のシフト後、先頭のデータは、Ｍ
段のシフトレジスタ１(-1)のSO端子に現れ、シフトレジ
スタ１(-2)に渡される。以降、ｄIは同様にしてシフト
レジスタ１(-3)〜１(-n)を通過する。Ｎ回の連続一致保
護をとる場合、直列接続されたＮ個のシフトレジスタが
必要となり、最後段のレジスタ１(-N)と最後段の一つ前
段のレジスタとの間に2-1データセレクタ３が設けられ
る。図１では、最後段のシフトレジスタを符号１(-N)、
最後段の一つ前段のレジスタ、即ちＮ−１段目のシフト
レジスタを符号１(-n)で示している。従って、符号１(-
n)のｎの値はN-1となる。

【００１１】その具体的な動作を、図２において、Ｎ組
のＭビットデータ列を用いて説明する。なお、ここでい
う一致保護とは、ビットが変化した場合、変化後の値が
Ｎ回連続して一致したときのみ、その値を真の新値とし
て変化後の値を出力し、Ｎ回連続一致しなかったとき
は、変化を許可せず、変化前の値を真の値として出力す
るものである。Ｍビットデータ列は、Ｎ連一致が確認さ
れた最新のＭビットデータ値（またはＭビットデータの
初期値）に続いて入力されるものである。

【００１２】このＭビットデータ列を図１のＮ連一致検
出回路に入力し、Ｍ段のシフトを行うと、シリアルデー
タdIにおける最初のＭビットデータ列の先頭ビットＤ１
１は、シフトレジスタ１(-1)の端子SOに達する。また、
２×Ｍ段のシフトを行うと、Ｄ１１は、シフトレジスタ
１(-2)の端子SOに達する。同様に、Ｍ×（Ｎ−１）段の
シフトが行われたとき、シリアルデータdIにおける一番
目のＭビットデータ列の先頭ビットＤ１１は、Ｎ−１段
目のシフトレジスタ１(-n)の端子SOに達している。この
ビットは、データセレクタ３の端子Ｂに入力されるだけ
でなく、ｄ１として判定部２の端子Ｉ１にも入力され
る。また、上記Ｎ連一致が確認された最新のＭビットデ
ータ値の先頭ビットは、Ｎ段目のシフトレジスタ１(-N)
のSOに達している。図１に示されるように、このビット
は、ｄＨとして、データセレクタ３の端子Ａに入力され
ている。

【００１３】このとき、シフトレジスタ１(-2)の端子SO
には、Ｎ−２番目のＭビットデータ列の先頭ビットＤ(N
-2)1が現れ、このビットはｄＮ−２として判定部２の端
子ＩＮ−２に入力されている。また、シフトレジスタ１
(-1)の端子SOには、Ｎ−１番目のＭビットデータ列の先
頭ビットＤ(N-1)1が、ｄＮ−１として判定部２の端子Ｉ
Ｎ−１に入力されている。さらに、シフトレジスタ１(-
1)のSIには、Ｎ番目のＭビットデータ列の先頭ビットＤ
N1がきており、このビットは、ｄＮとして判定部２の端
子ＩＮに入力されている。

【００１４】以上のように、Ｍ×（Ｎ−１）段のシフト
が行われたとき、Ｎ連一致が確認された最新のＭビット
データ値の先頭データは、ｄＨとして端子Ａに到達して
いる。一方、各dIにおける各Ｍビットデータ列の先頭デ
ータは、それぞれｄ１〜ｄＮとして判定部２に与えられ
る。判定部２に与えられたデータが全部一致する場合、
判定部２はその出力ｄｓとして論理値"1"を、１つでも
不一致があれば、その出力ｄｓとして論理値"0"を出力
する。

【００１５】この出力ｄｓは、選択信号としてデータセ
レクタ３に与えられ、端子Ｓに与えられる論理値が"1"
であるならばデータセレクタ３の入力端子Ｂのデータ、
即ちｄ１をｄＤとして出力し、論理値が"0"であるとき
は、入力端子Ａのデータ、即ちｄＨをｄＤとして出力す
る。従って、出力ｄｓの論理値が１、０のいずれの場合
においても、出力ｄＤは、Ｎ回の連続一致が確認された
最新の値となる。この値を最終出力ｄＯとするととも
に、次回比較時の選択データとしてシフトレジスタ１(-
N)に送る。

【００１６】その後、さらに一段シフトすると、シリア
ルデータdIにおける一番目のＭビットデータ列の二番目
のビットＤ１２は、Ｎ−１段目のシフトレジスタ１(-n)
の端子SOに達している。上記Ｄ１１における処理と同様
に、このビットＤ１２は、データセレクタ３の端子Ｂに
入力されるだけでなく、ｄ１として判定部２の端子Ｉ１
にも入力される。また、上記Ｎ連一致が確認された最新
のＭビットデータ値の二番目のビットは、Ｎ段目のシフ
トレジスタ１(-N)のSOに達している。図１に示されるよ
うに、このビットは、ｄＨとして、データセレクタ３の
端子Ａに入力されている。以下、同様に、シフトレジス
タ１(-2)の端子SOには、Ｎ−２番目のＭビットデータ列
の二番目のビットＤ(N-2)2が現れ、このビットはｄＮ−
２として判定部２の端子ＩＮ−２に入力される。

【００１７】このように、Ｍ×（Ｎ−１）段のシフトが
行われたとき、Ｎ連一致が確認された最新のＭビットデ
ータ値の二番目のデータは、ｄＨとして端子Ａに到達し
ている。一方、各シリアルデータdIにおける各Ｍビット
データ列の二番目のデータは、それぞれｄ１〜ｄＮとし
て判定部２に与えられる。判定部２は、最初のビット列
に対する処理と同様の処理を行い、データが一致する場
合はその出力ｄｓとして論理値"1"を、１つでも不一致
が有れば、その出力ｄｓとして論理値"0"を出力する。

【００１８】データセレクタ３は、端子Ｓに与えられる
論理値が"1"であるならば、データセレクタ３の入力端
子Ｂの入力、即ちｄ１をｄＤとして出力し、論理値が"
0"であるときは、入力端子Ａのデータ、即ちｄＨをｄＤ
として出力する。この値を最終出力ｄＯとするととも
に、次回比較時の選択データとしてシフトレジスタ１(-
N)に送る。

【００１９】以上の処理をＭ回繰り返し行うことで、シ
リアルデータｄＩの最初のＭビットデータ列は、それぞ
れ個々にＮ回の連続一致が確認された最新の値となった
うえで、ｄＯとして出力されるだけでなく、シフトレジ
スタ１(-N)に格納される。

【００２０】このように、上記処理を繰り返し行うと、
シフトレジスタ１(-N)には、常にＮ回の連続一致が確認
された最新の値が格納される。従って、シリアルデータ
ｄＩがＮ×Ｍビットの固定長ではなく十分に長い場合
は、上述した処理を繰り返すことで、常にＮ回の連続一
致保護をとることができる。また、判定部２の具体的構
成としては、Ｎ個の"１"と"０"に対する論理積と、それ
ら２つの論理積の論理和をとるものであり、この判定部
２に対する制御は特に必要とされない。

【００２１】

【発明の効果】以上の説明から明らかなように、本発明
によれば、従来技術で問題となる設計難度が低くされ、
その構成が極力単純なものとなる。データの一致比較
は、各シフトレジスタの出口でそのまま行うことがで
き、従って、従来技術で必要とされたＭ進カウンタ、Ｎ
進カウンタ、および転送部は不用となり、回路制御も非
常に単純化される。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る連続一致検出回路の
概略構成図。

【図２】図１の連続一致検出回路におけるタイムチャー
トの説明図。

【符号の説明】

１ シフトレジスタ ２ 判定部 ３ データセレクタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 同一クロックで動作するＭ（Ｍは自然
   数）ビットシフトレジスタをＮ（Ｎは自然数）段シリア
   ル接続するとともに、各段シフトレジスタに入出力され
   るＭビットシリアルデータの個々のビットの一致性を前
   記クロックのタイミングで判定する判定部を備え、この
   判定部の判定結果により前記Ｍビットシリアルデータの
   連続一致を検出することを特徴とする方式。
2. 【請求項２】 前記Ｍビットシリアルデータの個々のビ
   ットをＭビット周期で蓄積するデータ蓄積手段を更に備
   え、前記判定部で個々のビットの一致が検出された場合
   は当該ビットの前記データ蓄積手段への蓄積を許容する
   とともに、個々のビットの一致が検出されない場合は前
   周期のＭビットシリアルデータの対応ビットを前記デー
   タ蓄積手段より取り出すことを特徴とする請求項１記載
   の方式。
3. 【請求項３】 前記データ蓄積手段は、２入力のいずれ
   か一方を前記判定部の出力に応じて選択的に出力するデ
   ータセレクタと、このデータセレクタの出力段に接続さ
   れたＭビットシフトレジスタとを含み、このＭビットシ
   フトレジスタの出力データ及び前記Ｍビットシリアルデ
   ータが前記データセレクタに入力されることを特徴とす
   る請求項２記載の方式。