KR950010919B1 - 코드의 쉬프트와 가산 특성을 이용한 동기획득 장치 및 방법 - Google Patents

Abstract

내용 없음.

Description

코드의 쉬프트와 가산 특성을 이용한 동기획득 장치 및 방법

제1도는 사용되는 코드의 상관특성을 이용하는 방식에서 채널의 영향에 다른 오류의 양과 이 오류가 상관값에 미치는 영향과의 관계도.

제2도는 사용되는 코드의 쉬프트와 가산 특성을 이용하여 채널 영향에 따른 오류의 양과 이 오류가 제안된 동기 장치에 미치는 여향과의 관계도.

제3도는 본 발명에 따른 코드의 쉬프트와 가산 특성을 이용한 동기획득 장치의 구성도.

제4도는 본 발명에 다른 일실시예시도.

제5도는 오류가 발생하지 않은 경우에 제4도에 의해 발생되는 출력 타이밍도.

제6도는 오류가 발생하였을 경우에 제4도에 의해 발생되는 출력 타이밍도.

제7도는 본 발명에 따른 동기획득 방법에 대한 처리 흐름도.

* 도면의 주요부분에 대한 부호의 설명

1 : 쉬프트레지스터 2 : 연결부

3,8.9,10 : EX-OR 블럭 4 : 다수결 논리회로부

5 : 래치부 6 : 동기획득검색회로부

7 : 코드 발생기 11 : 한 주기 지연회로부

본 발명은 디지틀통신 시스템, 특히 대역확산방식(Spread Spectrum)을 사용하여 다중화하는 통신 시스팀이나 대역확산방식의 응용시스팀에서 PN 코드의 쉬프트와 가산(SHIFT AND ADD) 특성을 갖는 코드를 사용하여 동기를 획득할때, 사용되는 코드의 쉬프트와 가산 특성을 이용하여 사용되는 코드열의 주기중에 특정한 일부가 일치되는 순간을 찾아내어 동기를 획득할 수 있도록 하고, 채널상에서 발생된 오류를 검출하여 동일한 채널을 통해 수신된 신호의 오류를 정정할 수 있도록 하는 동기획득 장치 및 방법에 관한 것이다.

종래의 대역확산통산방식에서는 일반적으로 PN 코드를 사용하거나, 이를 약간 변형한 코드를 사용한다. 이때, (PN)코드의 동기 흑득(acquisition)방식은 아나로그회로를 사용하거나 디지틀회로를 사용하는 장치 모드구 PN 코드의 상관(correlation) 특성을 이용하여 상관값이 최대 또는 이의 임계값 이상이되는 순간을 찾아 동기를 획득하는 방식이다. 기존의 방식은 PN코드의 한주기 또는 주기의 일부분 동안 수신된 PN 코드와 수신기에서 발생하는 PN코드의 상관값을 취하므로 채널상에서 잡음이나 간섭등으로 발생되는 오류의 양에 비례하여 상관값에 영향을 미친다. 따라서, 이 영향으로 인해 동기획득을 잘못하는 경우가 생긴다. 확률적으로 말하면, 동기를 잘못 획득할 확률이 "0"이 아니다. 즉, 채널상태에 따른 오류의 발생에 따라 이상적인 상관값과 실제의 상관값이 달라지므로 동기가 획득되엇다고 판단하는 상관값의 임계치에 따라 동기가 맞은 상태이면서도 동기를 이루지 못했다고 판단(확률적으로 이를 오류(Miss) 확률이라 한다.)할 수 있고, 그 반대로 동기를 이루지 못했는데도 동기를 획득한 것으로 판단(확률적으로 이를 오경보(FALSE ALRAM) 확율이라 한다)할 수 있기 때문에 적용되는 시스템에 따라 동기회로의 확인 과정이 부가되어야 한다는 문제점이 있었다. 즉, 채널환경에 의한 오류에 의해 동기획득을 결정하는 상관값에 비례적으로 영향을 미쳐 결과적으로 시스팀을 설계하는데 중요한 제조한 조건이 된다(제1도 참조).

따라서, 상기 종래의 기술에 의한 문제점을 해결하기 위해 안출된 본 발명은 PN 코드 또는 이와 유사한 특성을 갖는 코드의 상관 특성을 이용하는 방법과는 달리, 사용하는 코드의 쉬프트와 가산 특성을 이용하여 어느 정도의 채널에 의한 영향을 전혀 받지 않도록 하는(제2도 참조), 즉 어느 정도의 채널의 영향에 대해서는 오경보 확률과 오류 확율이 "0"이 되도록 하고, 더 나아가 어느 정도의 오류(오류벅원 임계치이내의 오류)에 대해서는 오류를 검출하고, 검출된 오류신호를 가지고 동일한 채널을 통해 수신된 신호를 정정할 수 있도록 하는 동기획득 장치 및 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명을 이루는 장치의 구성은, 수신된 칩(chip) 데이터를 주기 또는 주기의 일부를 저장하는 적어도 하나 이상의 쉬프트레지스터; 상기 쉬프트레지스터에 연결되어 PN 코드의 쉬프트와 가산(shift and add) 특성에 의해 동일한 출력을 갖는 쌍들을 연결하는 적어도 하나 이상의 연결수단; 상기 연결수단에 연결되어 (N×2)×[P/2]개를 입력으로 하는, N개의 배타적-논리합 연산소자로 구성된 적어도 하나 이상의 제1배타적 논리합 연산수단; 상기 적어도 하나 이상의 배타적 논리합 연산수단에 연결되어 N개의 비트열에서 동일한 위치에 해당하는 [P/2]개를 하나의 입력으로 하는 적어도 하나 이상의 다수결 논리수단; 상기 적어도 하나 이상의 다수결 논리수단(4)의 N개의 출력을 입력으로 받아 찾고자 하는 N개의 비트열과 일치되는 경우에만 출력이 하이(로우)가 되어 N개의 데이터를 출력하는 동기획득 검색수단; 상기 적어도 하나 이상의 다수결 논리수단으로부터의 N개의 출력과 상기 동기 획득 검색수단으로부터의 동기획득신호를 입력으로 하는 적어도 하나 이상의 래치수단; 상기 동기획득 검색 수단으로부터의 출력값을 상기 래치수단을 통해 초기값으로 입력받아 코드를 발생하여 클럭신호와 합산되어 상기 적어도 하나 이상의 쉬프트레지스터의 입력으로 하는 적어도 하나 이상의 코드 발생수단; 통화 채널의 수신신호를 입력으로 하여 한주기 만큼 지연된 신호를 출력하는 한 주기 지연수단; 상기 쉬프트레지스터로부터의 제어(동기)채널의 수신신호를 일입력으로 하고 상기 코드 발생수단으로부터의 동기화된 코드신호를 입력으로 하여 검출된 오류 신호는 출력하는 제2배타적 논리합 연산수단; 상기 한 주기 지연수단에 의해 지연된 통화채널의 수신신호를 일입력으로 하고, 상기 제2배타적 논리합 연산수단의 출력값을 타입력으로 하여 오류가 정정된 통화 채널의 수신신호를 출력하는 제3배타적 논리합 연산수단; 상기 코드 발생수단으로부터의 동기화된 코드 신호를 일입력으로 하고 상기 제3배타적 논리합 연산수단으로부터의 오류가 정정된 통화 채널의 수신신호를 타입력으로 하여 역확산된 통화 채널의 수신신호를 출력하는 제4배타적 논리합 연산수단을 구비하는 것을 특징으로 한다.

그리고, 본 발명을 이루는 방법은, 동기를 위해 전송되는 데이터를 한 비트씩 수신하여 쉬프트시키면서 P(사용되는 코드의 주기)개의 비트를 저장하고 한 비트씩 수신된 데이터를 쉬프트하면서 P개의 비트에 대해서 사용되는 코드의 쉬프트와 가산 특성을 분석하는 제1단계; 상기 제1단계 수행 후, 쉬프트와 가산 특성에 의해 출력된 결과를 다수결 논리에 의해 수신된 데이터의 상태를 나타내는 비트열을 최종 결정하여 출력하고 출력된 비트열과 미리 결정한 찾고자 하는 비트열과의 일치여부를 판별하는 제2단계; 상기 제2단계 수행 후, 일치할 경우는 코드의 주기 간격으로 동기획득 상태를 재확인하여 확인되었으면 출력된 초기값으로 시작하는 코드를 발생하고, 일치하지 않거나 동기획득 상태의 재확인이 되지 않았으면 현재 상태의 초기값으로 코드를 발생하는 제3단계; 상기 제3단계 수행 후, 수신된 데이타를 발생한 코드로 역확산시키고 처리할 비트가 없을 때가지 수행하여 역확산된 데이터 동기획득 신호를 출력하고 종료하는 제4단계; 를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면 제3도 이하를 참조하여 본 발명의 일실시예를 상세히 설명한다.

제3도는 본 발명이 적용되는 코드의 쉬프트와 가산 특성을 이용하여 코드의 동기를 획득하는 방식의 일반적인 원리를 설명하는 구성도로서, 도면에서 1은 P개의 쉬프트레지스터, 2는 한주기의 코드열 중에서 N개의 동일한 비트열이 발생되는 경우를 연결하는 부분, 3은 N×[P/2]개의 배타적 논리합 연산부로 구성되는 블럭, 4는 [P/2]비트를 입력으로 하여 다수결논리기에 의해 1 또는 0을 출력하고 N개의 다수결논리회로로 구성된 블럭, 5는 N비트의 래치로 구성된 블럭, 6은 다수결논리회로의 출력이 찾고자하는 N개의 비트열과 일치할 때 하이가 되도록 하는 논리회로, 7은 초기치 인가신호에 의해 초기치가 설정되는 코드발생기, 8,9,10은 배타적 논리합 연산부 11은 수신된 데이터를 한 주기 지연시키는 한주기 지연회로부를 각각 나타내며, P는 사용되는 코드의 주기, N은 코드발생기의 단수(PN) 코드발생기의 단수, P=N-1), [F]:=K, F=K+J, F:상수 K:정수 J:소수점이하의 수를 각각 나타낸다.

제어(동기)채널의 수신신호를 P(사용되는 코드의 주기)개의 쉬프트레지스터(1)를 통해 데이터 전송속도와 동일한 클럭주파수를 사용하여 쉬프트시키고, 상기 쉬프트레지스터(1)의 각다의 출력을, 사용되는 코드의 쉬프트와 가산 특성에 의해 P개의 비트중 앞의 N(코드 발생기의 단수(PN 코드 발생기의 단수, P=N-1)개의 비트가 찾고자 하는 N개의 비트열(여기서는(1,1,1,1)로 했음)과 동일하게 나오는 [P/2]개의 상들을 P개의 쉬프트레지스터의 출력과 배타적 논리합 연산부의 그룹의 입력으로 연결하여(2), 쉬프트와 가산과정에서 쉬프트 과정을 수행하고, 이렇게 연결된 (N×2)×[P/2]개의 연결을 입력으로 하여 N개의 배타적 논리합 연산부로 구성된 [P/2]개의 그룹(3)을 통해 N×[P/2]개를 출력하여 쉬프트와 가산 과정에서 가산 과정을 수행한다. 여기서, 오류가 없다면, [P/2]개의 그룹(3) 각각은 N개의 비트열의 값을 갖는 출력으로, 찾고자 하는 N개의 비트열과 동리한 N개의 비트열을 출력한다. 즉, N비트열의 출력이 [P/2]개 출력되므로 N개의 비트열에서 동일한 위에 해당하는 [P/2]개를 하나의 입력으로 하는 다수결논리회로(1의 갯수>0)의 갯수 일때, 1을 출력, 1의 갯수<0의 갯수 일때, 0을 출력)가 N개의 구성되어, 0 또는 1을 출력한다. 이렇게 구성된 N개의 다수결논리회로(4) 각 단의 출력은 오류가 오류복원임계치 이하에서는 찾고자 하는 N개의 비트열과 동일한 값을 출력한다. 4개의 출력을 입력으로 받아 찾고자하는 N개의 비트열과 일치되는 경우에만 출력이 항(또는 로우)가 되어 N개의 데이터를 코드발생기의 초기값으로 인가되도록 동기획득검색회로(6)를 구성한다.(여기서는 찾고자하는 N개의 비트가[1,1,…,1,1]이므로 N개의 입력으로 구성된 논리곱(또는 부정논리곱)로 구성된다) 이렇게 하여 찾은 N개의 비트 래치(5)를 통해 동기획득신호에 의해 코드발생기에 입력하여(또는 미리 그 값을 설정할 수도 있다)이를 초기값으로 하여 코드 발생기(7)로 하여금 코드를 발생시킨다. 따라서, 오류벅원임계치 이하의 오류에서, 동기획득 신호는 주기적으로 발생하여, 발생된 코드발생기의 출력은 수신신호와 동기화된 코드열이 된다.

이렇게 하여 생성한 동기화된 코드열과 쉬프트레지스터의 출력을 배타적으로 논리합 연산(8)하여 오류를 검출하고, 한 주기만큼 지연된(11) 통화채널의 수신신호와 검출된 오류가 정정된 통화채널의 수신신호와 동기화된 코드열을 배타적 논리합 연산(10)하여 역확산과정을 수행하여 데이터를 복원해 낸다.

제4도는 상기 제3도의 일반적은 구성을 P=7, N=3, PN 코드열=(1,1,1,0,1,0,0)인 경우에 대해 (1,1,1)의 비트열을 찾아서 동기를 획득하는 경우를 일실시예로 하여 본 발명을 적용한 것으로서, 12는 P=7개의 쉬프트레지스터, 13은 위의 PN 코드의 가산 특성에 의해 [1,1,1]의 결과가 되는 쌍들을 연결한 것이고, 14는 N×[P/2]개의 배타적 논리합 연산부, 15는 [P/2]=[7/2]=3비트를 입력으로 하는 N=3개의 다수결 논리회로부, 16은 N=3비트의 래치, 17은 N=3입력의 논리곱 연산부, 18은 PN 코드발생기, 19,20,21은 배타적, 논리합 연산부, 22는 한 주기를 지연시키는 회로로 12와 동일하게 구성된 쉬프트레지스터르 각각 나타낸다.

데이터 전송속도와 동일한 클럭주파수를 갖는 클럭(clk) 신호에 의해 동작하는 쉬프트레지스터(12)를 통해 제어(동기)채널의 수신 데이터를 쉬프트시키면서 P=7개의 비트를 저장한다.

쉬프트레지스터의 각단의 출력에서 찾고자하는 N=3의 비트열을 [1,1,1]로 결정하여, PN 코드의, 쉬프트와 가산 특성에 의해, 그 결과값이 P=7 비트중 앞의 N=3개의 비트가 [1,1,1]이 되는 경우는 [1,1,1,0,1,0,0]의 PN 코드열을 1번 쉬프트한 것으로 기준을 삼을 때, 다음과 같은 [P/2]=[7/2]=3개의 쌍이 존재한다.

1. 2번 쉬프트한 경우와 6번 쉬프트한 경우를 배타적 논리합 연산하는 경우(2쉬프트, 6쉬프트).

2. 3번 쉬프트한 경우와 4번 쉬프트한 경우를 배타적 논리합 연산하는 경우(3쉬프트, 4쉬프트).

3. 5번 쉬프트한 경우와 7번 쉬프트한 경우를 배타적 논리합 연산하는 경우(5쉬프트, 7쉬프트).

이러한 특성으로부터, 앞의 N=3 비트가 동일한 결과, 즉 찾고자 하는 N=3개의 비트열 [1,1,1]를 갖는 경우의 상을 연결한다(13). 각 쌍들의 비트를 배타적 논리합연산부(14)의 입력단에 입력하여 쉬프트와 가산과정을 수행하도록 한다. 이때 배타적 논리합 연산하는 N=3개의 배타적 논리합 연산부로 구성된 [P/2]=3개의 그룹(14)으로 구성된다. 14의 출력들은 N=3개의 비트위치마다. 동일한 비트위치의 값을 나타내는 [P/2]=[7/2]=3개의 배타적 논리합 연산부에 의해 출력되는 출력을 입력으로 하여 다수결논리회로(15)를 구성하여, 모두 N=3개의 다수결논리회로가 구성(15)된다. 다수결논리회로에 의해 출력된 N=3개의 데이터는 래치(16)에 의해 저장되어 있다가 찾고자하는 비트열[1,1,1]과 일치할 때 하이가 되도록 구성된 논리회로(17)의 출력 제어에 의해, 송신시 사용되는 PN 코드와 동일한 코드를 발생시키는 PN 코드발생기(18)의 초기치로 인가된다. 이렇게 하여 인가된 초기치에 의해 발생되는 코드열은 수신신호와 동기화된 코드가 된다. 동기화된 PN 코드와 레지스터(12)의 출력을 배타적 논리합 연산(19)하여, 채널에서 발생된 오류를 검출해 낸다. 그리고, 한주기 지연회로(22)를 통해 통화 채널의 수신신호를 제어(동기)채널의 수신신호와 동일하게 지연시켜(22)이 신호와 검출된 오류신호를 배타적 논리합 연산(20)하여 오류를 정정하고, 오류가 정정된 통화채널이 수신신호와 동기화된 PN 코드를 타적 논리합 연산(21)하여 역확산 과정을 수행한다.

제5도는 채널에 의한 영향을 고려하지 않을 경우, 즉 오류가 전혀 발생하지 않을 경우에 대해 상기 제4도에 의해 발생되는 각 단의 출력의 타이밍도이다.

도면 부호 (35), (36), (37), (40)에서 보듯이 제어(동기)채널에서 수신된 신호(36)와 PN 코드발생기의 출력(35)을 배타적 논리합 연산하여 오류신호(37)를 검출하고, 검출된 오류신호(37)와 통화채널을 통해 수신된 신호(39)를 배타적 논리합 연산하여, 동기검출신호(34)가 '하이'가 된 이후에서부터 주기적으로 '하이'신호가 발생하는 동안에는 통화채널의 수신신호는 (39),(40)에서 보듯이 역확산이 완전히 이루어져 통화채널의 데이타를 복원해 냄을 알 수 있다. 이를 도면에 도시한 각단의 출력으로 자세히 알아본다.

(23)은 클럭신호 클럭 레이트는 송신기에서 전송하는 전송속도와 일치하며, 쉬프트레지스터(제4도의 12) 및 PN 코드발생기(제4도의 18)을 동작시키는 클럭으로 사용된다. 여기서, 제어(동기채널 또는 통화채널에서 역확산시 수신된 신호와 동기화된 PN 코드간의 타이밍을 일치시키기 위해 클럭신호를 반전시킨 신호(24)를 사용할 수도 있다.

(25)는 송신된 PN 코드, (26)은 채널상에서 생긴 오류로 이 경우에는 오류의 발생이 전혀 없으며, 따라서 (27)은 채널상의 오류에 의해 영향을 받은 PN코드로 실지로 수신되는 신호이다. 여기서는 오류발생이 없으므로 시간지연만이 있을 뿐 전송의 PN 코드와 동일하다.

(28),(29),(30)은 각각의 다수결 논리회로(제4도의 15) 내부에서 1개의 갯수를 나태는 신호이다.

(31),(32),(33)은 (28),(29),(30)에 의해 각각 다수결논리회로(제4도의 15)에서 최종적으로 출력하는 신호로, 각 신호는 오류가 없을 경우 송신된 PN 코드와 동일하며 단지 각 신호들간의 시간 오프셋(offset)이 있을 뿐이다.

(34)는 동기검출회로(제4도의 17)이 출력(여기서는 [1,1,1]과 일치되는 경우에 "하이"가 됨)으로 PN코드의 초기치를 인가하는 신호로 사용되고, 동기획득이 이루어졌는지를 판별하는 신호로 사용된다.

(35)는 제어(동기)채널의 수신 데이타가 쉬프트된 쉬프트레지스터(제4도의 12)의 출력, (36)은 PN 코드 발생기(제4도의 18)에 의해 발생된 PN 코드로 동기획득 신호가 주기적으로 발생하는 동안에는 수신신호와 동일화된 PN 코드가 된다.

(37)은 (35)와 (36)이 배타적 논리합 연산부(제4도의 19)된 출력을 나타낸 것으로 PN 코드발생기의 출력과 수신된 신호의 동기가 맞았을때 검출된 오류신호이다. 그리고, (40)은 검출된 오류신호(37)와 통화채널의 수신신호(39)를 배타적 논리합 연산(제4도의 20)하여 오류를 정정하고, 다시 이 신호와 동기화된 PN 코드(35)를 배타적 논리합 연산(제4도의 21)하여 역확산시킨 신호로 확산된 신호에 통화채널의 데이터를 완벽하게 복원해 냄을 알 수 있다.

제6도는 채널에 의한 영향을 고려할 경우, 즉 오류가 발생하였을 경우에 대해 상기 제4도에 의해 발생되는 각단의 출력의 타이밍도이다. 따라서 상기 제5도에서와의 차이는 채널상에서의 오류가 존재(41)하고, 따라서 제어(동기)채널의 수신신호(42)는 오류에 의해 영향을 받게되며, 이에 따른 오류의 형태 및 갯수에 따라 각단의 파형이 출력(43,44,45,46,47)된다. 오류가 오류복원 임계치 이하일때는 주기적으로 동기획득신호(49)를 발생한다. 따라서 PN 코드 발생기의 출력(50)은 항상 동기화된 PN 코드를 발생하고, 오류복원 임계치 이상의 오류가 발생할 때는 오류의 형태에 따라 동기를 유지할 수도 있고 못할 수도 있다. 그 결과로 통화채널이 역학산된 신호(54)는 동기화된 PN 코드가 발생되는 구간, 즉 주기적으로 동기획득신호(49)가 발생하는 구간에서만 정확한 역확산 과정을 수행한다.

제7도는 본 발명에 따른 동기 획득 방법에 대한 처리 흐름도이다.

동기획득 과정을 수행하기 시작하면, 먼저 동기를 위해 전송되는 데이터를 수신한다(71), 수신된 데이터는 한 비트씩 수신하여 쉬프트시키면서 P개의 비트를 저장한다(72). 한 비트씩 수신된 데이터를 쉬프트하면서 P개의 비트애 대해서 사용되는 코드의 쉬프트와 가산 특성을 분석한다(73). 쉬프트와 가산 특성에 의해 출력된 결과를 다수결 논리에 의해 수신된 데이터의 상태를 나타내는 비트열을 최종 결정하여 출력한다(74). 출력된 비트열과 미리 결정한 찾고자 하는 비트열(일예, [1,1,…,1]과 일치여부를 판별한다(75). 이때 일치할 경우는 새로 출력된 비트열의 값을 코드 발생기의 초기값으로 인가하여 코드를 발생시킨다(77).

이 과정중에 다시한번 코드의 주기간격으로 발생하는 동기 획득 신호로 동기획득 상태를 재확인한다(76).

그리고, 일치하지 않을 경우에는 코드 발생기의 초기치를 현재 동작하고 있는 값을 변경없이 사용하여 코드를 발생시킨다(78). 이렇게하여 발생한 코드로 수신된 데이터를 역확산시켜(78). 이렇게하여 발생한 코드로 수신된 데이터를 역확산시켜(79) 확산되기전의 데이터인 역확산 데이타와 주기적으로 발생하는 동기획득 신호를 출력하며, 동시에 한 비트를 다시 수신하여 연속적으로 수생하며, 동기획득과정을 필요로 하지 않을 때 동기획득과정을 종료한다(80,81).

따라서 상기와 같은 원리로 동작하는 본 발명은, 종래 PN 코드 또는 이와 유사한 특성을 갖는 코드의 상관특성을 이용하는 방식과는 달리, 오류복원 임계치(일반적으로 표현하면 오류복원 임계치=[P/2]/2]이다.]이내의 오류에 대해서는 전혀 오류의 영향을 받지않고, 오류복원 임계치 이내의 오류에 대해서는 한주기에 정확히 PN 코드의 동기를 획득할 수 있다. 그리고, 오류복원 임계치는 현재 사용되는 디지틀 통신에 요구되는 비트오율에 비해 현저히 높기때문에 대역확산 통신방식을 이용한 디지틀 통신과 대부분의 응용분야에서 제한없이 사용이 가능하다. 또한 본 발명에 의한 방식은 수신신호를 한 주기동안(P개)의 데이터를 저장하지 않고, 적용하고자하는 시스팀에서 요구되는 오류복원 임계치를 만족하도록 일부분(P개보다 적은 데이터)만을 사용하여 이 방식의 원리를 그대로 사용할 수 있으므로 하드웨어 구성면에서도 더욱 단순화 할 수 있다.

Claims (3)

1. 수신된 칩(chip) 데이터를 주기 또는 주기의 일부를 저장하는 적어도 하나 이상의 쉬프트레지스터(1); 상기 쉬프트레지스터(1)에 연결되어 PN 코드의 쉬프트와 가산(shift and add) 특성에 의해 동일한 출력을 갖는 쌍들을 연결하는 적어도 하나 이상의 연결수단(2); 상기 연결수단(2)에 연결되어 (N×2)×[P/2]개를 입력으로 하는, N개의 배타적-논리합 연산소자로 구성된 적어도 하나 이상의 제1배타적 논리합 연산수단; 상기 적어도 하나 이상의 배타적 논리합 연산수단(3)에 연결되어 N개의 비트열에서 동일한 위치에 해당하는 [P/2]개를 하나의 입력으로 하는 적어도 하나 이상의 다수결 논리수단(4); 상기 적어도 하나 이상의 다수결 논리수단(4)의 N개의 출력을 입력으로 받아 찾고자 하는 N개의 비트열과 일치되는 경우에만 출력이 하이(로우)가 되어 N개의 데이터를 출력하는 동기획득 검색수단(6); 상기 적어도 하나 이상의 다수결 논리수단으로부터의 N개의 출력과 상기 동기 획득 검색수단(6)으로부터의 동기획득신호를 입력으로 하는 적어도 하나 이상의 래치수단(5); 상기 동기획득 검색 수단(6)으로부터의 출력값을 상기 래치수단(5)을 통해 초기값으로 입력받아 코드를 발생하여 클럭신호와 합산되어 상기 적어도 하나 이상의 쉬프트레지스터(1)의 입력으로 하는 적어도 하나 이상의 코드 발생수단(7); 통화 채널의 수신신호를 입력으로 하여 한주기 만큼 지연된 신호를 출력하는 한 주기 지연수단(11); 상기 쉬프트레지스터(1)로부터의 제어(동기)채널의 수신신호를 일입력으로 하고 상기 코드 발생수단(7)으로부터의 동기화된 코드신호를 입력으로 하여 검출된 오류 신호는 출력하는 제2배타적 논리합 연산수단(8); 상기 한 주기 지연수단(11)에 의해 지연된 통화채널의 수신신호를 일입력으로 하고, 상기 제2배타적 논리합 연산수단(8)의 출력값을 타입력으로 하여 오류 정정된 통화 채널의 수신신호를 출력하는 제3배타적 논리합 연산수단(9); 상기 코드 발생수단(7)으로부터의 동기화된 코드 신호를 일입력으로 하고 상기 제3배타적 논리합 연산수단(9)으로부터의 오류가 정정된 통화 채널의 수신신호를 타입력으로 하여 역확산된 통화 채널의 수신신호를 출력하는 제4배타적 논리합 연산수단(10)을 구비하는 것을 특징으로 하는 코드의 쉬프트와 가산특성을 이용한 동기획득 장치.
2. 제1항에 있어서, 상기 쉬프트레지스터(1)는, 사용되는 주기의 수만큼의 갯수를 구비하는 것을 특징으로 하는 코드의 쉬프트와 가산 특성을 이용한 동기획득 장치.
3. 쉬프트레지스터(1), 연결수단(2), 제1배타적 논리합 연산수단(3), 다수결 논리수단(4), 동기획득검색수단(6), 래치수단(5), 코드 발생수단(7), 한 주기 지연수단(11), 제2배타적 논리합 연산수단(8), 제3배타적 논리합 연산수단(9), 제4배타적 논리합 연산수단(10)을 구비하는 동기획득 장치에 적용되는 방법에 있어서, 동기를 위해 전송되는 데이터를 한 비트씩 수신하여 쉬프트시키면서 P(사용되는 코드의 주기)개의 비트을 저장하고 한 비트씩 수신된 데이터를 쉬프트하면서 P개의 비트에 대해서 사용되는 코드의 쉬프트와 가산 특성을 분석하는 제1단계(71 내지 73); 상기 제1단계(71 내지 73) 수행 후, 쉬프트와 가산 특성에 의해 출력된 결과를 다수결 논리에 의해 수신된 데이터의 상태를 나타내는 비트열을 최종 결정하여 출력하고 출력된 비트열과 미리 결정한 찾고자 하는 비트열과의 일치여부를 판별하는 제2단계(74,75); 상기 제2단계(74,75)수행 후 일치할 경우는 코드의 주기 간격으로 동기획득 상태를 재확인하여 확인되었으면 출력된 초기 값으로 시작하는 코드를 발생하고, 일치하지 않거나 동기획득 상태의 재확인 되지 않았으면 현재 상태의 초기값으로 코드를 발생하는 상기 제3단계(76 내지 78); 상기 제3단계(76 내지 78) 수행 후, 수신된 데이터를 발생한 코드로 역확산시키고 처리할 비트가 없을 때까지 수행하여 역확산된 데이터 동기 획득신호를 출력하고 종료하는 제4단계(79 내지 81)를 포함하여 이루어지는 것을 특징으로 하는 코드의 쉬프트와 가산 특성을 이용한 동기획득 방법.