KR0162647B1 - 송신된 정보에 삽입된 워드의 부호화에 응답하는 동기화 회로를 수신단에 갖는 시분할 다중 통신 시스템 - Google Patents

Abstract

내용없음.

Description

송신된 정보에 삽입된 워드의 부호화에 응답하는 동기화 회로를 수신단에 갖는 시분할 다중 통신 시스템

제1도는 본 발명에 따른 시스템의 수신단에서의 검사 장치에 대한 블록도.

제2도는 제1도의 네트워크 N₁∼N_n-k중의 한 네트워크의 실시예를 도시한 도면.

제3도는 제2도의 구성요소 E1 중의 한 구성요소에 대한 논리도.

제4도는 제2도의 구성요소 E2 중의 한 구성요소에 대한 논리도.

* 도면의 주요부분에 대한 부호의 설명

SRI : 시프트 레지스터 C : 클록 신호

LS : 논리 회로 S : 신드롬(Syndrome)

본 발명은 시분할 다중 통신 시스템에 관한 것으로, 특히 수신단에 검사 장치를 포함하는 시분할 다중 통신 시스템에 관한 것이다.

이러한 시분할 다중 통신 시스템에 있어서, 소위 코드 워드(cord word;cw)는 논리 채널 번호를 포함하는 헤더로서 본 기술분야에서 지칭되는 정보로부터 추출되고, 이 정보에 후속하여 송신된다. 일반적인 기술에 의해, 정보(k)는 추가 비트의 수만큼 증가된 정보(k)의 비트수와 동일한 비트수를 갖는 코드 워드를 형성하도록 선형 블록 코드로 코드화된다. k-비트의 정보(k)와 추가 비트로 구성되는 코드워드의 비트수는 이후부터 n으로 표시된다. 종래기술의 시스템에서, 이 코드 워드는 송신단에서 규칙적인 시간 간격으로, 즉 각각의 패킷의 개시시에 비트 시퀀스에 삽입된다. 종래기술의 시스템은 수신된 비트 시퀀스 내에서 n-비트의 코드 워드를 검색하는 검사 장치를 수단에 포함하며, 이 검사 장치는 수신된 비트 시퀀스로부터 k개의 비트의 시퀀스를 이 k-비트 시퀀스와 후속 수신된 n-k개의 비트(n-k는 송신단에서 정보 k에 추가된 비트의 수)가 블록 코드로 코드화된 코드 워드를 함께 나타내고 있는지를 검사함으로써, 수신된 비트 시퀀스 내에서 n-비트의 코드 워드를 검색한다. 검사된 비트 시퀀스가 블록 코드로 코드화되지 않은 것으로 검사 장치에 의해 판정된 경우, 이 검사 장치는 현재 패킷 내의 코드 워드에 대한 검색을 중지하고 다음 패킷 내의 코드 워드에 대한 검색을 재개하여, 패킷의 개시시에 참조되고 이전에 검사된 패킷에서 선택된 비트 시퀀스보다 1비트 늦게 개시하는 비트 시퀀스를 선택한다.

이로써 검색된 n-비트의 워드가 어떠한 패킷에서 발견될 때까지 상당한 시간이 경과할 것이다. 이에 따라, 송신기와 수신기의 동기화에 장시간이 소요되어 상당한 정보 손실이 초래된다는 단점을 갖는다.

따라서, 본 발명의 목적은 수신단에서의 동기화 장치가 n-비트의 워드를 더고속으로 찾아내어 더 신속한 동기화가 가능토록 한 시분할 다중 통신 시스템을 제공하는 것이다.

본 발명의 이러한 목적은 특허청구범위 제1항에 기재된 바와같은 시분할 다중 통신 시스템에 의해 달성될 수 있다. 또한, 본 발명의 추가의 특징은 그 후속 청구항에도 정의되어 있다.

본 발명은 블록 코드로 코드화된 n-비트의 워드를 더 신속하게 찾아낼 수 있다는 점외에도 검사 회로의 어느 부분도 수신된 비트 시퀀스의 비트 전송율보다 더 높은 처리 클록 주파수를 요구하지 않는다는 장점을 갖는다. 따라서, 본 감사 장치는 CMOS 기술로 실시될 수 있고, 그에 따라 150Mb/s의 높은 비트 전송율에서도 저렴한 비용으로 구현될 수 있다. 더 높은 클록 주파수에서 동작하는 회로는 비용이 더 많이 드는 기술, 예컨대 ECL(Emitter-Coupled Logic)로만 구현될 수 있다.

첨부 도면과 관련해서 기술되기 전에 비트 그룹이 선형 블록 코드로 코드화 되었는지를 판정하기 위해 어떠한 종류의 수학적 검사가 사용되는지에 대해 간략하게 설명한다. 이러한 블록 코드는 (n,k)-블록 코드로 흔히 지칭되는데, 여기서 n은 블록당 총비트의 수이고, k는 블록당 정보 비트의 수를 나타낸다.

본 발명(특허청구범위 제2항)에 따라, 선형 블록 코드로 코드화되었는 지의 여부에 관한 n-비트의 비트 그룹에 대한 검사는 사용된 선형 블록 코드의 패리티검사 매트릭스에 기초하여 신드롬(syndrome)을 계산함으로써 이루어진다. 이 점은 전술된 종래기술의 검사 장치와는 다르다. 널리 공지된 바와 같이, 이후부터 S로 표시되는 신드롬은 n-k차원의 벡터이고, 블록 코드의 패리티 검사 매트릭스 H의 전치 행력을 이후부터 X로 표시되는 수신 블록으로 승산함으로써 계산된다. 이에 대한 상세한 세부내용은 W.W. Peterson에 의해 저술되어 영국 런던에 소재한 Massachusetts Institute of Technology and John Wiley Sons, Inc.에서 1961년에 출판된 Error-Correcting Codes라는 명칭의 서적의 30∼36페이지에 설명되어 있다.

신드롬의 i번째 성분은 패리티 검사 매트릭스의 i번째 행(hi)과 수신된 블록X의 스칼라적(scalar product)으로서 패리티 검사 매트릭스의 전치 행렬과 n-비트의 블록으로부터 계산되어야만 한다.

S_i=h_iX=h_i1X₁+ h_i2X₂+ h_i3X₃+ … + h_inX_n

벡터S의 이러한 성분들은 연속 수신된 비트, 즉 비트 시퀀스의 제1비트 및 그 다음의 n-1개의 비트에 대해서는 임의의 한 비트로 개시되고 수신된 비트 시퀀스의 제2비트 및 그 다음의 n-1개의 비트에 대해서는 1비트 주기 늦게 개시되는 등의 n-비트의 비트 그룹의 각각에 대하여 본 발명에 따른 검사 회로에 의해 계산된다.

신드롬 계산은 여러 검출을 위해 흔히 사용된다. 소정의 데이터 워드는 예컨대 독일연방공화국 특허 공보 37 07 143호에서와 같이 코드 에러를 갖고 있는지의 여부에 관해 조사된다. 그러나, 상기 특허에서는 높은 비트 전송율로 송신된 비트 시퀀스가 블록 코드로 코드화된 워드를 어느 지점에 포함하고 있는지를 찾아내기 위해 신드롬 계산이 사용되지는 않는다. 또한, 상기 특허 공보에 개시된 회로의 실시예는 이 회로가 일부의 신드롬이 기억되는 메모리를 사용하고, 또한 메모리 액세스 시간과 이 메모리에 후속하는 EXCLUSIVE-OR 게이트로 인해 본 발명에 비해 지나치게 긴 처리 시간을 필요로 할 것이기 때문에 본 발명에는 적합하지 않다.

다음에, 수신된 비트 시퀀스의 비트로 개시하는 각각의 n-비트의 비트 그룹에 대해 신드롬 S의 계산 및 검사를 실행하는 방법에 관해 도면을 참고하여 상세히 설명한다.

본 발명은 첨부한 도면을 참고하여 실시예에 의해 상세히 설명된다.

제1도에 도시된 검사 장치에 있어서, 검색될 코드 워드가 n개의 비트를 포함할 경우, 수신된 비트 시퀀스는 n-1의 길이, 즉 n-1개의 직렬 접속된 플립플롭을 갖는 시프트 레지스트(SR1)의 직렬 입력단에 입력된다. 이러한 시프트 레지스터는 n-2개의 병렬 출력단을 갖고, 이로써 비트 시퀀스의 n개의 연속 수신된 비트가 추가 처리를 위해 병렬로 이용가능하게 된다. 소정의 시각에서 시프트 레지스터 SR1의 출력단에 나타나는 비트가 X_j로 표시된다면, 비트 X_j로 개시하는 n-비트의 비트 그룹의 후속 비트들이 시프트 레지스터 SR1의 병렬 출력단 미 시프트 레지스터 SR1의 입력단에 동시에 나타난다. 여기서, 시프트 레지스터 SR1의 병렬 출력단에 나타나는 후속 비트는 X_j+1내지 X_j+n-2로 표현되고, 시프트 레지스터 SR1의 입력단에 나타나는 비트는 X_j+n-1로 표시된다. 시프트 레지스터가 수신된 비트 주파수와 동일한 주파수의 클록 신호C에 의해 제어되므로, 비트 X_j+1로 개시하는 n-비트의 워드는 다음 비트 주기에서의 추가 처리를 위해 이용가능하게 된다.

수신된 비트 시퀀스의 임의의 비트 주기에서의 추가 처리에 이용가능하게 된 n-비트의 비트 그굽은 n으로 표시된 버스에 병렬로 입력되며, 이 버스 중의 선택된 전도체가 병렬 배열되어 동작되는 네트워크 N₁∼N_n-k의 입력단에 접속된다. 전술된 바와 같이 계산될 각각의 신드롬 성분 Si에 대해서는 하나의 네트워크가 존재하므로, 전술한 바와 같이 신드롬이 n-k개의 성분을 갖기 때문에 n-k개의 네트워크가 존재한다.

검사된 n-비트의 비트 그룹의 n개의 비트중에서, 관련 값 h_i1이 영이 아닌(nonzero)(S_i에 대한 상기 방정식)인 비트들만이 네트워크 N_i에 입력된다. S_i에 대한 상기 방정식에서, 이것은, 예를 들어 값 h_i2및 h_i3가 0일 경우, 신드롬의 성분 S_i를 계산하는 네트워크 N_i에는 n-비트의 비트 그룹의 제1, 제4 및 그 후속 비트들만이 입력되는 한편, n-비트의 비트 그룹의 제2 및 제3 위치에 나타나는 비트는 이들이 어떤 이진값을 표현한다 하더라도 누락된다는 것을 의미한다. 따라서, 패리티 검사 매트릭스에 기초하여, 검사될 n-비트의 비트 그룹의 n개의 비트이 특정 선택 비트가 각각의 신드롬 성분을 위한 n-k개의 네트워크 N₁∼N_n-k의 각각에 입력된다. 네트워크는 여러 스테이지에서 Si에 대한 상기 방정식에 의해 자신의 신드롬의 성분을 계산하고, 제2도를 참고로 상세히 설명되는 바와 같이 S₁∼S_n-k로 지정되는 자신의 신드롬 성분 S_i을 자신의 출력단으로 동시에 전송한다.

패리티 검사 매트릭스의 h_i1이 0또는 1의 값만을 갖고 상기 방정식에 제공된 가산이 모듈로-2 가산(modulo-2 addition)이기 때문에, 수행될 계산은 입력 비트들을 수회에 걸쳐 EXCLUSIVE-OR 연산함으로써 이루어지고, 이 EXCLSIVE-OR 연산은 널리 공지된 바와 같이 홀수의 1이 존재하면 신드롬 성분으로서 1을 산출하고 짝수의 1이 존재하면 신드롬 성분으로서 0을 산출한다.

네트워크들 중의 한 네트워크의 입력 비트들에 대한 EXCLUSIVE-OR 연산은 여러 스테이지에서 수행되고, 수신된 비트 시퀀스의 비트 전송율 C에서 발생한다. 소정수의 비트 주기 후, 검사되는 n-비트의 비트 그룹에 대한 신드롬은 네트워크의 출력단에 제공된다. 그 비트들은 신드롬이 0인 경우(모든 성분들) 출력 신호를 발생하는 논리 회로 LS를 통과하며, 그로써 n-비트의 코도 워드의 검출을 나타내준다.

시프트 레지스터 SR1의 출력단으로부터, 비트 시퀀스는 시프트 레지스터 SR2의 직렬 입력단에 입력되며, 이 시프터 레지스터 SR2 또한 비트 시퀀스의 비트 전송율에서 동작되고, 네트워크 N_i가 비트 X_j로 개시하는 n-비트의 비트 그룹에 대한 신드롬을 계산할 때까지 비트 시퀀스를 지연시킨다. 그러므로, 비트 그룹의 제1비트는 논리 회로 LS가 그 출력단에서 이 비트 그룹이 코드 워드인지의 여부를 나타내줄 때 시프트 레지스터 SR2의 출력단에 나타날 것이다. 논리 회로 LS는 현저한 지연을 유발하지는 않는다. 그 지연이 지나치게 길어여만 한다면, 이에 대응하여 시프트 레지스터 SR2의 길이를 증대시킴으로써 보상될 것이다.

지금까지 설명된 검사 장치의 장점은 이 검사 장치가 수신된 비트 시퀀스를 어떠한 지연도 없이 비트 단위로 검사하고, 비트 전송율 주파수보다 더 높은 처리클록 주파수를 요구하지 않는다는 점이다.

제1도의 네트워크 N_i중의 한 네트워크에 대한 실시예가 제2도를 참고하여 설명된다. 제2도는 비트 X_j로 개시하는 비트 그룹으로부터 성분 S_i(j)를 계산하기 위한 네트워크 N_i를 도시한다. 본 실시예는 검사될 n-비트의 비트 그룹의 n개의 비트들 중 비트 Xj로 개시하는 9개의 비트가 신드롬의 성분 S_i(j)을 계산하기 위해 사용되는 것으로 가정한다(다른 비트들에 대해서는 관련 h_i1이 영이 아니다). 계산을 위해 사용될 비트는 네트워크 Ni의 병렬 입력단에 X(j-i₀) 내지 X(j-i₈)로 표시된다.

네트워크 N_i의 스테이지 ST1에서, 모듈로-2 가산에 의해 합산될 입력 비트는 임의의 쌍으로 결합되며, 각각의 비트는 오직 하나의 쌍만을 발생하도록 허용된다. 그러므로, 도시된 예에서, 비트의 수가 기수이므로 4개의 쌍과 하나이 잔여 비트가 존재한다. 각각의 비트쌍은 제1클록 주기에서 제1유형의 E1의 네트워크 구성요소중의 하나에서 모듈로-2 가산되고, 다음 클록 주기까지 기억된다. 잔여 비트는 다음 클록 주기까지 제2유형의 E2의 네트워크 구성요소에 기억된다.

유형 E1 및 E2의 구성요소의 기능은 각각 제3도 및 제4도에 도시되어 있다. 구성요소 E1은 입력단 x 및 y에 입력되는 2개의 입력 비트에 대한 EXCLUSIVE-OR 연산을 형성하는, 즉 이 2개의 입력 비트에 대한 EXCLUSIVE-OR 게이트 A1 및 다음 클록 펄스가 수신될때까지 그 결과를 기억하는 연속하는 D 플립플롭 D1을 포함한다. D 플립프롭 D1은 제1도 및 제2도에 도시된 비트 전송율 클럭 C에 의해 제어된다. 구성요소 E2는 다음 클록 펄스가 수신될때까지 입력단 x에 입력된 단일 비트를 D 플립플롭 D2에 기억하는 기능을 한다. 이 D 플립플롭 D2 또한 비트 전송율 클록 C에 의해 제어된다.

네트워크 Ni의 입력 비트가 쌍으로 결합되고 그 결과 및 잔여의 입력 비트가 제1클럭 주기에서 네트워크 N_i의 제1스테이지 ST₁에서 일시적으로 기억된 후, 제1스테이지 ST₁에서 일시적으로 기억된 결과 및 잔여의 비트는 다음 클록 펄스의 수신시에 스테이지 ST₂에서 동일 방식으로 처리된다. 입력 비트는 다시 구성요소 E1에 의해 쌍으로 결합되고, 잔여 비트는 구성요소 E2에 기억된다. 다음 클럭 펄스의 수신시에, 스테이지 ST₂이 결과는 스테이지 ST₃에서 동일 방식으로 처리되고, 추가의 클록 펄스이 수신시에 최종 스테이지 ST₄는 구성요소 E1에서 스테이지 ST₃의 결과로부터 결과 비트, 즉 신드롬의 성분Si(j)을 계산한다. 도시된 예에서, 즉 9개의 입력을 가질시에는 4개의 스테이지가 요구되고, 이로써 제1비트 X_j로 개시하는 n-비트의 비트 그룹의 제1비트 X_j가 제1도의 시프트 레지스터 SR₁의 출력단에 나타내진 후의 4개의 비트 주기 동안, 네트워크 Ni는 이 비트 그룹의 신드롬 성분 Si(j)을 계산한다.

네트워크 N_i내지 N_n-k의 각각은 결합될 개개 입력 비트의 수 및 이 용도에 필요한 대응 수의 M_i개의 스테이지를 갖는다. 비트 X_j으로 개시하는 n-비트의 비트 그룹의 전체 신드롬 S(j)이 네트워트의 출력단에 동시에 나타나도록 하기 위해, 필요한 스테이지 수 M_i가 네트워크들 중의 임의의 한 네트워크에서 발생하는 최대치 Mi 미만인 네트워크들은 유형 E₂의 구성요소를 포함하는 추가의 스테이지를 가지며, 이로써 모든 네트워크가 동일 순간에 자신의 출력단에서 신드롬 S(j)의 자신의 성분 S_i(j)를 이용가능하게 할 것이다.

이 순간은 X_j가 제1도의 시프트 레지스터 SR1의 출력단에서 나타나는 순간보다 M비트 주기 늦으며, 여기서 M은 네트워크 N_i중의 임의의 네트워크에서 요구된 최대의 스테이지 수이다. 그러므로, 제1도와 관련하여 전술된 시프트 레지스터 SR2의 지연량은 M 비트 주기이다. 따라서, 시프트 레지스터 SR2는 특정 비트 그룹이 코드 워드인지의 여부를 결정할 때까지 비트 시퀀스를 지연시킨다.

시프트 레지스터 SR1 대신 검사될 n-비트의 비트 그룹을 이용가능하게 만들기 위해 어떠한 다른 메모리 회로가 사용될 수도 있다. 또한 수신된 비트 시퀀스의 비트가 직렬 제공되지 않고 기억되며 연속 수신된 비트를 하나의 n-비트의 비트 그룹으로써 동시에 출력하는 것이 가능한 메모리가 사용될 수도 있다.

회로를 초적화시키기 위해, 네트워크 N_i가 한 네트워크에서 다른 네트워크로의 중간 결과의 전송이 가능하도록 상호접속디어 요구된 회로 구성요소의 양을 절감시킬 수도 있다.

Claims (8)

1. 선형 블록 코드로 코드화된 n-비트의 워드를 송신될 비트 시퀀스에 규칙적으로 삽입하는 송신 장치와; 수신단에 설치되며, n개의 연속 비트의 그룹이 블록 코드로 코드화되었는지의 여부에 관해 n개의 연속 비트의 그룹을 검사함을써 수신된 비트 시퀀스에서 n-비트의 워드를 검색하는 검사 장치를 포함하며, 상기 검사 장치(SR1, SR2, N₁∼N_n-k, Ls)는 수신된 비트 시퀀스의 연속 비트 중의 임의의 한 비트(X_j)로 개시하는 n-비트의 비트 그룹(X_j∼X_j+n-1)모두를 연속적으로 검사하는 것을 특징으로 하는 시분할 다중 통신 시스템.
2. 제1항에 있어서, 상기 검사 장치는 사용된 선형 블록 코드의 패리티 검사 매트릭스에 기초하여 n-비트의 비트 그룹의 각각에 대한 신드롬(S₁∼S_n-k)을 계산하며, 상기 신드롬이 0인 경우에는 n-비트 워드들중의 한 워드가 존재하고 있다는 것을 나타내주는 신호를 제공하는 것을 특징으로 하는 시분할 다중 통신 시스템.
3. 제2항에 있어서, 상기 검사 장치는, 검사될 n-비트의 비트 그룹(X_j∼X_j+n-1)으로부터 신드롬(S₁∼S_n-k)의 한 성분(S_i)을 계산하는 신드롬(S₁∼S_n-k)의 각각의 성분(S_i)에 대한 네트워크(N_i)와; 신드롬(S₁∼S_n-k)의 계산된 성분으로부터 신드롬이 0인지의 여부를 판정하는 논리 회로(LS)와; n-비트의 비트 그룹의 검사가 완료될 때까지 수신된 비트 시퀀스를 지연시키는 지연 회로(SR2)를 포함하는 것을 특징으로 하는 시분할 다중 통신 시스템.
4. 제3항에 있어서, 상기 검사장치 내에서의 처리는 수신된 비트 시퀀스의 비트 전송율(C)로 발생하는 것을 특징으로 하는 시분할 다중 통신 시스템.
5. 제4항에 있어서, 상기 검사 장치에서, 검사될 n-비트의 비트 그룹(X_j∼X_j+n-1)이 상기 네트워크(N_i)의 각각의 병렬로 입력되며, 각각의 상기 네트워크는 패리티 검사 매트릭스에 따라 그 입력 비트를 배타적 논리합 연산함으로써 여러 연속적인 스테이지에 따라 그 입력 비트를 배타적 논리합 연산함으로써 여러 연속적인 스테이지에서 신드롬(S₁∼S_n-k) 중의 자신의 성분(S_i)을 계산하는 것을 특징으로 하는 시분할 다중 통신 시스템.
6. 제5항에 있어서, 수신된 비트 시퀀스는 비트 클록(C)이 각각의 펄스를 통해 n-비트의 비트 그룹(X_j∼X_j+n-1)을 상기 네트워크(N_i∼N_n-k)에 제공하는 (n-1)-비트의 시프트 레지스터(SR1)를 통과하는 것을 특징으로 하는 시분할 다중 통신 시스템.
7. 제6항에 있어서, 각각의 네트워크(N_i)는 네트워크(N_i)에서 사용될 관련 패리티 검사 매트릭스 성분이 영이 아닌 n-비트의 비트 그룹(X_j∼X_j+n-1)의 비트들만으로 입력되는 것을 특징으로 하는 시분할 다중 통신 시스템.
8. 제7항에 있어서, 필요한 스테이지(ST1-ST4)의 수(M_i)가 상기 네트워크 중의 임의의 네트워크에서 요구된 최대 스테이지 수보다 적은 네트워크(N_i)는 지연 소자(E2)를 포함하는 추가의 스테이지를 갖고, 이로써 모든 네트워크(N_i∼N_n-k)가 그 출력단에서 신드롬(S₁∼S_n-k)중의 자신의 성분들(S_i)을 동시에 제공하는 것을 특징으로 하는 시분할 다중 통신 시스템.

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