JPH10107774A - マーク率可変パターン誤り測定回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模を増大させないで、マーク率を可変
したＰＮパターンのエラー測定を可能にするマーク率可
変パターン誤り測定回路を提供する。 【解決手段】 位相制御回路２によって出力のビット位
相関係が制御されて直列のマーク率１／２の疑似ランダ
ムパターンを出力するＰＮパターン発生回路１ａの出力
とＰＮパターン発生回路１ｂの出力とはＡＮＤ回路３に
よって論理積がとられ、比較回路５はＡＮＤ回路３の出
力と供給される被測定データとでビット比較を行い誤り
のビット数だけパルスを出力し、エラーカウンタ６によ
って比較回路５が出力するパルス数を計数する。この位
相制御回路２には、ＰＮパターン発生回路１ａの出力と
ＰＮパターン発生回路１ｂの出力との間の位相関係を任
意に変更可能とする設定値を供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、疑似ランダムパ
ターンを使用してビットエラーを測定するビットエラー
評価装置に適用されるマーク率可変パターン誤り測定回
路に関する。

【０００２】

【従来の技術】通信用のデバイス、伝送装置、伝送路の
試験信号には、疑似ランダムパターン（以下、ＰＮパタ
ーンと称す）が使用されている。通常、それらの評価に
おいては、実際の伝送信号に近いとされているマーク率
１／２のＰＮパターンが使用される。

【０００３】ところで、近年の通信速度の向上により、
通信用デバイスにはガリウム砒素等の化合物半導体を使
用した超高速ロジックデバイスが使用されるようになっ
た。また、伝送装置ではデータのみを伝送し、伝送装置
の受信装置においては、受信データからクロック再生回
路によりクロック発生させ、その後の処理が行われてい
る。

【０００４】このような超高速ロジックデバイス、クロ
ック再生回路ではマーク率１／２のＰＮパターンで信号
評価するだけでは不十分であり、より厳しい条件のパタ
ーンを試験信号とする必要がある。

【０００５】この要望を満たす試験信号の１つとして、
ランダム性が高いマーク率１／４のＰＮパターンがあ
る。そのため、ビットエラー評価装置ではマーク率１／
４のパターンを送受信し、そのパターンのビットエラー
評価する必要がある。この発明は、マーク率１／４のＰ
Ｎパターンを受信し、その受信したパターンのビット誤
りを測定するマーク率可変パターン誤り測定回路につい
てのものである。

【０００６】図７は従来のマーク率可変パターン誤り測
定回路の構成を示すブロック図である。図７において、
２１はＰＮパターン発生回路、２２は遅延回路、２３は
ＡＮＤ回路、２４は受信データ入力端子、２５は比較回
路、そして２６はエラーカウンタである。

【０００７】図８は、図７に示す構成における動作を説
明するタイミングチャートである。なおここでは、例と
して１周期が１５ビットからなるＰＮ４段のＰＮパター
ンを使用し、ＰＮパターンの各ビットにＰＮ（１）、Ｐ
Ｎ（２）……ＰＮ（１４）、ＰＮ（１５）と符号を付し
た。また、受信データ入力端子２４に入力されるデータ
とＰＮパターン発生回路２１とは、同期がとれているも
のとする。

【０００８】図７において、まず受信データ入力端子２
４には、マーク率を可変し、１／４となったＰＮパター
ンが入力される。通常、マーク率１／４のＰＮパターン
は、マーク率１／２のＰＮパターンと、このＰＮパター
ンと所定のビットだけ位相が異なるＰＮパターンとの論
理積を演算することにより求められる。

【０００９】図８に示すタイミングチャートでは、ＰＮ
（１）、ＰＮ（２）……のＰＮパターンと、それに対し
１ビットだけ位相の異なるＰＮ（１５）、ＰＮ（１）…
…のＰＮパターンとの論理積を演算したＰＮ（１）・Ｐ
Ｎ（１５）、ＰＮ（２）・ＰＮ（１）……（“・”は論
理積を意味する、以下同様）というマーク率１／４のＰ
Ｎパターンが入力されている。

【００１０】またここでは、仮にＰＮ（４）・ＰＮ
（３）でビット誤りが発生し、／ＰＮ（４）・ＰＮ
（３）（“／”は反転の意のバーを意味する、以下同
様）が入力されているとしている。

【００１１】受信装置では、入力されたパターンのエラ
ーを測定するために、受信装置内部において受信データ
に同期した基準となるパターンを発生し、その基準パタ
ーンと受信されたパターンとの比較を行なう。ＰＮパタ
ーン発生回路２１は、この受信データを比較するための
基準のＰＮパターンを発生する。

【００１２】受信データ入力端子２４には、マーク率１
／４のＰＮパターン入力されてるため、遅延回路２２と
ＡＮＤ回路２３とによって、ＰＮパターン発生回路２１
の出力するＰＮパターンのマーク率を可変する。

【００１３】図８のタイミングチャートでは、ＰＮパタ
ーン発生回路２１がＰＮパターンＰＮ（１）、ＰＮ
（２）……を出力する。そして、そのとき受信データ入
力端子２４に入力されているパターンが、１ビット位相
の異なるＰＮパターンと元のＰＮパターンとの論理積の
結果のため、遅延回路２２は入力を１ビット遅延させて
ＰＮ（１５）、ＰＮ（１）……を出力する。

【００１４】ＡＮＤ回路２３は、ＰＮパターン発生回路
２１と遅延回路２２の出力とを入力とし、両者の論理積
の結果ＰＮ（１）・ＰＮ（１５）、ＰＮ（２）・ＰＮ
（１）……という基準のマーク率可変パターンを出力す
る。

【００１５】比較回路２５は、受信データ入力端子２４
への入力とＡＮＤ回路２３の出力とを入力とし、ビット
比較を行う。そして、ビット誤りの発生を検出した場合
には、ビット誤りのあったビット数だけパルスを出力す
る。

【００１６】エラーカウンタ２６は、比較回路２５の出
力するパルス数の計数を行う。図８に示すタイミングチ
ャートでは、受信データ入力端子２４にビット誤りが発
生したビット、即ち／ＰＮ（４）・ＰＮ（３）が入力さ
れたときに、比較回路２５はビット誤りを検出しパルス
を出力する。そして、エラーカウンタ２６は、そのパル
スによりカウント値ｘからカウント値（ｘ＋１）にカウ
ントアップし、ビット誤りを計数する。

【００１７】

【発明が解決しようとする課題】ところで図９は、ビッ
ト誤り測定を行うときの測定系の構成を示すブロック図
である。図９に示す構成によるビット誤り測定において
は、パターン発生装置５１において評価パターンを発生
させ、測定対象物である被測定回路５２に入力しその出
力を受信装置５３でビット誤り測定を行う。

【００１８】また図１０は、１：ｍ分離回路を評価する
ときの測定系の構成を示すブロック図である。この図１
０を参照して、図９に示す被測定回路５２が１：ｍ分離
回路である場合について考えてみる。

【００１９】図１０において、１：ｍ分離回路５４は、
シリアル入力端子とｍ本のパラレル出力端子を持ち、シ
リアル入力をビット分離してｍ本のパラレル信号を出力
する。即ち１：ｍ分離回路５４の出力はｍ本あるので、
受信装置５３には、その内の１本が接続される。

【００２０】図１１は、１：ｍ分離回路５４のｍを２と
した場合の各部の出力パターンを示すタイミングチャー
トである。図１０においては、パターン発生装置５１が
マーク率１／４のＰＮパターンＰＮ（１）・ＰＮ（１
５）、ＰＮ（２）・ＰＮ（１）……を出力する。

【００２１】このとき１：ｍ分離回路５４は、ｍが２で
あるので１：２分離を行い、出力５４-1には、ＰＮ
（１）・ＰＮ（１５）、ＰＮ（３）・ＰＮ（２）……
が、また出力５４-2には、ＰＮ（２）・ＰＮ（１）、Ｐ
Ｎ（４）・ＰＮ（３）……が出力される。

【００２２】ところで、ＰＮパターンの性質として、Ｐ
Ｎパターンをある固定ビットずつサンプリングした結果
は、再び元のＰＮパターンになるという特徴がある。図
１２（ａ）、図１２（ｂ）、図１２（ｃ）は、このＰＮ
パターンの特徴を説明するための図である。

【００２３】まず、ＰＮ４段のＰＮパターンＰＮ（１）
〜ＰＮ（１５）の各ビットを、図１２（ａ）のように割
り当てる。そして、図１２（ａ）のパターンを、ＰＮ
（１）から２ビット毎にサンプリングしたときの結果を
図１２（ｂ）に示す。するとそのパターンは、図１２
（ａ）に示すようにＰＮ（３）から始まるパターンにな
ることがわかる。このように、ＰＮパターンのサンプリ
ング結果は、再び元のＰＮパターンと等しくなる。

【００２４】図１１において、１：ｍ分離回路５４の出
力５４-1は、ＰＮパターンを２ビット毎にサンプリング
したＰＮ（１）、ＰＮ（３）……とＰＮ（１５）、ＰＮ
（２）……との論理積となっている。また、出力５４-2
についても同様に、ＰＮパターンを２ビット毎にサンプ
リングした２つのパターンの論理積である。

【００２５】これら２ビット毎にサンプリングした結果
は、図１２（ｃ）に示す通りである。即ち、ＰＮ（１）
から２ビット毎にサンプリングした結果はＰＮ（３）か
ら始まるＰＮパターンと等しく、ＰＮ（２）から２ビッ
ト毎にサンプリングした結果はＰＮ（１１）から始まる
ＰＮパターンと等しく、さらにＰＮ（１５）から２ビッ
ト毎にサンプリングした結果はＰＮ（１０）から始まる
ＰＮパターンと等しい。

【００２６】従って、図１１に示した１：ｍ分離回路５
４の出力は、図１３に示す等価パターンに置換すること
が可能である。この図１３では、出力５４-1はＰＮ
（３）から始まるＰＮパターンとＰＮ（１０）から始ま
るＰＮパターンとの論理積の結果になっている。即ち、
出力５４-1は７ビット位相が異なったＰＮパターンとの
論理積の結果である。また、出力５４-2についても同様
である。

【００２７】このように、ＰＮ４段でｍが２の場合の
１：ｍ分離回路５４は、入力時点でＰＮパターンを１ビ
ット位相をずらして論理積演算をし、マーク率を可変さ
せたパターンを入力したとき、出力にはＰＮパターンを
７ビット位相をずらして論理積演算をし、マーク率を可
変させたパターンが出力される。

【００２８】図１４は、従来の構成である図７の受信デ
ータ入力端子２４に１：ｍ分離回路５４の出力が入力さ
れたときの動作を示すタイミングチャートである。ここ
で図７、図１４において、受信データ入力端子２４には
７ビット位相の異なるＰＮパターンの論理積であるＰＮ
（１）・ＰＮ（１５）、ＰＮ（２）・ＰＮ（９）……が
入力される。

【００２９】前述のように、ＰＮパターン発生回路２１
はＰＮ（１）、ＰＮ（２）……を出力し、遅延回路２２
は入力を１ビット遅延させる。また、ＡＮＤ回路２３は
論理積を演算し、ＰＮ（１）・ＰＮ（１５）、ＰＮ
（２）・ＰＮ（１）……を出力する。

【００３０】比較回路２５は、受信データ入力端子２４
とＡＮＤ回路２５のデータとを比較する。ここで、受信
データ入力端子２４に入力されているデータは、７ビッ
ト位相が異なるＰＮパターンの論理積であり、ＡＮＤ回
路の出力は１ビット位相が異なるＰＮパターンの論理積
である。このため、それぞれのパターンは全く異なるも
ので、比較はできず、エラー測定は不可能である。

【００３１】このように、従来の構成では１：ｍ分離回
路５４の出力のエラー測定を行うことはできない。ただ
し、図１４に示す遅延回路２２の遅延量を、１ビットで
はなく７ビット遅延させれば、ビット誤り測定は可能に
なる。

【００３２】しかしながら、１：ｍ分離回路５４のｍの
値が２でない時や、ＰＮパターンの段数が異なる場合に
は、さらに別の遅延量が必要になる。即ち、これらすべ
ての状態に対応するには、回路規模が膨大になり、従来
の回路構成では、これを実現することが不可能であっ
た。

【００３３】次に、従来技術による他の構成を図１５に
示す。受信データ入力端子２４には、数Ｇｂ／ｓ以上と
いうような高速なパターンが入力される場合もある。こ
のような場合には、装置を安価に構成するために、受信
データを、より低速なパラレルのデータに変換し、信号
処理を行うというような構成が用いられる。

【００３４】図１５において、４１はパラレルのＰＮパ
ターンを出力するＰＮパターン発生回路、４１-1〜４１
-nはＰＮパターン発生回路４１の出力である。また、４
２は１ビット遅延回路、４２-1〜４２-i〜４２-nは１ビ
ット遅延回路４２の出力である。さらに、４３-1〜４３
-i〜４３-nはＡＮＤ回路、４７は１：ｎ分離回路、４５
は比較回路、そして４６はエラーカウンタである。

【００３５】受信データ入力端子２４に入力されたデー
タは、１：ｎ分離回路４７に入力されてビット分離され
る。そして、より低速なｎ本のパラレルデータに変換さ
れ、比較回路４５に入力される。

【００３６】一方、基準となるパターンの発生に関して
は、まずＰＮパターン発生回路４１がｎ本のマーク率１
／２のＰＮパターンを出力する。これらは、１ビット遅
延回路４２とｎ個のＡＮＤ回路４３-1〜４３-nとによ
り、マーク率が１／４に可変される。

【００３７】パラレルで出力するＰＮパターン発生回路
４１の出力は、出力を４１-1、４１-2……４１-nという
順序でビット多重してシリアルに変換したときに、ＰＮ
パターンとなるように出力される。

【００３８】即ち、ｉを１からｎ−１までの整数である
とすると、例えばＰＮパターン発生回路４１のｉ番目の
出力４１-iからシリアルデータとして出力された時に１
ビット後となるデータは、ｉ＋１番目の出力４１-(i+1)
となる。

【００３９】また、ＰＮパターン発生回路４１のｎ番目
の出力４１-nからシリアルデータとして出力される時に
１ビット後となるデータは、１番目の出力４１-1の次の
状態で出力されるデータである。

【００４０】以上から、ビット多重後のシリアルデータ
出力が、１ビット位相がずれたＰＮパターンと元のＰＮ
パターンとの論理積と同一になるようにするには、図１
５のように、入力を１ビット遅延させる１ビット遅延回
路４２を使用する。

【００４１】そして、１〜（ｎ−１）番目のＡＮＤ回路
４３-1〜４３-(n-1)については、例えばｉ番目のＡＮＤ
回路４３-iは、１ビット遅延回路４２のｉ番目の出力４
２-iと（ｉ＋１）番目の出力４２-(i+1)とが入力される
ように接続される。

【００４２】また、ｎ番目のＡＮＤ回路４３-nは、１ビ
ット遅延回路４２のｎ番目の出力４２-nとＰＮパターン
発生回路４１の１番目の出力４１-1とが入力されるよう
に接続される。

【００４３】比較回路４５は、１：ｎ分離回路４７とｎ
個のＡＮＤ回路４３-1〜４３-nの出力の内の対応するビ
ットとの比較を行い、異なっているビットの数だけパル
スを出力する。またエラーカウンタ４６は、そのパルス
の計数を行う。

【００４４】図１６は、図１５の構成においてｎを４と
したときのタイミングチャートを示す図である。図１６
においては、図８と同様に受信データ入力端子２４に入
力されたデータを１ビット遅延させたＰＮパターンと元
のＰＮパターンとの論理積を演算することにより、マー
ク率を可変させたマーク率可変パターンが入力されてい
る。また、ＰＮ（４）・ＰＮ（３）が誤って受信された
ものとする。

【００４５】図１６に示すタイミングチャートでは、受
信データ入力端子２４に入力されるデータを１：４分離
し、１：ｎ分離回路４７の出力４７-1〜出力４７-2が得
られる。

【００４６】また、基準のパターンの発生に関しては、
ＰＮパターン発生回路４１がｎ本のＰＮパターンを出力
し、１ビット遅延回路４２が入力を１ビット遅延させる
ように、ＰＮパターン発生回路４１が前の状態で出力し
ていたデータを、出力４２-1〜４２-4に出力する。そし
てＡＮＤ回路４３-1〜４３-4は、図１５の構成のように
演算を行いそれぞれの結果を出力する。

【００４７】比較回路４５は、１：ｎ分離回路４７の出
力４７-1とＡＮＤ回路４３-1の出力を比較するというよ
うに、対応するビットの比較を行い、異なっているビッ
ト数だけパルスを出力する。

【００４８】図１６では、ＰＮ（４）・ＰＮ（３）が間
違っているため、その時点でパルスが出力される。エラ
ーカウンタ４６は、そのパルスをカウントし、カウント
値ｘからカウント値（ｘ＋１）に状態を変化し、ビット
誤り数を計数する。

【００４９】図１７は、図１４と同様に７ビット遅延し
たＰＮパターンと元のＰＮパターンとの論理積であるマ
ーク率可変パターンが入力された場合の、タイミングチ
ャートを示す図である。

【００５０】この場合についても、例えば１：ｎ分離回
路４７の第１ビットには、ＰＮ（１）・ＰＮ（１５）、
ＰＮ（５）・ＰＮ（４）……というパターンが出力さ
れ、それに対応するＡＮＤ回路４３-1は、ＰＮ（１）・
ＰＮ（１２）、ＰＮ（５）・ＰＮ（１）……というパタ
ーンを出力する。

【００５１】このように、１：ｎ分離回路４７の出力と
基準パターンとなるＡＮＤ回路４３-1〜４３-4が全く異
なっているため、エラー測定はできない。また、任意の
ビットだけ遅延したＰＮパターンと元のＰＮパターンと
の論理積であるＰＮパターンの入力に対応しようとする
と、回路規模が非常に大きくなり、実現は不可能であっ
た。

【００５２】この発明は、このような背景の下になされ
たもので、回路規模を増大させないで、マーク率を可変
したＰＮパターンのエラー測定を可能にするマーク率可
変パターン誤り測定回路を提供することを目的としてい
る。

【００５３】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１に記載の発明にあっては、直列のマー
ク率１／２の疑似ランダムパターンを出力する第１の疑
似ランダムパターン発生回路ならびに第２の疑似ランダ
ムパターン発生回路と、前記第１の疑似ランダムパター
ン発生回路の出力と前記第２の疑似ランダムパターン発
生回路の出力とのビット位相関係を制御する位相制御回
路と、前記第１の疑似ランダムパターン発生回路の出力
と前記第２の疑似ランダムパターン発生回路の出力との
論理積を演算する論理積回路と、供給される被測定デー
タと前記論理積回路の出力とでビット比較を行い誤りの
ビット数だけパルスを出力する比較回路と、前記比較回
路が出力するパルス数を計数するエラーカウンタとを具
備することを特徴としている。また、請求項２に記載の
発明にあっては、ｎ本並列のマーク率１／２の疑似ラン
ダムパターンを出力する第１の疑似ランダムパターン発
生回路ならびに第２の疑似ランダムパターン発生回路
と、前記第１の疑似ランダムパターン発生回路の出力と
前記第２の疑似ランダムパターン発生回路の出力とのビ
ット位相関係を制御する位相制御回路と、前記第１の疑
似ランダムパターン発生回路のｎ本の出力と対応する前
記第２の疑似ランダムパターン発生回路のｎ本の出力と
の論理積を演算するｎ個の論理積回路と、供給される直
列の被測定データをビット分離してｎ本の並列データを
出力する１：ｎ分離回路と、前記１：ｎ分離回路の出力
と対応する前記ｎ個の論理積回路の出力とでビット比較
を行い誤りのビット数だけパルスを出力する比較回路
と、前記比較回路の出力するパルス数を計数するエラー
カウンタとを具備することを特徴としている。また、請
求項３に記載の発明にあっては、請求項１あるいは請求
項２の何れかに記載のマーク率可変パターン誤り測定回
路では、前記位相制御回路には、前記第１の疑似ランダ
ムパターン発生回路の出力と前記第２の疑似ランダムパ
ターン発生回路の出力との間の位相関係を任意に変更可
能とする設定値が供給されることを特徴としている。

【００５４】この発明の請求項１によれば、位相制御回
路によって出力のビット位相関係が制御されて直列のマ
ーク率１／２の疑似ランダムパターンを出力する第１の
疑似ランダムパターン発生回路の出力と第２の疑似ラン
ダムパターン発生回路の出力とは論理積回路によって論
理積がとられ、比較回路は論理積回路の出力と供給され
る被測定データとでビット比較を行い誤りのビット数だ
けパルスを出力し、エラーカウンタによって比較回路が
出力するパルス数を計数する。また、この発明の請求項
２によれば、位相制御回路によって出力のビット位相関
係制御されてｎ本並列のマーク率１／２の疑似ランダム
パターンを出力する第１の疑似ランダムパターン発生回
路のｎ本の出力と対応する第２の疑似ランダムパターン
発生回路のｎ本の出力とはｎ個の論理積回路によって論
理積がとられ、比較回路は論理回路の出力と供給される
直列の被測定データをビット分離してｎ本の並列データ
を出力する１：ｎ分離回路の出力とでビット比較を行い
誤りのビット数だけパルスを出力し、エラーカウンタに
よって比較回路が出力するパルス数を計数する。さらに
位相制御回路には、第１の疑似ランダムパターン発生回
路の出力と第２の疑似ランダムパターン発生回路の出力
との間の位相関係を任意に変更可能とする設定値を供給
する。

【００５５】

【発明の実施の形態】

Ａ．第１の実施の形態 以下に本発明について説明する。図１は、本発明の第１
の実施の形態にかかるマーク率可変パターン誤り測定回
路の構成を示すブロック図である。図１において、２は
予め決められた設定値が入力される位相制御回路であ
る。また１ａおよび１ｂは、位相制御回路２によって位
相の制御された設定値が入力され、シリアルのＰＮパタ
ーンを出力するＰＮパターン発生回路である。

【００５６】３は、ＰＮパターン発生回路１ａおよび１
ｂの出力が各々入力されるＡＮＤ回路、４は外部からの
データが入力される受信データ入力端子である。５は、
受信データ入力端子４に入力されたデータとＡＮＤ回路
３の出力とを比較する比較回路、６は比較回路５の出力
パルスを計数するエラーカウンタである。

【００５７】図２は、図１に示す構成における動作を説
明するタイミングチャートである。以下これら図１、図
２を参照して、本実施の形態について説明する。まず位
相制御回路２は、予め設定された設定値に基づいて、Ｐ
Ｎパターン発生回路１ａおよび１ｂに、互いに固定ビッ
トずつ位相がずれたシリアルのＰＮパターンを発生させ
る。

【００５８】なお、位相制御回路２における位相制御方
法としては、例えば各パラレルＰＮパターン発生回路１
ａあるいは１ｂの初期値をずらして設定し、同時にスタ
ートさせる方法や、各ＰＮパターン発生回路１ａおよび
１ｂの初期値の設定を同一とし、スタートのタイミング
をずらす方法等がある。

【００５９】このように、ＰＮパターン発生回路１ａお
よび１ｂは位相制御回路２によって、外部から設定され
た任意のビットだけ位相がずれた２つのＰＮパターンが
出力することが可能となる。

【００６０】比較回路５は、ＡＮＤ回路３の出力と受信
データ入力端子４とが入力され、それぞれのビット比較
を行い、異なっているビットの数だけパルスを出力す
る。エラーカウンタ６は、比較回路５のパルスをカウン
トし、ビットエラーを計数する。

【００６１】図２に示すタイミングチャートでは、受信
データ入力端子４には、１ビット遅延したＰＮパターン
と元のＰＮパターンとの論理積によるマーク率可変ＰＮ
パターンが入力されている。

【００６２】ＰＮパターン発生回路１ａは、順次ＰＮ
（１）、ＰＮ（２）・・・と出力し、そのときＰＮパタ
ーン発生回路１ｂは、位相制御回路２によって制御され
ることで、ＰＮ（１５）、ＰＮ（１）・・・と出力す
る。

【００６３】ＡＮＤ回路３はＰＮパターン発生回路１ａ
とＰＮパターン発生回路１ｂの出力の論理積結果、即ち
ＰＮ（１）・ＰＮ（１５）、ＰＮ（２）・ＰＮ（１）・
・・という基準パターンを出力する。

【００６４】比較回路５は受信データ入力端子４に入力
されたデータとＡＮＤ回路３の出力とを比較し、違って
いるビット数だけパルスを出力する。ここでは、ＰＮ
（４）・ＰＮ（３）がビットエラーを発生しているの
で、比較回路５はそれを検出してパルスを出力する。こ
のときエラーカウンタ６のカウント値は、比較回路５が
出力するパルスが入力されることで、カウント値ｘから
カウント値（ｘ＋１）に変化する。

【００６５】一方図３は、受信データ入力端子４に、７
ビット位相がずれたＰＮパターンと元のＰＮパターンと
の論理積によってマーク率可変となったＰＮパターンが
入力された場合のタイミングチャートを示す図である。

【００６６】図３に示すタイミングチャートによれば、
位相比較回路２には、ＰＮパターン発生回路１ａの出力
するパターンとＰＮパターン発生回路１ｂの出力するパ
ターンとの位相差が７ビットになるような設定値が予め
設定されている。

【００６７】このため、ＰＮパターン発生回路が順次Ｐ
Ｎ（１）、ＰＮ（２）・・・と出力しているときに、Ｐ
Ｎパターン発生回路１ｂは、これとは位相が７ビットず
れてＰＮ（８）、ＰＮ（９）・・・を出力する。

【００６８】ＡＮＤ回路３はこれらの出力の論理積を演
算し、順次ＰＮ（１）・ＰＮ（８）、ＰＮ（２）・ＰＮ
（９）・・・を出力する。この出力は、受信データ入力
端子４に入力されているデータと同様で、７ビット位相
をずらしたＰＮパターンと元のＰＮパターンとの論理積
によって得られた結果であるため、ビット誤り測定が可
能である。

【００６９】そして、受信データ入力端子４において
は、ＰＮ（４）・ＰＮ（１１）が誤って入力されている
ので、比較回路５はそのときパルスを出力し、エラーカ
ウンタ６によってカウントされる。

【００７０】このように、本実施の形態における構成に
よれば、受信データ入力端子４に入力されているデータ
が、７ビット位相をずらしたＰＮパターンと元のＰＮパ
ターンとの論理積によるマーク率可変の場合にも、設定
値を変更することにより、エラーの測定が可能である。

【００７１】また、任意のビット位相をずらしたＰＮパ
ターンと元のＰＮパターンとの論理積によるマーク率可
変の場合にも、回路を変更せずに、図１に示す位相制御
回路２の設定値を変更するだけで、エラーの測定が可能
となる。

【００７２】Ｂ．第２の実施の形態 図４は、本発明の第２の実施の形態にかかるマーク率可
変パターン誤り測定回路の構成を示すブロック図であ
る。この図４においては、受信データ入力端子に高速な
信号が入力されるような場合を想定している。具体的に
は、受信データ入力端子に入力されるデータを分離し、
低速でパラレルで信号処理を行う構成となっている。

【００７３】図４において、２は予め決められた設定値
が入力される位相制御回路、また１１ａおよび１１ｂ
は、各々ｎ本パラレルのＰＮパターンを出力するＰＮパ
ターン発生回路である。

【００７４】なお１１ａ-1〜１１ａ-nはＰＮパターン発
生回路１１ａの出力、１１ｂ-1〜１１ｂ-nはＰＮパター
ン発生回路１１ｂの出力である。また位相制御回路２に
おける位相制御方法は、前述の通りである。

【００７５】１３-1〜１３-i〜１３-nはＰＮパターン発
生回路１１ａおよび１１ｂの出力が各々入力されるＡＮ
Ｄ回路、１５は受信データ入力端子４に入力されたデー
タとＡＮＤ回路１３-1〜１３-i〜１３-nの出力とを比較
する比較回路である。

【００７６】また、１６は比較回路１５の出力パルスを
計数するエラーカウンタ、１７は受信データ入力端子４
に入力されたシリアルデータをｎ本のパラレルデータに
分離する１：ｎ分離回路である。

【００７７】ｎ個のＡＮＤ回路１３-1〜１３-nにおいて
は、例えばｉ番目のＡＮＤ回路１３-iには、ＰＮパター
ン発生回路１１ａのｉ番目の出力１１ａ-iと、ＰＮパタ
ーン発生回路１１ｂのｉ番目の出力１１ｂ-iとが入力さ
れ、それぞれのＰＮパターン発生回路における対応する
出力の論理積を出力する。

【００７８】比較回路１５には、ｎ個のＡＮＤ回路１３
-1〜１３-nの出力と、１：ｎ分離回路１７の出力とが入
力され、それぞれ対応したビットのビット比較を行う。
そして比較回路１５は、ビット誤りを検出した数だけパ
ルスを出力し、エラーカウンタ１６はそのパルスを計数
する。

【００７９】図５ならびに図６は、図４に示す構成にお
けるタイミングチャートを示す図であり、図５は受信デ
ータ入力端子４に、１ビット遅延したＰＮパターンと元
のＰＮパターンとの論理積によりマーク率可変としたマ
ーク率１／４のＰＮパターンが入力された場合を示して
いる。

【００８０】また図６は、受信データ入力端子４に、７
ビット遅延したＰＮパターンと元のＰＮパターンとの論
理積によりマーク率可変としたマーク率１／４のＰＮパ
ターンが入力された場合を示している。

【００８１】図５あるいは図６の何れに示すタイミング
チャートも、上述したような図２あるいは図３に示すタ
イミングチャートをパラレルで信号処理したものと等価
であるため、図２あるいは図３と同じように説明でき
る。

【００８２】この結果、図５あるいは図６のタイミング
チャートでは、位相制御回路２に設定される設定値が異
なっているため、ＰＮパターン発生回路１１ａの出力位
相とＰＮパターン発生回路１１ｂの出力位相との関係が
異なっている。このため本実施の形態では、受信データ
入力端子４に、例えば図６に示すようなデータが入力さ
れた場合においても、エラー測定が可能である。

【００８３】このように上述した各実施の形態によれ
ば、２つのＰＮパターン発生回路と、これら２つのＰＮ
パターン発生回路が出力するＰＮパターンの位相関係を
制御する位相制御回路とから構成されている。これら２
つのＰＮパターン発生回路の出力は、外部からの設定値
を変更することにより、任意ビット遅延させて、２つの
ＰＮパターン発生回路からＡＮＤ回路に入力される。

【００８４】これにより、受信データ入力端子に任意の
ビットだけ位相ずらしたＰＮパターンと元のＰＮパター
ンとの論理積によってマーク率可変としたＰＮパターン
にあっても、ビット誤りの測定が可能である。

【００８５】

【発明の効果】以上説明したように、この発明の請求項
１によれば、位相制御回路によって出力のビット位相関
係が制御されて直列のマーク率１／２の疑似ランダムパ
ターンを出力する第１の疑似ランダムパターン発生回路
の出力と第２の疑似ランダムパターン発生回路の出力と
は論理積回路によって論理積がとられ、比較回路は論理
積回路の出力と供給される被測定データとでビット比較
を行い誤りのビット数だけパルスを出力し、エラーカウ
ンタによって比較回路が出力するパルス数を計数する。
また、請求項２によれば、位相制御回路によって出力の
ビット位相関係制御されてｎ本並列のマーク率１／２の
疑似ランダムパターンを出力する第１の疑似ランダムパ
ターン発生回路のｎ本の出力と対応する第２の疑似ラン
ダムパターン発生回路のｎ本の出力とはｎ個の論理積回
路によって論理積がとられ、比較回路は論理回路の出力
と供給される直列の被測定データをビット分離してｎ本
の並列データを出力する１：ｎ分離回路の出力とでビッ
ト比較を行い誤りのビット数だけパルスを出力し、エラ
ーカウンタによって比較回路が出力するパルス数を計数
する。さらに位相制御回路には、第１の疑似ランダムパ
ターン発生回路の出力と第２の疑似ランダムパターン発
生回路の出力との間の位相関係を任意に変更可能とする
設定値を供給するので、回路規模を増大させないで、マ
ーク率を可変したＰＮパターンのエラー測定を可能にす
るマーク率可変パターン誤り測定回路が実現可能である
という効果が得られる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態にかかるマーク率
可変パターン誤り測定回路の構成を示すブロック図であ
る。

【図２】 同実施の形態における動作を説明するタイミ
ングチャートである。

【図３】 同実施の形態において、受信データ入力端子
４に、７ビット位相がずれたＰＮパターンと元のＰＮパ
ターンとの論理積によってマーク率可変となったＰＮパ
ターンが入力された場合のタイミングチャートを示す図
である。

【図４】 本発明の第２の実施の形態にかかるマーク率
可変パターン誤り測定回路の構成を示すブロック図であ
る。

【図５】 同実施の形態において、受信データ入力端子
４に、１ビット遅延したＰＮパターンと元のＰＮパター
ンとの論理積によりマーク率可変としたマーク率１／４
のＰＮパターンが入力された場合のタイミングチャート
を示す図である。

【図６】 同実施の形態において、受信データ入力端子
４に、７ビット遅延したＰＮパターンと元のＰＮパター
ンとの論理積によりマーク率可変としたマーク率１／４
のＰＮパターンが入力された場合のタイミングチャート
を示す図である。

【図７】 従来のマーク率可変パターン誤り測定回路の
構成を示すブロック図である。

【図８】 図７に示す構成における動作を説明するタイ
ミングチャートである。

【図９】 従来技術において、ビット誤り測定を行うと
きの測定系の構成を示すブロック図である。

【図１０】 従来技術において、１：ｍ分離回路を評価
するときの測定系の構成を示すブロック図である。

【図１１】 図１０に示す構成において、１：ｍ分離回
路５４のｍを２とした場合の各部の出力パターンを示す
タイミングチャートである。

【図１２】 ＰＮパターンの特徴を説明するための図で
ある。

【図１３】 図１１に示した１：ｍ分離回路５４の出力
を置換した等価パターンを示す図である。

【図１４】 図７に示す構成において、受信データ入力
端子２４に１：ｍ分離回路５４の出力が入力されたとき
の動作を示すタイミングチャートである。

【図１５】 従来技術による他の構成を示す図である。

【図１６】 図１５に示す構成において、ｎを４とした
ときのタイミングチャートを示す図である。

【図１７】 図１５に示す構成において、図１４と同様
に７ビット遅延したＰＮパターンと元のＰＮパターンと
の論理積であるマーク率可変パターンが入力された場合
の、タイミングチャートを示す図である。

【符号の説明】

１ａ、１１ａ ＰＮパターン発生回路（第１の疑似ラ
ンダムパターン発生回路） １ｂ、１１ｂ ＰＮパターン発生回路（第２の疑似ラ
ンダムパターン発生回路） ２ 位相制御回路 ３ ＡＮＤ回路（論理積回路） １３-1〜１３-n ＡＮＤ回路（論理積回路） ５、１５ 比較回路 ６、１６ エラーカウンタ １７ １：ｎ分離回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 直列のマーク率１／２の疑似ランダムパ
   ターンを出力する第１の疑似ランダムパターン発生回路
   （１ａ）ならびに第２の疑似ランダムパターン発生回路
   （１ｂ）と、 前記第１の疑似ランダムパターン発生回路の出力と前記
   第２の疑似ランダムパターン発生回路の出力とのビット
   位相関係を制御する位相制御回路（２）と、 前記第１の疑似ランダムパターン発生回路の出力と前記
   第２の疑似ランダムパターン発生回路の出力との論理積
   を演算する論理積回路（３）と、 供給される被測定データと前記論理積回路の出力とでビ
   ット比較を行い誤りのビット数だけパルスを出力する比
   較回路（５）と、 前記比較回路が出力するパルス数を計数するエラーカウ
   ンタ（６）と を具備することを特徴とするマーク率可変パターン誤り
   測定回路。
2. 【請求項２】 ｎ本並列のマーク率１／２の疑似ランダ
   ムパターンを出力する第１の疑似ランダムパターン発生
   回路（１１ａ）ならびに第２の疑似ランダムパターン発
   生回路（１１ｂ）と、 前記第１の疑似ランダムパターン発生回路の出力と前記
   第２の疑似ランダムパターン発生回路の出力とのビット
   位相関係を制御する位相制御回路（２）と、 前記第１の疑似ランダムパターン発生回路のｎ本の出力
   と対応する前記第２の疑似ランダムパターン発生回路の
   ｎ本の出力との論理積を演算するｎ個の論理積回路（１
   ３-1〜１３-i〜１３-n）と、 供給される直列の被測定データをビット分離してｎ本の
   並列データを出力する１：ｎ分離回路（１７）と、 前記１：ｎ分離回路の出力と対応する前記ｎ個の論理積
   回路の出力とでビット比較を行い誤りのビット数だけパ
   ルスを出力する比較回路（１５）と、 前記比較回路の出力するパルス数を計数するエラーカウ
   ンタ（１６）と を具備することを特徴とするマーク率可変パターン誤り
   測定回路。
3. 【請求項３】 前記位相制御回路には、 前記第１の疑似ランダムパターン発生回路の出力と前記
   第２の疑似ランダムパターン発生回路の出力との間の位
   相関係を任意に変更可能とする設定値が供給されること
   を特徴とする請求項１あるいは請求項２の何れかに記載
   のマーク率可変パターン誤り測定回路。