JP3422403B2

JP3422403B2 - パス監視システム

Info

Publication number: JP3422403B2
Application number: JP19878096A
Authority: JP
Inventors: 伸藤本; 雄一生井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-07-29
Filing date: 1996-07-29
Publication date: 2003-06-30
Anticipated expiration: 2016-07-29
Also published as: JPH1051513A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパス監視システムに
関する。このパス監視システムは、有線／無線通信シス
テムにおける送受信装置間又はＬＳＩ化された送受信パ
ッケージ（ＰＫＧ）間のデータパスの正常／異常を監視
するものである。

【０００２】通信装置においては通信品質の確保及び保
守性の向上を図ることがより一層望まれているが、これ
に答えるためにデータパスの監視を行うようになった。
しかし、実際の異常でなく別の要因によって疑似的に異
常と判定してしまい、誤った保守作業を行うことがある
ので、このようなことを防止することができるパス監視
システムが要望されている。

【０００３】

【従来の技術】図１４に従来のパス監視システムにおけ
るパスパターン発生回路の構成図、図１５にパスパター
ンチェック回路の構成図を示し、その説明を行う。

【０００４】図１４に符号１１で示すパスパターン発生
回路は、符号１２で示すタイミング発生部と、１３で示
すパスパターン挿入部とを具備して構成されている。パ
スパターン挿入部１３は、フリップフロップ（ＦＦ）１
４，１６と、セレクタ（ＳＥＬ）１５とを具備して構成
されている。

【０００５】タイミング発生部１２は、データＤ１にパ
スの状態を監視するためのパスパターンデータを挿入す
るタイミング信号Ｔ１を発生するものであり、これはＮ
バイトが「Ｈ」パルスのフレームパルス信号ＦＰ１をク
ロック信号ＣＫ１でトリガすることによって行われる。

【０００６】即ち、図１６に示す時刻ｔ１のクロック信
号ＣＫ１の立ち上がりエッジで「Ｌ」から「Ｈ」に立ち
上がり、時刻ｔ２の立ち上がりエッジで「Ｌ」に立ち下
がるＮバイト（ここでは１バイト）が「Ｈ」レベルのタ
イミング信号Ｔ１を発生してＦＦ１４の反転リセット端
及びセレクタ１５の選択制御端へ出力する。

【０００７】パスパターン挿入部１３は、データＤ１に
パスパターンデータとして”１／０”の交番データを挿
入するものである。パスパターン挿入部１３のＦＦ１４
は、データ反転出力端とデータ入力端とが接続されるト
グル構成となっており、タイミング信号Ｔ１の「Ｈ」の
供給時に、クロック端にクロック信号ＣＫ１の立ち上が
りエッジが入力される毎に、データ出力端からクロック
信号ＣＫ１を２分周した”１／０”の交番データをセレ
クタ１５の一入力端へ出力する。

【０００８】セレクタ１５は、選択制御端にタイミング
信号Ｔ１の「Ｈ」が供給されている場合に、ＦＦ１４の
出力データを選択するようになっているので、先の”１
／０”の交番データを選択してＦＦ１６のデータ入力端
へ出力する。

【０００９】ＦＦ１６は、その入力された”１／０”の
交番データをクロック信号ＣＫ１の立ち上がりエッジで
トリガして保持し、データＤ２として出力する。従っ
て、図１６に示すように、タイミング信号Ｔ１が「Ｌ」
の場合にデータＤ１がデータＤ２として出力され、
「Ｈ」の場合に”１／０”の交番データが送信データＤ
２として出力されることになる。

【００１０】この送信データＤ２は、図示せぬパスを介
して図１５に符号２１で示すパスパターンチェック回路
に入力される。パスパターンチェック回路２１は、符号
２２で示すタイミング発生部と、２３で示すパスアラー
ム検出部とを具備して構成されている。パスアラーム検
出部２３は、直列接続された８ビットのデータを保持さ
れるＦＦ２４，２５，２６，２７，２８，２９，３０，
３１と、オア回路（ＯＲ）３２と、オア回路３２の出力
データＴ４を保持するＦＦ３３とを具備して構成されて
いる。

【００１１】タイミング発生部２２は、パスを伝送され
てきたデータＤ２からパスが正常か否かを検出するため
のタイミング信号Ｔ１及びＴ２を発生するものであり、
これはＮバイトが「Ｈ」パルスのフレームパルス信号Ｆ
Ｐ２を、クロック信号ＣＫ１に同期したクロック信号Ｃ
Ｋ２でトリガすることによって行われる。

【００１２】即ち、タイミング信号Ｔ２の発生は、フレ
ームパルス信号ＦＰ２のＮバイトの「Ｈ」をクロック信
号ＣＫ１に同期したクロック信号ＣＫ２の立ち上がりエ
ッジでトリガすることによって行われ、タイミング信号
Ｔ３の発生は、タイミング信号Ｔ２の立ち下がりエッジ
と同タイミングのクロック信号ＣＫ２の立ち上がりエッ
ジで１ビット間「Ｈ」となるように行われる。

【００１３】時刻ｔ１〜ｔ２間に示すように、タイミン
グ信号Ｔ２は「Ｈ」となって、各ＦＦ２４〜３１のリセ
ット端に供給されると、データＤ２の”１／０”の交番
データがクロック信号ＣＫ２でトリガされることによっ
て各ＦＦ２４〜３１の３１側から２４に向かって順に保
持される。

【００１４】つまり、ＦＦ３１に”１”が保持されるの
で、そのデータ反転出力端の出力データが”０”とな
り、ＦＦ３０に”０”が保持されるので、そのデータ出
力端の出力データが”０”となり、…、以下ＦＦ２４の
データ出力端の出力データまで全て”０”となって、こ
れら”０”の出力データがオア回路３２に入力される。

【００１５】従って、オア回路３２の出力データＴ４
は”０”となり、この”０”がタイミング信号Ｔ３の立
ち上がりエッジによってＦＦ３３に保持され、パスアラ
ームデータＰＡ１として出力される。この場合は、パス
アラームデータＰＡ１は”０”なのでパスの異常は示さ
ない。

【００１６】ここで、タイミング信号Ｔ２が時刻ｔ１〜
ｔ２間において「Ｈ」の場合に、上述した１バイトの”
１／０”の交番データ以外のデータが各ＦＦ２４〜３１
に保持され、各ＦＦ２４〜３１の何れかの出力データの
１つでも「Ｈ」となると、オア回路３２から図１６に符
号３５で示す「Ｈ」のデータＴ４が出力されてＦＦ３３
に保持されるので、パスアラームデータＰＡ１が符号３
６で示すように「Ｈ」となって、パスが異常であること
を示すようになっている。

【００１７】

【発明が解決しようとする課題】ところで、上述した従
来のパス監視システムにおいては、クロック信号ＣＫ１
とＣＫ２の何れかにドリフトが生じ、双方のクロック信
号ＣＫ１とＣＫ２との位相にずれが生じた場合、パスパ
ターンチェック回路２１の各ＦＦ２４〜３１に、パスパ
ターン発生回路１１から送出されたデータＤ２の”１／
０”の交番データ以外の配列のデータが保持されること
になるので、パスが正常であるにも関わらず、パスの異
常を示す「Ｈ」のパスアラームデータＰＡ１が出力され
てしまう問題があった。

【００１８】このような誤ったパスアラームデータＰＡ
１が出力されると、保守者に誤った情報が通知されるの
で保守効率が低下する。また、送受信ＰＫＧであるパス
パターン発生回路１１とパスパターンチェック回路２１
とが、現用／予備の２重化構成の場合、不要な切替えが
生じることになる。

【００１９】本発明は、このような点に鑑みてなされた
ものであり、送受信装置間のクロック信号のドリフトに
よるデータパスの誤った異常検出を防止することができ
るパス監視システムを提供することを目的としている。

【００２０】

【課題を解決するための手段】図１に本発明の原理図を
示す。この図に示すパス監視システムは、送信装置２０
１と受信装置２０２間のデータが伝送されるパスの正常
／異常状態を監視するものであり、本発明の特徴は、送
信装置２０１に、Ｎバイトハイレベル，Ｎバイトローレ
ベルのパスパターンデータを送信クロックに同期して発
生する発生回路３５を具備し、受信装置２０２に、送信
装置２０１からパスを介して伝送されてきたパスパター
ンデータの各Ｎバイトの概略中心箇所を受信クロックに
同期したタイミング信号でサンプングし、このサンプリ
ングデータの論理和によりパスの異常を示すパスアラー
ムデータＰＡ２を出力するチェック回路４３を具備して
構成したことにある。

【００２１】このような構成によれば、チェック回路４
３によって、パスを伝送されてきたＮバイトハイレベ
ル，Ｎバイトローレベルのパスパターンデータの概略中
心箇所をサンプリングするので、送受信クロックの位相
ずれでサンプリング箇所が多少ずれたとしても、パスパ
ターンデータの同一レベルをサンプリングするので、従
来のように、パスが正常であるにも関わらず、パスの異
常を示すことになる他のレベル部分をサンプリングして
しまうといったことがなくなる。

【００２２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図２は本発明の第１実施形
態によるパス監視システムにおけるパスパターン発生回
路のブロック構成図であり、図３はパスパターンチェッ
ク回路である。この図２及び図３に示す第１実施形態に
おいて図１４及び図１５に示した従来例の各部に対応す
る部分には同一符号を付し、その説明を省略する。

【００２３】図２において、符号３５はパスパターン発
生回路であり、３６で示すタイミング発生部と、３７で
示すパスパターン挿入部とを具備して構成されている。
パスパターン挿入部３７は、オア回路（ＯＲ）３８と、
アンド回路（＆）３９と、フリップフロップ（ＦＦ）４
０とを具備して構成されている。

【００２４】タイミング発生部３６は、パスに伝送され
るデータＤ１にパスの状態を監視するためのパスパター
ンデータを挿入するタイミング信号Ａ１及びＡ２を発生
するものであり、これはＮバイトが「Ｈ」パルスのフレ
ームパルス信号ＦＰ１をクロック信号ＣＫ１でトリガす
ることによって行われる。

【００２５】即ち、図１６に示す時刻ｔ１のクロック信
号ＣＫ１の立ち上がりエッジで「Ｌ」から「Ｈ」に立ち
上がり、時刻ｔ４の立ち上がりエッジで「Ｌ」に立ち下
がるＮバイトが「Ｈ」レベルのタイミング信号Ａ１を発
生してオア回路３８の一入力端へ出力すると共に、時刻
ｔ４のクロック信号ＣＫ１の立ち上がりエッジで「Ｈ」
から「Ｌ」に立ち下がり、時刻ｔ７の立ち上がりエッジ
で「Ｈ」に立ち上がるＮバイトが「Ｌ」レベルのタイミ
ング信号Ａ２を発生してアンド回路３９へ出力する。

【００２６】パスパターン挿入部３７は、データＤ１に
パスパターンデータとしてＮバイトの「Ｈ」と、この
「Ｈ」に継続するＮバイトの「Ｌ」とを挿入するもので
ある。パスパターン挿入部３７のオア回路３８は、タイ
ミング信号Ａ１とデータＤ１との論理和を取って出力す
るものであり、時刻ｔ１〜ｔ４間においてタイミング信
号Ａ１の「Ｈ」をアンド回路３９へ出力する。

【００２７】アンド回路３９は、オア回路３８の出力デ
ータとタイミング信号Ａ２との論理積を取って出力する
ものであり、時刻ｔ１〜ｔ４間においては、オア回路３
８から出力されるタイミング信号Ａ１の「Ｈ」と、タイ
ミング信号Ａ２の「Ｈ」とが入力されるので「Ｈ」をＦ
Ｆ４０へ出力し、時刻ｔ４〜ｔ７間においては、オア回
路３８から出力されるタイミング信号Ａ１の「Ｌ」と、
タイミング信号Ａ２の「Ｌ」とが入力されるので「Ｌ」
を出力する。

【００２８】ＦＦ４０は、アンド回路３９の出力データ
をクロック信号ＣＫ１でトリガして保持し、この保持デ
ータＤ２を出力するものであり、時刻ｔ１〜ｔ４間にお
いては、アンド回路３９から出力される「Ｈ」をトリガ
して保持し、時刻ｔ４〜ｔ７間においては、アンド回路
３９から出力される「Ｌ」をトリガして保持する。

【００２９】従って、出力データＤ２は、データＤ１の
間に時刻ｔ１〜ｔ４間でＮバイトの「Ｈ」即ちパスパタ
ーンデータ”１”が挿入され、時刻ｔ４〜ｔ７間でＮバ
イトの「Ｌ」即ちパスパターンデータ”０”が挿入され
たものとなる。

【００３０】この送信データＤ２は、図３に符号４３で
示すパスパターンチェック回路に入力される。パスパタ
ーンチェック回路４３は、符号４４で示すタイミング発
生部と、４５で示すパスアラーム検出部とを具備して構
成されている。パスアラーム検出部４５は、ＦＦ４６，
４７，４９と、オア回路４８とを具備して構成されてい
る。

【００３１】タイミング発生部４４は、パスを伝送され
てきたデータＤ２からパスが正常か否かを検出するため
のタイミング信号Ｂ１，Ｂ２及びＢ３を発生するもので
あり、これはＮバイトが「Ｈ」パルスのフレームパルス
信号ＦＰ２を、クロック信号ＣＫ１に同期したクロック
信号ＣＫ２でトリガすることによって行われる。

【００３２】タイミング信号Ｂ１は、図４に時刻ｔ２〜
ｔ３間に示すように、データＤ２のＮバイトのパスパタ
ーンデータ”１”の略中央部分のクロック信号ＣＫ２の
１周期分に該当する「Ｈ」パルスデータである。

【００３３】タイミング信号Ｂ２は、時刻ｔ５〜ｔ６間
に示すように、データＤ２のＮバイトのパスパターンデ
ータ”０”の略中央部分のクロック信号ＣＫ２の１周期
分に該当する「Ｈ」パルスデータである。

【００３４】タイミング信号Ｂ３は、時刻ｔ７で示すよ
うに、データＤ２のＮバイトのパスパターンデータ”
０”から他のデータに切り替わるクロック信号ＣＫ２の
立ち上がりエッジから１周期分「Ｈ」となるパルスデー
タである。

【００３５】タイミング信号Ｂ１の「Ｈ」がＦＦ４６の
クロック端に入力されることによって、データＤ２のパ
スパターンデータ”１”がトリガされて保持される。こ
の時、”１”が保持されたＦＦ４６のデータ反転出力端
から”０”がオア回路４８の一入力端へ出力される。

【００３６】また、タイミング信号Ｂ２の「Ｈ」がＦＦ
４７のクロック端に入力されることによって、データＤ
２のパスパターンデータ”０”がトリガされて保持さ
れ、この保持データ”０”がデータ出力端からオア回路
４８の他入力端へ出力される。

【００３７】従って、オア回路４８で双方データ”０”
と”０”の論理和が取られることによってデータ”０”
がＦＦ４９のデータ入力端へ出力される。またタイミン
グ信号Ｂ３の「Ｈ」がＦＦ４９のクロック端へ入力され
ると、オア回路４８からのデータ”０”がトリガされて
保持され、この保持データ”０”がパスアラームデータ
ＰＡ２として出力される。この場合は、パスアラームデ
ータＰＡ２は”０”なのでパスの異常は示さない。

【００３８】ここで、クロック信号ＣＫ１とＣＫ２の何
れかにドリフトが生じ、双方のクロック信号ＣＫ１とＣ
Ｋ２との位相にずれが生じた場合、各タイミング信号Ｂ
１〜Ｂ３の「Ｈ」パルスの発生タイミングがずれること
になるが、通常その位相ずれはＮバイトの”１”及び”
０”の時間幅をずれることがない。

【００３９】実際にパスの異常を示す”１”のパスアラ
ームデータＰＡ２が出力される場合は、データＤ２のＮ
バイトの”１”のパスパターンデータが挿入された箇所
に、パスパターンチェック回路４３への入力時点で”
０”が挿入されるか、Ｎバイトの”０”のパスパターン
データが挿入された箇所に”１”が挿入された場合であ
る。

【００４０】以上説明した第１実施形態のパス監視シス
テムによれば、パスアラームデータＰＡ２は”０”のま
まであり、従来のように、パスが正常であるにも関わら
ず、パスの異常を示す”１”のパスアラームデータＰＡ
２が出力されるといったことがなくなる。

【００４１】これによって、誤ったパスアラームデータ
ＰＡ２が出力されることによって、保守者に誤った情報
が通知され保守効率が低下するといったことが無くな
り、また、送受信ＰＫＧであるパスパターン発生回路３
５とパスパターンチェック回路４３とが、現用／予備の
２重化構成の場合に不要な切替えが生じるといったこと
も無くなる。

【００４２】次に、第２実施形態を図５を参照して説明
する。但し、図５に示す第２実施形態において、図２及
び図３に示した第１実施形態の各部に対応する部分には
同一符号を付し、その説明を省略する。

【００４３】図５において、符号５１は第１ＰＫＧ、５
２は第２ＰＫＧ、５３は第３ＰＫＧ、５４は第４ＰＫＧ
であり、第１ＰＫＧ５１にはパスパターン発生回路３５
が形成され、第２ＰＫＧ５２にはパスパターンチェック
回路４３が、第３ＰＫＧ５３にはＰＬＬ(Phase Locked
Loop) 回路５５及びドリフト検出回路５６が、第４ＰＫ
Ｇ５４にはＰＬＬ回路５７及びドリフト検出回路５８が
形成されている。

【００４４】また、各ドリフト検出回路５６，５８は、
図６に示すようにタイミング発生回路６０及びＦＦ６１
を具備して構成されている。ＰＬＬ回路５５は、入力信
号である所定データ幅の「Ｈ」パルスが一定間隔となっ
たフレームパルス信号ＦＰ３に同期したフレームパルス
信号ＦＰ１と、クロック信号ＣＫ１とを、パスパターン
発生回路３５及びドリフト検出回路５６へ出力する。

【００４５】図７に、時刻ｔ３〜ｔ６間が「Ｈ」のフレ
ームパルス信号ＦＰ３と、このフレームパルス信号ＦＰ
３の「Ｈ」区間の両エッジに、立ち上がりエッジが同期
したクロック信号ＣＫ１とを示す。

【００４６】ドリフト検出回路５６は、クロック信号Ｃ
Ｋ１が所定量以上ドリフトした場合に、そのドリフトし
たことを示すドリフトアラームデータＤＡ１を出力する
ものであり、まず、フレームパルス信号ＦＰ１とクロッ
ク信号ＣＫ１の双方の入力信号より図７に示すように、
時刻ｔ３で示すフレームパルス信号ＦＰ３の立ち上がり
エッジから遅れ／進み方向にクロック信号ＣＫ１の３周
期（３ビット）分が「Ｈ」となったウィンドウデータＷ
１を発生する。

【００４７】そしてその「Ｈ」のウィンドウデータＷ１
をＦＦ６１のデータ入力端へ出力し、ＦＦ６１のクロッ
ク端に入力されるフレームパルス信号ＦＰ３の時刻ｔ３
における立ち上がりエッジでトリガして保持し、この
「Ｈ」の保持データの反転データ「Ｌ」をデータ反転出
力端からドリフトアラームデータＤＡ１として出力す
る。この出力されたドリフトアラームデータＤＡ１は
「Ｌ」なのでクロック信号ＣＫ１のドリフトは示さな
い。

【００４８】ここで、ＰＬＬ回路５５の何らかの原因に
よってクロック信号ＣＫ１がドリフトし、図７に時刻ｔ
８で示すようにウィンドウデータＷ１が４ビット遅れ方
向にずれたとする。この場合、ドリフト検出回路５６の
ＦＦ６１にて、ウィンドウデータＷ１の「Ｌ」がフレー
ムパルス信号ＦＰ３の立ち上がりエッジでトリガされる
ことになるので、ドリフトアラームデータＤＡ１が
「Ｈ」となってクロック信号ＣＫ１がドリフトしたこと
を示す状態となる。

【００４９】以上説明した第２実施形態のパス監視シス
テムによれば、パスアラームデータＰＡ２が送出される
前に、クロック信号ＣＫ１又はＣＫ２のドリフトを示す
ドリフトアラームデータＤＡ１又はＤＡ２が送出される
ので、パスアラームデータＰＡ２の送出以前にクロック
信号ＣＫ１又はＣＫ２のドリフトを認識することが可能
となる。

【００５０】次に、第３実施形態を図８を参照して説明
する。但し、図８は第３実施形態の受信側のパスパター
ンチェック回路を示すものであり、送信側のパスパター
ン発生回路は、図２に示した第１実施形態のパスパター
ン発生回路３５と同様とする。

【００５１】図８に符号６３で示すパスパターンチェッ
ク回路は、６４で示すタイミング発生部と、６５で示す
パスアラーム検出部とを具備して構成されている。パス
アラーム検出部６５は、ＦＦ６７，６８，７０，７２，
７３，７５と、オア回路６９，７４とを具備して構成さ
れている。

【００５２】タイミング発生部６４は、図２に示すパス
パターン発生回路３５から出力され、パスを伝送されて
きたデータＤ２からパスが正常か否かを検出するための
タイミング信号Ｂ１１，…，Ｂ１ｘ，…，Ｂ１ｎと、Ｂ
２１，…，Ｂ２ｘ，…，Ｂ２ｎと、Ｂ３とを発生するも
のであり、これはＮバイトが「Ｈ」パルスのフレームパ
ルス信号ＦＰ２を、クロック信号ＣＫ１に同期したクロ
ック信号ＣＫ２でトリガすることによって発生される。

【００５３】タイミング信号Ｂ１１，…，Ｂ１ｘ，…，
Ｂ１ｎは、図９に時刻ｔ１〜ｔ７間に示すように、デー
タＤ２のＮバイトのパスパターンデータ”１”の区間に
１ビット幅の「Ｈ」パルスが複数個配置されるように出
力されるものであり、この例では時刻ｔ２〜ｔ３間にＢ
１１が配置され、時刻ｔ４〜ｔ５間にＢ１ｘが配置さ
れ、時刻ｔ６〜ｔ７間にＢ１ｎが配置されるように出力
される。

【００５４】タイミング信号Ｂ２１，…，Ｂ２ｘ，…，
Ｂ２ｎは、図９に時刻ｔ７〜ｔ１３間に示すように、デ
ータＤ２のＮバイトのパスパターンデータ”０”の区間
に１ビット幅の「Ｈ」パルスが、Ｂ１１，…，Ｂ１ｘ，
…，Ｂ１ｎと同数配置されるように出力されるものであ
り、この例では時刻ｔ８〜ｔ９間にＢ２１が配置され、
時刻ｔ１０〜ｔ１１間にＢ２ｘが配置され、時刻ｔ１２
〜ｔ１３間にＢ２ｎが配置されるように出力される。

【００５５】タイミング信号Ｂ３は、時刻ｔ１３で示す
ように、データＤ２のＮバイトのパスパターンデータ”
０”から他のデータに切り替わるクロック信号ＣＫ２の
立ち上がりエッジから１ビット分「Ｈ」となるパルスデ
ータである。

【００５６】ここで、タイミング信号Ｂ１１の「Ｈ」が
ＦＦ６７のクロック端に入力されることによって、デー
タＤ２のパスパターンデータ”１”がトリガされて保持
される。この”１”が保持されたＦＦ６７のデータ反転
出力端から”０”がオア回路６９の一入力端へ出力され
る。

【００５７】また、タイミング信号Ｂ２１の「Ｈ」がＦ
Ｆ６８のクロック端に入力されることによって、データ
Ｄ２のパスパターンデータ”０”がトリガされて保持さ
れ、この保持データ”０”がデータ出力端からオア回路
６９の他入力端へ出力される。

【００５８】従って、オア回路６９で双方データ”０”
と”０”の論理和が取られることによってデータ”０”
がＦＦ７０のデータ入力端へ出力される。またタイミン
グ信号Ｂ３の「Ｈ」がＦＦ７０のクロック端へ入力され
ると、オア回路６９からのデータ”０”がトリガされて
保持され、この保持データ”０”が第１アラームデータ
ＡＤ１として出力される。

【００５９】ここで出力される第１アラームデータＡＤ
１は、クロック信号ＣＫ２の位相がクロック信号ＣＫ１
の位相に対して進み方向にずれるドリフトが生じた場合
に時刻ｔ１３で”１”となって、クロック信号ＣＫ２が
進み方向に僅かにドリフトしたことを示すものとなる。

【００６０】また、タイミング信号Ｂ１ｎの「Ｈ」がＦ
Ｆ７２のクロック端に入力されることによって、データ
Ｄ２のパスパターンデータ”１”がトリガされて保持さ
れ、この”１”が保持されたＦＦ７２のデータ反転出力
端から”０”がオア回路７４の一入力端へ出力される。

【００６１】タイミング信号Ｂ２ｎの「Ｈ」がＦＦ７３
のクロック端に入力されることによって、データＤ２の
パスパターンデータ”０”がトリガされて保持され、こ
の保持データ”０”がデータ出力端からオア回路７４の
他入力端へ出力される。

【００６２】従って、オア回路６９の出力データが”
０”となってＦＦ７５のデータ入力端へ出力され、ここ
で、タイミング信号Ｂ３の「Ｈ」がＦＦ７５のクロック
端へ入力されると、データ”０”がトリガされて保持さ
れ、この保持データ”０”が第ｎアラームデータＡＤｎ
として出力される。

【００６３】ここで出力される第ｎアラームデータＡＤ
ｎは、クロック信号ＣＫ２の位相がクロック信号ＣＫ１
の位相に対して遅れ方向にずれるドリフトが生じた場合
に時刻ｔ１３で”１”となって、クロック信号ＣＫ２が
遅れ方向に僅かにドリフトしたことを示すものとなる。

【００６４】また、第ｘアラームデータＡＤｘについて
は、その出力構成回路を省略してあるが、第１アラーム
データＡＤ１及び第ｎアラームデータＡＤｎの出力構成
回路と同様であり、クロック信号ＣＫ２の位相がＣＫ１
と同相の場合に”０”となり、クロック信号ＣＫ２の位
相がクロック信号ＣＫ１の位相に対して進み又は遅れ方
向にずれるドリフトが生じた場合に時刻ｔ１３で”１”
となる。

【００６５】第ｘアラームデータＡＤｘが”１”の場合
は、第１アラームデータＡＤ１及び第ｎアラームデータ
ＡＤｎの何れかが”１”となっているので、これと合わ
せて確認することによって、クロック信号ＣＫ２が進み
又は遅れ方向の何れかに少なくともＮバイトの半分以上
ドリフトしたことが分かる。

【００６６】以上説明した第３実施形態のパス監視シス
テムによれば、受信クロック信号ＣＫ２が進み又は遅れ
方向にどれくらいドリフトしたかを認識することが可能
となる。

【００６７】次に、第４実施形態を図１０を参照して説
明する。但し、図１０は第４実施形態の受信側のパスパ
ターンチェック回路を示すものであり、送信側のパスパ
ターン発生回路は、図２に示した第１実施形態のパスパ
ターン発生回路３５と同様とする。

【００６８】図１０に符号７７で示すパスパターンチェ
ック回路は、７８で示すタイミング発生部と、７９で示
すパスアラーム検出部と、８０で示す評定回路とを具備
して構成されている。パスアラーム検出部７９は、ＦＦ
８２，８３，８５，８６，８７，８９，９０，９１，９
３と、オア回路８４，８８，９２とを具備して構成さ
れ、また、評定回路８０はアンド回路９５を具備して構
成されている。

【００６９】タイミング発生部７８は、図２に示すパス
パターン発生回路３５から出力され、パスを伝送されて
きたデータＤ２からパスが正常か否かを検出するための
タイミング信号Ｂ１１，Ｂ１２，Ｂ１３と、Ｂ２１，Ｂ
２２，Ｂ２３と、Ｂ３とを発生するものであり、これは
Ｎバイトが「Ｈ」パルスのフレームパルス信号ＦＰ２
を、クロック信号ＣＫ１に同期したクロック信号ＣＫ２
でトリガすることによって発生される。

【００７０】タイミング信号Ｂ２１，Ｂ２２，Ｂ２３
は、図１１に時刻ｔ１〜ｔ７間に示すように、データＤ
２のＮバイトのパスパターンデータ”１”の区間に１ビ
ット幅の「Ｈ」パルスが３個配置されるように出力され
るものであり、この例では時刻ｔ２〜ｔ３間にＢ１１が
配置され、時刻ｔ４〜ｔ５間にＢ１２が配置され、時刻
ｔ６〜ｔ７間にＢ１３が配置されるように出力される。

【００７１】タイミング信号Ｂ２１，Ｂ２２，Ｂ２３
は、図１１に時刻ｔ７〜ｔ１３間に示すように、データ
Ｄ２のＮバイトのパスパターンデータ”０”の区間に１
ビット幅の「Ｈ」パルスが、Ｂ１１，Ｂ１２，Ｂ１３と
同数配置されるように出力されるものであり、この例で
は時刻ｔ８〜ｔ９間にＢ２１が配置され、時刻ｔ１０〜
ｔ１１間にＢ２２が配置され、時刻ｔ１２〜ｔ１３間に
Ｂ２３が配置されるように出力される。

【００７２】タイミング信号Ｂ３は、時刻ｔ１３で示す
ように、データＤ２のＮバイトのパスパターンデータ”
０”から他のデータに切り替わるクロック信号ＣＫ２の
立ち上がりエッジから１ビット分「Ｈ」となるパルスデ
ータである。

【００７３】ここで、タイミング信号Ｂ１１の「Ｈ」が
ＦＦ８２のクロック端に入力されることによって、デー
タＤ２のパスパターンデータ”１”がトリガされて保持
される。この”１”が保持されたＦＦ８２のデータ反転
出力端から”０”がオア回路８４の一入力端へ出力され
る。

【００７４】また、タイミング信号Ｂ２１の「Ｈ」がＦ
Ｆ８３のクロック端に入力されることによって、データ
Ｄ２のパスパターンデータ”０”がトリガされて保持さ
れ、この保持データ”０”がデータ出力端からオア回路
８４の他入力端へ出力される。

【００７５】従って、オア回路８４で双方データ”０”
と”０”の論理和が取られることによってデータ”０”
がＦＦ８５のデータ入力端へ出力される。またタイミン
グ信号Ｂ３の「Ｈ」がＦＦ８５のクロック端へ入力され
ると、オア回路８５からのデータ”０”がトリガされて
保持され、この保持データ”０”がアンド回路９５の第
１入力端へ出力されると共に、第１ドリフトアラームデ
ータＤＡ１として出力される。

【００７６】ここで出力される第１ドリフトアラームデ
ータＤＡ１は、クロック信号ＣＫ２の位相がクロック信
号ＣＫ１の位相に対して進み方向にずれるドリフトが生
じた場合に時刻ｔ１３で”１”となって、クロック信号
ＣＫ２が進み方向に僅かにドリフトしたことを示すもの
となる。

【００７７】また、タイミング信号Ｂ１２の「Ｈ」がＦ
Ｆ８６のクロック端に入力されることによって、データ
Ｄ２のパスパターンデータ”１”がトリガされて保持さ
れ、この”１”が保持されたＦＦ８６のデータ反転出力
端から”０”がオア回路８８の一入力端へ出力される。

【００７８】タイミング信号Ｂ２２の「Ｈ」がＦＦ８７
のクロック端に入力されることによって、データＤ２の
パスパターンデータ”０”がトリガされて保持され、こ
の保持データ”０”がデータ出力端からオア回路８８の
他入力端へ出力される。

【００７９】従って、オア回路８８の出力データが”
０”となってＦＦ８９のデータ入力端へ出力され、ここ
で、タイミング信号Ｂ３の「Ｈ」がＦＦ８９のクロック
端へ入力されると、データ”０”がトリガされて保持さ
れ、この保持データ”０”がアンド回路９５の第２入力
端へ出力される。

【００８０】更に、タイミング信号Ｂ１３の「Ｈ」がＦ
Ｆ９０のクロック端に入力されることによって、データ
Ｄ２のパスパターンデータ”１”がトリガされて保持さ
れ、この”１”が保持されたＦＦ９０のデータ反転出力
端から”０”がオア回路９２の一入力端へ出力される。

【００８１】タイミング信号Ｂ２３の「Ｈ」がＦＦ９１
のクロック端に入力されることによって、データＤ２の
パスパターンデータ”０”がトリガされて保持され、こ
の保持データ”０”がデータ出力端からオア回路９２の
他入力端へ出力される。

【００８２】従って、オア回路９２の出力データが”
０”となってＦＦ９３のデータ入力端へ出力され、ここ
で、タイミング信号Ｂ３の「Ｈ」がＦＦ９３のクロック
端へ入力されると、データ”０”がトリガされて保持さ
れ、この保持データ”０”がアンド回路９５の第３入力
端へ出力されると共に、第２ドリフトアラームデータＤ
Ａ２として出力される。

【００８３】ここで出力される第２ドリフトアラームデ
ータＤＡ２は、クロック信号ＣＫ２の位相がクロック信
号ＣＫ１の位相に対して遅れ方向にずれるドリフトが生
じた場合に時刻ｔ１３で”１”となって、クロック信号
ＣＫ２が遅れ方向に僅かにドリフトしたことを示すもの
となる。

【００８４】この場合、アンド回路９５は全ての入力端
に”０”が入力端力されるので、”０”のパスアラーム
データＰＡを出力する。このパスアラームデータＰＡ
が”０”の場合は、パスの異常は示さない。

【００８５】このパスアラームデータＰＡは、第１及び
第２ドリフトアラームデータＤＡ１，ＤＡ２が”１”を
示す場合、即ち、各タイミング信号Ｂ１１，Ｂ１２，Ｂ
１３及びＢ２１，Ｂ２２，Ｂ２３が、Ｎバイト以上、進
み又は遅れ方向にずれた場合に、時刻ｔ１３で”１”と
なってパスの異常を示す。

【００８６】以上説明した第４実施形態のパス監視シス
テムによれば、受信クロック信号ＣＫ２が進み又は遅れ
方向に僅かにドリフトした場合にそれを認識することが
可能となる。また、第１実施形態同様の効果を得ること
ができる。

【００８７】次に、第５実施形態を図１２を参照して説
明する。但し、図１２に示す第５実施形態において、図
５に示した第２実施形態の各部に対応する部分には同一
符号を付し、その説明を省略する。

【００８８】図１２に示す第５実施形態のパス監視シス
テムは、図５に示したパス監視システムに０系のパスを
追加して構成したものである。即ち、送信側に図５に示
したパスパターン発生回路３５と同等のパスパターン発
生回路３５′を具備する０系の第０ＰＫＧ５１′を追加
し、受信側の第２ＰＫＧ５２に、図８に示したパスパタ
ーンチェック回路６３を３出力アラームデータＡＤ１，
ＡＤ２，ＡＤ３とした、０系のパスパターンチェック回
路６３′と１系のパスパターンチェック回路６３と、評
定回路１００と、０系又は１系のデータＤ２′又はＤ２
を選択するセレクタ１１０とを具備したものである。

【００８９】また、評定回路１００は、アンド回路１０
１，１０２と、オア回路１０３と、ナンド回路１０４，
１０５，１０６，１０７とを具備して構成されている。
このような構成の動作を図１３のタイミングチャートを
参照して説明する。時刻ｔ１において、０系のパスアラ
ームデータＰＡ′がパスの異常を示す”１”であり、こ
の”１”がナンド回路１０４の入力端に供給され、セレ
クタ１１０がナンド回路１０６から出力されるセレクト
信号ＳＥＬの”１”によって１系のデータＤ２を選択し
ているものとする。

【００９０】この場合、ドリフトアラームデータＤＡ１
又はＤＡ２が”０”であるとすると、オア回路１０３か
ら出力されるドリフトアラームデータＤＡが”０”とな
って、ナンド回路１０４及び１０５の反転入力端に供給
されている。また１系のパスアラームデータＰＡは”
０”であり、この”０”がナンド回路１０５の入力端に
供給されている。

【００９１】従って、ナンド回路１０４の出力データ
が”０”、ナンド回路１０５の出力データが”１”とな
り、この”１”とナンド回路１０６から出力されるセレ
クト信号ＳＥＬの”１”とが入力されるナンド回路１０
７の出力データが”０”、この”０”とナンド回路１０
４の出力データの”０”とが入力されるナンド回路１０
６の出力データであるセレクト信号ＳＥＬが”１”とな
っている。

【００９２】ここで０系のパスが復旧して時刻ｔ２に示
すように、０系パスアラームデータＰＡ′が”０”にな
ったとしても、セレクタ１１０はそれ以前から正常な１
系のパスを選択しているので、この場合、パス系の切替
えは行われない。

【００９３】即ち、０系パスアラームデータＰＡ′の”
０”がナンド回路１０４の入力端に入力され、その出力
データが”１”となっても、ナンド回路１０７の出力デ
ータは”１”のままなので、ナンド回路１０６から出力
されるセレクト信号ＳＥＬは”１”のままである。

【００９４】次に、１系のパスに何らかの異常が生じ、
時刻ｔ３に示すように１系パスアラームデータＰＡが”
１”となったとすると、ナンド回路１０５の出力データ
が”０”となり、ナンド回路１０７の出力データが”
１”となる。この”１”がナンド回路１０６に入力され
るので、ナンド回路１０６から出力されるセレクト信号
ＳＥＬが”０”となり、これによってセレクタ１１０が
０系のデータＤ２′を選択して出力する。

【００９５】次に、時刻ｔ４に示すように、０系パスア
ラームデータＰＡ′が”１”、１系パスアラームデータ
ＰＡが”０”、またドリフトアラームデータＤＡが”
１”となったとする。

【００９６】この場合、ナンド回路１０５の出力データ
が”１”となるが、ナンド回路１０４の出力データは”
１”のままであり、またナンド回路１０７の出力データ
も”１”のままなので、ナンド回路１０６から出力され
るセレクト信号ＳＥＬは”０”のままである。

【００９７】これは、０系パスアラームデータＰＡ′が
異常を示す”１”となるが、これはドリフトアラームデ
ータＤＡ１又はＤＡ２が起因するものであり、この場
合、実際のパスの異常ではないので系の切替えは行わな
いようになっている。

【００９８】時刻ｔ５において、０系パスアラームデー
タＰＡ′を”１”とさせていたドリフトアラームデータ
ＤＡ１又はＤＡ２が復旧し、０系パスアラームデータＰ
Ａ′が”０”となり、次に、時刻ｔ６において、ドリフ
トアラームデータＤＡ１又はＤＡ２の起因によって１系
パスアラームデータＰＡが”１”となっても評定回路１
００は、ドリフトアラームデータＤＡによって０系又は
１系パスアラームデータＰＡ′，ＰＡが変化していると
評定し、系の切替えを行わないようになっている。

【００９９】次に、時刻ｔ７において、０系パスアラー
ムデータＰＡ′が”１”、１系パスアラームデータＰＡ
が”０”、ドリフトアラームデータＤＡが”０”となっ
たとする。

【０１００】この場合、今まで０系のパスを選択してい
た状態で、ドリフトアラームデータＤＡが復旧し、０系
のパスに異常が生じ、１系のパスが復旧した状態なの
で、１系のパスへの切替えが行われる。

【０１０１】即ち、ナンド回路１０４の出力データが”
０”となるのでナンド回路１０６から出力されるセレク
ト信号ＳＥＬが”１”となってセレクタ１１０が１系の
データＤ２を選択して出力する。

【０１０２】以上説明した第５実施形態のパス監視シス
テムによれば、０系及び１系のパスの相互の切替えを本
来のパスの異常、クロック信号のドリフトによるパスの
異常に応じて適切に切り替えることができるので、不要
なパスの切替えを防止することができる。

【０１０３】

【発明の効果】以上説明したように、本発明のパス監視
システムによれば、送受信装置間のクロック信号のドリ
フトによるデータパスの誤った異常検出を防止すること
ができる効果がある。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の第１実施形態によるパス監視システム
のパスパターン発生回路のブロック構成図である。

【図３】本発明の第１実施形態によるパス監視システム
のパスパターンチェック回路のブロック構成図である。

【図４】図２及び図３に示すパスパターン発生回路及び
パスパターンチェック回路の動作を説明するためのタイ
ミングチャートである。

【図５】本発明の第２実施形態によるパス監視システム
のブロック構成図である。

【図６】図５に示すドリフト検出回路のブロック構成図
である。

【図７】図５に示すＰＬＬ回路及びドリフト検出回路の
動作を説明するためのタイミングチャートである。

【図８】本発明の第３実施形態によるパス監視システム
のパスパターンチェック回路のブロック構成図である。

【図９】図８に示すパスパターンチェック回路の動作を
説明するためのタイミングチャートである。

【図１０】本発明の第４実施形態によるパス監視システ
ムのパスパターンチェック回路のブロック構成図であ
る。

【図１１】図１０に示すパスパターンチェック回路の動
作を説明するためのタイミングチャートである。

【図１２】本発明の第５実施形態によるパス監視システ
ムのブロック構成図である。

【図１３】図１２に示すパス監視システムの動作を説明
するためのタイミングチャートである。

【図１４】従来例によるパス監視システムのパスパター
ン発生回路のブロック構成図である。

【図１５】従来例によるパス監視システムのパスパター
ンチェック回路のブロック構成図である。

【図１６】図１４及び図１５に示すパスパターン発生回
路及びパスパターンチェック回路の動作を説明するため
のタイミングチャートである。

【符号の説明】

３５発生回路４３チェック回路２０１送信装置２０２受信装置ＰＡ２パスアラームデータ

フロントページの続き (56)参考文献特開平４−258044（ＪＰ，Ａ) 特開平７−30617（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 29/14 H04L 12/24 H04L 12/26

Claims

(57)【特許請求の範囲】

【請求項１】送信装置と受信装置間のデータが伝送さ
れるパスの正常／異常状態を監視するパス監視システム
において、前記送信装置に、Ｎバイトハイレベル，Ｎバイトローレ
ベルのパスパターンを送信クロックに同期して発生する
発生回路を具備し、前記受信装置に、該送信装置から前記パスを介して伝送
されてきた該パスパターンデータの前記各Ｎバイトの概
略中心箇所を受信クロックに同期したタイミング信号で
サンプリングし、このサンプリングデータの論理和によ
り該パスの異常を示すパスアラームデータを出力するチ
ェック回路を具備したことを特徴とするパス監視システ
ム。
【請求項２】前記送信装置に、一定幅のパルスが一定
間隔で連続する基準信号をＰＬＬ処理することにより前
記送信クロックを生成する第１ＰＬＬ回路と、該基準信
号のパルスとの対応関係から該送信クロックの位相ずれ
を検出した際に送信ドリフトアラームデータを出力する
第１ドリフト検出回路とを具備し、前記受信装置に、該基準信号をＰＬＬ処理することによ
り前記受信クロックを生成する第２ＰＬＬ回路と、該基
準信号のパルスとの対応関係から該受信クロックの位相
ずれを検出した際に受信ドリフトアラームデータを出力
する第２ドリフト検出回路とを具備したことを特徴とす
る請求項１記載のパス監視システム。
【請求項３】送信装置と受信装置間のデータが伝送さ
れるパスの正常／異常状態を監視するパス監視システム
において、前記送信装置に、Ｎバイトハイレベル，Ｎバイトローレ
ベルのパスパターンを送信クロックに同期して発生する
発生回路を具備し、前記受信装置に、該送信装置から前記パスを介して伝送
されてきた前記Ｎバイトハイレベル及び前記Ｎバイトロ
ーレベルのパスパターンの各々を複数に分割した箇所
を、受信クロックに同期したタイミング信号でサンプリ
ングし、この複数のサンプリングデータの論理和によ
り、該受信クロックの進み／遅れ方向のドリフト量を示
すアラームデータを出力するチェック回路を具備したこ
とを特徴とするパス監視システム。
【請求項４】前記Ｎバイトハイレベルのパスパターン
の各サンプリング箇所に対応して前記Ｎバイトローレベ
ルのパスパターンのサンプリング箇所が設定され、前記
Ｎバイトハイレベルのパスパターンの全てのサンプリン
グデータ及び当該サンプリングデータに対応する前記Ｎ
バイトローレベルのパスパターンのサンプリングデータ
について、前記Ｎバイトハイレベルのパスパターンのサ
ンプリングデータがローレベル又は前記Ｎバイトローレ
ベルのパスパターンのサンプリングデータがハイレベル
である場合に、前記パスの異常を示すパスアラームデー
タを出力する評定回路を具備したことを特徴とする請求
項３記載のパス監視システム。
【請求項５】前記送信装置に、一定幅のパルスが一定
間隔で連続する基準信号をＰＬＬ処理することにより前
記送信クロックを生成する第１ＰＬＬ回路と、該基準信
号のパルスとの対応関係から該送信クロックの位相ずれ
を検出した際に送信ドリフトアラームデータを出力する
第１ドリフト検出回路と、前記発生回路と同一機能の予
備発生回路とを具備し、前記受信装置に、該基準信号をＰＬＬ処理することによ
り前記受信クロックを生成する第２ＰＬＬ回路と、該基
準信号のパルスとの対応関係から該受信クロックの位相
ずれを検出した際に受信ドリフトアラームデータを出力
する第２ドリフト検出回路と、前記チェック回路と同一
機能の予備チェック回路と、該予備発生回路と該予備チ
ェック回路とを接続する予備パスと前記パスの切替えを
行うセレクタとを具備し、前記評定回路は、前記送信ド
リフトアラームデータ及び前記受信ドリフトアラームデ
ータの何れも出力されていない場合に、該パスの異常を
示すパスアラームデータによって該セレクタに該予備パ
スへの切替え指示を行い、該送信ドリフトアラームデー
タ又は受信ドリフトアラームデータの何れかが出力され
ている場合は該予備パスへの切替え指示は行わないよう
に制御することを特徴とする請求項４記載のパス監視シ
ステム。