JPH1051513A - パス監視システム - Google Patents
パス監視システムInfo
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- JPH1051513A JPH1051513A JP8198780A JP19878096A JPH1051513A JP H1051513 A JPH1051513 A JP H1051513A JP 8198780 A JP8198780 A JP 8198780A JP 19878096 A JP19878096 A JP 19878096A JP H1051513 A JPH1051513 A JP H1051513A
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Abstract
(57)【要約】
【課題】本発明は送受信装置間のクロック信号のドリフ
トによるデータパスの誤った異常検出を防止することが
できるパス監視システムを提供することを目的とする。 【解決手段】送信装置201と受信装置202間のデー
タが伝送されるパスの正常/異常状態を監視するパス監
視システムを、送信装置201に、任意データ幅が同一
レベルのパスパターンデータを送信クロックに同期して
発生する発生回路35を具備し、受信装置202に、送
信装置201からパスを介して伝送されてきたパスパタ
ーンデータの概略中心箇所を受信クロックに同期したタ
イミング信号でサンプリングし、このサンプリングデー
タが発生回路35で発生されたパスパターンデータと異
なる場合にパスの異常を示すパスアラームデータPA2
を出力するチェック回路43を具備して構成する。
トによるデータパスの誤った異常検出を防止することが
できるパス監視システムを提供することを目的とする。 【解決手段】送信装置201と受信装置202間のデー
タが伝送されるパスの正常/異常状態を監視するパス監
視システムを、送信装置201に、任意データ幅が同一
レベルのパスパターンデータを送信クロックに同期して
発生する発生回路35を具備し、受信装置202に、送
信装置201からパスを介して伝送されてきたパスパタ
ーンデータの概略中心箇所を受信クロックに同期したタ
イミング信号でサンプリングし、このサンプリングデー
タが発生回路35で発生されたパスパターンデータと異
なる場合にパスの異常を示すパスアラームデータPA2
を出力するチェック回路43を具備して構成する。
Description
【0001】
【発明の属する技術分野】本発明はパス監視システムに
関する。このパス監視システムは、有線/無線通信シス
テムにおける送受信装置間又はLSI化された送受信パ
ッケージ(PKG)間のデータパスの正常/異常を監視
するものである。
関する。このパス監視システムは、有線/無線通信シス
テムにおける送受信装置間又はLSI化された送受信パ
ッケージ(PKG)間のデータパスの正常/異常を監視
するものである。
【0002】通信装置においては通信品質の確保及び保
守性の向上を図ることがより一層望まれているが、これ
に答えるためにデータパスの監視を行うようになった。
しかし、実際の異常でなく別の要因によって疑似的に異
常と判定してしまい、誤った保守作業を行うことがある
ので、このようなことを防止することができるパス監視
システムが要望されている。
守性の向上を図ることがより一層望まれているが、これ
に答えるためにデータパスの監視を行うようになった。
しかし、実際の異常でなく別の要因によって疑似的に異
常と判定してしまい、誤った保守作業を行うことがある
ので、このようなことを防止することができるパス監視
システムが要望されている。
【0003】
【従来の技術】図14に従来のパス監視システムにおけ
るパスパターン発生回路の構成図、図15にパスパター
ンチェック回路の構成図を示し、その説明を行う。
るパスパターン発生回路の構成図、図15にパスパター
ンチェック回路の構成図を示し、その説明を行う。
【0004】図14に符号11で示すパスパターン発生
回路は、符号12で示すタイミング発生部と、13で示
すパスパターン挿入部とを具備して構成されている。パ
スパターン挿入部13は、フリップフロップ(FF)1
4,16と、セレクタ(SEL)15とを具備して構成
されている。
回路は、符号12で示すタイミング発生部と、13で示
すパスパターン挿入部とを具備して構成されている。パ
スパターン挿入部13は、フリップフロップ(FF)1
4,16と、セレクタ(SEL)15とを具備して構成
されている。
【0005】タイミング発生部12は、データD1にパ
スの状態を監視するためのパスパターンデータを挿入す
るタイミング信号T1を発生するものであり、これはN
バイトが「H」パルスのフレームパルス信号FP1をク
ロック信号CK1でトリガすることによって行われる。
スの状態を監視するためのパスパターンデータを挿入す
るタイミング信号T1を発生するものであり、これはN
バイトが「H」パルスのフレームパルス信号FP1をク
ロック信号CK1でトリガすることによって行われる。
【0006】即ち、図16に示す時刻t1のクロック信
号CK1の立ち上がりエッジで「L」から「H」に立ち
上がり、時刻t2の立ち上がりエッジで「L」に立ち下
がるNバイト(ここでは1バイト)が「H」レベルのタ
イミング信号T1を発生してFF14の反転リセット端
及びセレクタ15の選択制御端へ出力する。
号CK1の立ち上がりエッジで「L」から「H」に立ち
上がり、時刻t2の立ち上がりエッジで「L」に立ち下
がるNバイト(ここでは1バイト)が「H」レベルのタ
イミング信号T1を発生してFF14の反転リセット端
及びセレクタ15の選択制御端へ出力する。
【0007】パスパターン挿入部13は、データD1に
パスパターンデータとして”1/0”の交番データを挿
入するものである。パスパターン挿入部13のFF14
は、データ反転出力端とデータ入力端とが接続されるト
グル構成となっており、タイミング信号T1の「H」の
供給時に、クロック端にクロック信号CK1の立ち上が
りエッジが入力される毎に、データ出力端からクロック
信号CK1を2分周した”1/0”の交番データをセレ
クタ15の一入力端へ出力する。
パスパターンデータとして”1/0”の交番データを挿
入するものである。パスパターン挿入部13のFF14
は、データ反転出力端とデータ入力端とが接続されるト
グル構成となっており、タイミング信号T1の「H」の
供給時に、クロック端にクロック信号CK1の立ち上が
りエッジが入力される毎に、データ出力端からクロック
信号CK1を2分周した”1/0”の交番データをセレ
クタ15の一入力端へ出力する。
【0008】セレクタ15は、選択制御端にタイミング
信号T1の「H」が供給されている場合に、FF14の
出力データを選択するようになっているので、先の”1
/0”の交番データを選択してFF16のデータ入力端
へ出力する。
信号T1の「H」が供給されている場合に、FF14の
出力データを選択するようになっているので、先の”1
/0”の交番データを選択してFF16のデータ入力端
へ出力する。
【0009】FF16は、その入力された”1/0”の
交番データをクロック信号CK1の立ち上がりエッジで
トリガして保持し、データD2として出力する。従っ
て、図16に示すように、タイミング信号T1が「L」
の場合にデータD1がデータD2として出力され、
「H」の場合に”1/0”の交番データが送信データD
2として出力されることになる。
交番データをクロック信号CK1の立ち上がりエッジで
トリガして保持し、データD2として出力する。従っ
て、図16に示すように、タイミング信号T1が「L」
の場合にデータD1がデータD2として出力され、
「H」の場合に”1/0”の交番データが送信データD
2として出力されることになる。
【0010】この送信データD2は、図示せぬパスを介
して図15に符号21で示すパスパターンチェック回路
に入力される。パスパターンチェック回路21は、符号
22で示すタイミング発生部と、23で示すパスアラー
ム検出部とを具備して構成されている。パスアラーム検
出部23は、直列接続された8ビットのデータを保持さ
れるFF24,25,26,27,28,29,30,
31と、オア回路(OR)32と、オア回路32の出力
データT4を保持するFF33とを具備して構成されて
いる。
して図15に符号21で示すパスパターンチェック回路
に入力される。パスパターンチェック回路21は、符号
22で示すタイミング発生部と、23で示すパスアラー
ム検出部とを具備して構成されている。パスアラーム検
出部23は、直列接続された8ビットのデータを保持さ
れるFF24,25,26,27,28,29,30,
31と、オア回路(OR)32と、オア回路32の出力
データT4を保持するFF33とを具備して構成されて
いる。
【0011】タイミング発生部22は、パスを伝送され
てきたデータD2からパスが正常か否かを検出するため
のタイミング信号T1及びT2を発生するものであり、
これはNバイトが「H」パルスのフレームパルス信号F
P2を、クロック信号CK1に同期したクロック信号C
K2でトリガすることによって行われる。
てきたデータD2からパスが正常か否かを検出するため
のタイミング信号T1及びT2を発生するものであり、
これはNバイトが「H」パルスのフレームパルス信号F
P2を、クロック信号CK1に同期したクロック信号C
K2でトリガすることによって行われる。
【0012】即ち、タイミング信号T2の発生は、フレ
ームパルス信号FP2のNバイトの「H」をクロック信
号CK1に同期したクロック信号CK2の立ち上がりエ
ッジでトリガすることによって行われ、タイミング信号
T3の発生は、タイミング信号T2の立ち下がりエッジ
と同タイミングのクロック信号CK2の立ち上がりエッ
ジで1ビット間「H」となるように行われる。
ームパルス信号FP2のNバイトの「H」をクロック信
号CK1に同期したクロック信号CK2の立ち上がりエ
ッジでトリガすることによって行われ、タイミング信号
T3の発生は、タイミング信号T2の立ち下がりエッジ
と同タイミングのクロック信号CK2の立ち上がりエッ
ジで1ビット間「H」となるように行われる。
【0013】時刻t1〜t2間に示すように、タイミン
グ信号T2は「H」となって、各FF24〜31のリセ
ット端に供給されると、データD2の”1/0”の交番
データがクロック信号CK2でトリガされることによっ
て各FF24〜31の31側から24に向かって順に保
持される。
グ信号T2は「H」となって、各FF24〜31のリセ
ット端に供給されると、データD2の”1/0”の交番
データがクロック信号CK2でトリガされることによっ
て各FF24〜31の31側から24に向かって順に保
持される。
【0014】つまり、FF31に”1”が保持されるの
で、そのデータ反転出力端の出力データが”0”とな
り、FF30に”0”が保持されるので、そのデータ出
力端の出力データが”0”となり、…、以下FF24の
データ出力端の出力データまで全て”0”となって、こ
れら”0”の出力データがオア回路32に入力される。
で、そのデータ反転出力端の出力データが”0”とな
り、FF30に”0”が保持されるので、そのデータ出
力端の出力データが”0”となり、…、以下FF24の
データ出力端の出力データまで全て”0”となって、こ
れら”0”の出力データがオア回路32に入力される。
【0015】従って、オア回路32の出力データT4
は”0”となり、この”0”がタイミング信号T3の立
ち上がりエッジによってFF33に保持され、パスアラ
ームデータPA1として出力される。この場合は、パス
アラームデータPA1は”0”なのでパスの異常は示さ
ない。
は”0”となり、この”0”がタイミング信号T3の立
ち上がりエッジによってFF33に保持され、パスアラ
ームデータPA1として出力される。この場合は、パス
アラームデータPA1は”0”なのでパスの異常は示さ
ない。
【0016】ここで、タイミング信号T2が時刻t1〜
t2間において「H」の場合に、上述した1バイトの”
1/0”の交番データ以外のデータが各FF24〜31
に保持され、各FF24〜31の何れかの出力データの
1つでも「H」となると、オア回路32から図16に符
号35で示す「H」のデータT4が出力されてFF33
に保持されるので、パスアラームデータPA1が符号3
6で示すように「H」となって、パスが異常であること
を示すようになっている。
t2間において「H」の場合に、上述した1バイトの”
1/0”の交番データ以外のデータが各FF24〜31
に保持され、各FF24〜31の何れかの出力データの
1つでも「H」となると、オア回路32から図16に符
号35で示す「H」のデータT4が出力されてFF33
に保持されるので、パスアラームデータPA1が符号3
6で示すように「H」となって、パスが異常であること
を示すようになっている。
【0017】
【発明が解決しようとする課題】ところで、上述した従
来のパス監視システムにおいては、クロック信号CK1
とCK2の何れかにドリフトが生じ、双方のクロック信
号CK1とCK2との位相にずれが生じた場合、パスパ
ターンチェック回路21の各FF24〜31に、パスパ
ターン発生回路11から送出されたデータD2の”1/
0”の交番データ以外の配列のデータが保持されること
になるので、パスが正常であるにも関わらず、パスの異
常を示す「H」のパスアラームデータPA1が出力され
てしまう問題があった。
来のパス監視システムにおいては、クロック信号CK1
とCK2の何れかにドリフトが生じ、双方のクロック信
号CK1とCK2との位相にずれが生じた場合、パスパ
ターンチェック回路21の各FF24〜31に、パスパ
ターン発生回路11から送出されたデータD2の”1/
0”の交番データ以外の配列のデータが保持されること
になるので、パスが正常であるにも関わらず、パスの異
常を示す「H」のパスアラームデータPA1が出力され
てしまう問題があった。
【0018】このような誤ったパスアラームデータPA
1が出力されると、保守者に誤った情報が通知されるの
で保守効率が低下する。また、送受信PKGであるパス
パターン発生回路11とパスパターンチェック回路21
とが、現用/予備の2重化構成の場合、不要な切替えが
生じることになる。
1が出力されると、保守者に誤った情報が通知されるの
で保守効率が低下する。また、送受信PKGであるパス
パターン発生回路11とパスパターンチェック回路21
とが、現用/予備の2重化構成の場合、不要な切替えが
生じることになる。
【0019】本発明は、このような点に鑑みてなされた
ものであり、送受信装置間のクロック信号のドリフトに
よるデータパスの誤った異常検出を防止することができ
るパス監視システムを提供することを目的としている。
ものであり、送受信装置間のクロック信号のドリフトに
よるデータパスの誤った異常検出を防止することができ
るパス監視システムを提供することを目的としている。
【0020】
【課題を解決するための手段】図1に本発明の原理図を
示す。この図に示すパス監視システムは、送信装置20
1と受信装置202間のデータが伝送されるパスの正常
/異常状態を監視するものであり、本発明の特徴は、送
信装置201に、任意データ幅が同一レベルのパスパタ
ーンデータを送信クロックに同期して発生する発生回路
35を具備し、受信装置202に、送信装置201から
パスを介して伝送されてきたパスパターンデータの概略
中心箇所を受信クロックに同期したタイミング信号でサ
ンプリングし、このサンプリングデータが発生回路35
で発生されたパスパターンデータと異なる場合にパスの
異常を示すパスアラームデータPA2を出力するチェッ
ク回路43を具備して構成したことにある。
示す。この図に示すパス監視システムは、送信装置20
1と受信装置202間のデータが伝送されるパスの正常
/異常状態を監視するものであり、本発明の特徴は、送
信装置201に、任意データ幅が同一レベルのパスパタ
ーンデータを送信クロックに同期して発生する発生回路
35を具備し、受信装置202に、送信装置201から
パスを介して伝送されてきたパスパターンデータの概略
中心箇所を受信クロックに同期したタイミング信号でサ
ンプリングし、このサンプリングデータが発生回路35
で発生されたパスパターンデータと異なる場合にパスの
異常を示すパスアラームデータPA2を出力するチェッ
ク回路43を具備して構成したことにある。
【0021】このような構成によれば、チェック回路4
3によって、パスを伝送されてきた任意データ幅が同一
レベルのパスパターンデータの概略中心箇所をサンプリ
ングするので、送受信クロックの位相ズレでサンプリン
グ箇所が多少ずれたとしても、パスパターンデータの同
一レベルをサンプリングするので、従来のように、パス
が正常であるにも関わらず、パスの異常を示すことにな
る他のレベル部分をサンプリングしてしまうといったこ
とがなくなる。
3によって、パスを伝送されてきた任意データ幅が同一
レベルのパスパターンデータの概略中心箇所をサンプリ
ングするので、送受信クロックの位相ズレでサンプリン
グ箇所が多少ずれたとしても、パスパターンデータの同
一レベルをサンプリングするので、従来のように、パス
が正常であるにも関わらず、パスの異常を示すことにな
る他のレベル部分をサンプリングしてしまうといったこ
とがなくなる。
【0022】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図2は本発明の第1実施形
態によるパス監視システムにおけるパスパターン発生回
路のブロック構成図であり、図3はパスパターンチェッ
ク回路である。この図2及び図3に示す第1実施形態に
おいて図14及び図15に示した従来例の各部に対応す
る部分には同一符号を付し、その説明を省略する。
施の形態について説明する。図2は本発明の第1実施形
態によるパス監視システムにおけるパスパターン発生回
路のブロック構成図であり、図3はパスパターンチェッ
ク回路である。この図2及び図3に示す第1実施形態に
おいて図14及び図15に示した従来例の各部に対応す
る部分には同一符号を付し、その説明を省略する。
【0023】図2において、符号35はパスパターン発
生回路であり、36で示すタイミング発生部と、37で
示すパスパターン挿入部とを具備して構成されている。
パスパターン挿入部37は、オア回路(OR)38と、
アンド回路(&)39と、フリップフロップ(FF)4
0とを具備して構成されている。
生回路であり、36で示すタイミング発生部と、37で
示すパスパターン挿入部とを具備して構成されている。
パスパターン挿入部37は、オア回路(OR)38と、
アンド回路(&)39と、フリップフロップ(FF)4
0とを具備して構成されている。
【0024】タイミング発生部36は、パスに伝送され
るデータD1にパスの状態を監視するためのパスパター
ンデータを挿入するタイミング信号A1及びA2を発生
するものであり、これはNバイトが「H」パルスのフレ
ームパルス信号FP1をクロック信号CK1でトリガす
ることによって行われる。
るデータD1にパスの状態を監視するためのパスパター
ンデータを挿入するタイミング信号A1及びA2を発生
するものであり、これはNバイトが「H」パルスのフレ
ームパルス信号FP1をクロック信号CK1でトリガす
ることによって行われる。
【0025】即ち、図16に示す時刻t1のクロック信
号CK1の立ち上がりエッジで「L」から「H」に立ち
上がり、時刻t4の立ち上がりエッジで「L」に立ち下
がるNバイトが「H」レベルのタイミング信号A1を発
生してオア回路38の一入力端へ出力すると共に、時刻
t4のクロック信号CK1の立ち上がりエッジで「H」
から「L」に立ち下がり、時刻t7の立ち上がりエッジ
で「H」に立ち上がるNバイトが「L」レベルのタイミ
ング信号A2を発生してアンド回路39へ出力する。
号CK1の立ち上がりエッジで「L」から「H」に立ち
上がり、時刻t4の立ち上がりエッジで「L」に立ち下
がるNバイトが「H」レベルのタイミング信号A1を発
生してオア回路38の一入力端へ出力すると共に、時刻
t4のクロック信号CK1の立ち上がりエッジで「H」
から「L」に立ち下がり、時刻t7の立ち上がりエッジ
で「H」に立ち上がるNバイトが「L」レベルのタイミ
ング信号A2を発生してアンド回路39へ出力する。
【0026】パスパターン挿入部37は、データD1に
パスパターンデータとしてNバイトの「H」と、この
「H」に継続するNバイトの「L」とを挿入するもので
ある。パスパターン挿入部37のオア回路38は、タイ
ミング信号A1とデータD1との論理和を取って出力す
るものであり、時刻t1〜t4間においてタイミング信
号A1の「H」をアンド回路39へ出力する。
パスパターンデータとしてNバイトの「H」と、この
「H」に継続するNバイトの「L」とを挿入するもので
ある。パスパターン挿入部37のオア回路38は、タイ
ミング信号A1とデータD1との論理和を取って出力す
るものであり、時刻t1〜t4間においてタイミング信
号A1の「H」をアンド回路39へ出力する。
【0027】アンド回路39は、オア回路38の出力デ
ータとタイミング信号A2との論理積を取って出力する
ものであり、時刻t1〜t4間においては、オア回路3
8から出力されるタイミング信号A1の「H」と、タイ
ミング信号A2の「H」とが入力されるので「H」をF
F40へ出力し、時刻t4〜t7間においては、オア回
路38から出力されるタイミング信号A1の「L」と、
タイミング信号A2の「L」とが入力されるので「L」
を出力する。
ータとタイミング信号A2との論理積を取って出力する
ものであり、時刻t1〜t4間においては、オア回路3
8から出力されるタイミング信号A1の「H」と、タイ
ミング信号A2の「H」とが入力されるので「H」をF
F40へ出力し、時刻t4〜t7間においては、オア回
路38から出力されるタイミング信号A1の「L」と、
タイミング信号A2の「L」とが入力されるので「L」
を出力する。
【0028】FF40は、アンド回路39の出力データ
をクロック信号CK1でトリガして保持し、この保持デ
ータD2を出力するものであり、時刻t1〜t4間にお
いては、アンド回路39から出力される「H」をトリガ
して保持し、時刻t4〜t7間においては、アンド回路
39から出力される「L」をトリガして保持する。
をクロック信号CK1でトリガして保持し、この保持デ
ータD2を出力するものであり、時刻t1〜t4間にお
いては、アンド回路39から出力される「H」をトリガ
して保持し、時刻t4〜t7間においては、アンド回路
39から出力される「L」をトリガして保持する。
【0029】従って、出力データD2は、データD1の
間に時刻t1〜t4間でNバイトの「H」即ちパスパタ
ーンデータ”1”が挿入され、時刻t4〜t7間でNバ
イトの「L」即ちパスパターンデータ”0”が挿入され
たものとなる。
間に時刻t1〜t4間でNバイトの「H」即ちパスパタ
ーンデータ”1”が挿入され、時刻t4〜t7間でNバ
イトの「L」即ちパスパターンデータ”0”が挿入され
たものとなる。
【0030】この送信データD2は、図3に符号43で
示すパスパターンチェック回路に入力される。パスパタ
ーンチェック回路43は、符号44で示すタイミング発
生部と、45で示すパスアラーム検出部とを具備して構
成されている。パスアラーム検出部45は、FF46,
47,49と、オア回路48とを具備して構成されてい
る。
示すパスパターンチェック回路に入力される。パスパタ
ーンチェック回路43は、符号44で示すタイミング発
生部と、45で示すパスアラーム検出部とを具備して構
成されている。パスアラーム検出部45は、FF46,
47,49と、オア回路48とを具備して構成されてい
る。
【0031】タイミング発生部44は、パスを伝送され
てきたデータD2からパスが正常か否かを検出するため
のタイミング信号B1,B2及びB3を発生するもので
あり、これはNバイトが「H」パルスのフレームパルス
信号FP2を、クロック信号CK1に同期したクロック
信号CK2でトリガすることによって行われる。
てきたデータD2からパスが正常か否かを検出するため
のタイミング信号B1,B2及びB3を発生するもので
あり、これはNバイトが「H」パルスのフレームパルス
信号FP2を、クロック信号CK1に同期したクロック
信号CK2でトリガすることによって行われる。
【0032】タイミング信号B1は、図4に時刻t2〜
t3間に示すように、データD2のNバイトのパスパタ
ーンデータ”1”の略中央部分のクロック信号CK2の
1周期分に該当する「H」パルスデータである。
t3間に示すように、データD2のNバイトのパスパタ
ーンデータ”1”の略中央部分のクロック信号CK2の
1周期分に該当する「H」パルスデータである。
【0033】タイミング信号B2は、時刻t5〜t6間
に示すように、データD2のNバイトのパスパターンデ
ータ”0”の略中央部分のクロック信号CK2の1周期
分に該当する「H」パルスデータである。
に示すように、データD2のNバイトのパスパターンデ
ータ”0”の略中央部分のクロック信号CK2の1周期
分に該当する「H」パルスデータである。
【0034】タイミング信号B3は、時刻t7で示すよ
うに、データD2のNバイトのパスパターンデータ”
0”から他のデータに切り替わるクロック信号CK2の
立ち上がりエッジから1周期分「H」となるパルスデー
タである。
うに、データD2のNバイトのパスパターンデータ”
0”から他のデータに切り替わるクロック信号CK2の
立ち上がりエッジから1周期分「H」となるパルスデー
タである。
【0035】タイミング信号B1の「H」がFF46の
クロック端に入力されることによって、データD2のパ
スパターンデータ”1”がトリガされて保持される。こ
の時、”1”が保持されたFF46のデータ反転出力端
から”0”がオア回路48の一入力端へ出力される。
クロック端に入力されることによって、データD2のパ
スパターンデータ”1”がトリガされて保持される。こ
の時、”1”が保持されたFF46のデータ反転出力端
から”0”がオア回路48の一入力端へ出力される。
【0036】また、タイミング信号B2の「H」がFF
47のクロック端に入力されることによって、データD
2のパスパターンデータ”0”がトリガされて保持さ
れ、この保持データ”0”がデータ出力端からオア回路
48の他入力端へ出力される。
47のクロック端に入力されることによって、データD
2のパスパターンデータ”0”がトリガされて保持さ
れ、この保持データ”0”がデータ出力端からオア回路
48の他入力端へ出力される。
【0037】従って、オア回路48で双方データ”0”
と”0”の論理和が取られることによってデータ”0”
がFF49のデータ入力端へ出力される。またタイミン
グ信号B3の「H」がFF49のクロック端へ入力され
ると、オア回路48からのデータ”0”がトリガされて
保持され、この保持データ”0”がパスアラームデータ
PA2として出力される。この場合は、パスアラームデ
ータPA2は”0”なのでパスの異常は示さない。
と”0”の論理和が取られることによってデータ”0”
がFF49のデータ入力端へ出力される。またタイミン
グ信号B3の「H」がFF49のクロック端へ入力され
ると、オア回路48からのデータ”0”がトリガされて
保持され、この保持データ”0”がパスアラームデータ
PA2として出力される。この場合は、パスアラームデ
ータPA2は”0”なのでパスの異常は示さない。
【0038】ここで、クロック信号CK1とCK2の何
れかにドリフトが生じ、双方のクロック信号CK1とC
K2との位相にずれが生じた場合、各タイミング信号B
1〜B3の「H」パルスの発生タイミングがずれること
になるが、通常その位相ずれはNバイトの”1”及び”
0”の時間幅をずれることがない。
れかにドリフトが生じ、双方のクロック信号CK1とC
K2との位相にずれが生じた場合、各タイミング信号B
1〜B3の「H」パルスの発生タイミングがずれること
になるが、通常その位相ずれはNバイトの”1”及び”
0”の時間幅をずれることがない。
【0039】実際にパスの異常を示す”1”のパスアラ
ームデータPA2が出力される場合は、データD2のN
バイトの”1”のパスパターンデータが挿入された箇所
に、パスパターンチェック回路43への入力時点で”
0”が挿入されるか、Nバイトの”0”のパスパターン
データが挿入された箇所に”1”が挿入された場合であ
る。
ームデータPA2が出力される場合は、データD2のN
バイトの”1”のパスパターンデータが挿入された箇所
に、パスパターンチェック回路43への入力時点で”
0”が挿入されるか、Nバイトの”0”のパスパターン
データが挿入された箇所に”1”が挿入された場合であ
る。
【0040】以上説明した第1実施形態のパス監視シス
テムによれば、パスアラームデータPA2は”0”のま
まであり、従来のように、パスが正常であるにも関わら
ず、パスの異常を示す”1”のパスアラームデータPA
2が出力されるといったことがなくなる。
テムによれば、パスアラームデータPA2は”0”のま
まであり、従来のように、パスが正常であるにも関わら
ず、パスの異常を示す”1”のパスアラームデータPA
2が出力されるといったことがなくなる。
【0041】これによって、誤ったパスアラームデータ
PA2が出力されることによって、保守者に誤った情報
が通知され保守効率が低下するといったことが無くな
り、また、送受信PKGであるパスパターン発生回路3
5とパスパターンチェック回路43とが、現用/予備の
2重化構成の場合に不要な切替えが生じるといったこと
も無くなる。
PA2が出力されることによって、保守者に誤った情報
が通知され保守効率が低下するといったことが無くな
り、また、送受信PKGであるパスパターン発生回路3
5とパスパターンチェック回路43とが、現用/予備の
2重化構成の場合に不要な切替えが生じるといったこと
も無くなる。
【0042】次に、第2実施形態を図5を参照して説明
する。但し、図5に示す第2実施形態において、図2及
び図3に示した第1実施形態の各部に対応する部分には
同一符号を付し、その説明を省略する。
する。但し、図5に示す第2実施形態において、図2及
び図3に示した第1実施形態の各部に対応する部分には
同一符号を付し、その説明を省略する。
【0043】図5において、符号51は第1PKG、5
2は第2PKG、53は第3PKG、54は第4PKG
であり、第1PKG51にはパスパターン発生回路35
が形成され、第2PKG52にはパスパターンチェック
回路43が、第3PKG53にはPLL(Phase Locked
Loop) 回路55及びドリフト検出回路56が、第4PK
G54にはPLL回路57及びドリフト検出回路58が
形成されている。
2は第2PKG、53は第3PKG、54は第4PKG
であり、第1PKG51にはパスパターン発生回路35
が形成され、第2PKG52にはパスパターンチェック
回路43が、第3PKG53にはPLL(Phase Locked
Loop) 回路55及びドリフト検出回路56が、第4PK
G54にはPLL回路57及びドリフト検出回路58が
形成されている。
【0044】また、各ドリフト検出回路56,58は、
図6に示すようにタイミング発生回路60及びFF61
を具備して構成されている。PLL回路55は、入力信
号である所定データ幅の「H」パルスが一定間隔となっ
たフレームパルス信号FP3に同期したフレームパルス
信号FP1と、クロック信号CK1とを、パスパターン
発生回路35及びドリフト検出回路56へ出力する。
図6に示すようにタイミング発生回路60及びFF61
を具備して構成されている。PLL回路55は、入力信
号である所定データ幅の「H」パルスが一定間隔となっ
たフレームパルス信号FP3に同期したフレームパルス
信号FP1と、クロック信号CK1とを、パスパターン
発生回路35及びドリフト検出回路56へ出力する。
【0045】図7に、時刻t3〜t6間が「H」のフレ
ームパルス信号FP3と、このフレームパルス信号FP
3の「H」区間の両エッジに、立ち上がりエッジが同期
したクロック信号CK1とを示す。
ームパルス信号FP3と、このフレームパルス信号FP
3の「H」区間の両エッジに、立ち上がりエッジが同期
したクロック信号CK1とを示す。
【0046】ドリフト検出回路56は、クロック信号C
K1が所定量以上ドリフトした場合に、そのドリフトし
たことを示すドリフトアラームデータDA1を出力する
ものであり、まず、フレームパルス信号FP1とクロッ
ク信号CK1の双方の入力信号より図7に示すように、
時刻t3で示すフレームパルス信号FP3の立ち上がり
エッジから遅れ/進み方向にクロック信号CK1の3周
期(3ビット)分が「H」となったウィンドウデータW
1を発生する。
K1が所定量以上ドリフトした場合に、そのドリフトし
たことを示すドリフトアラームデータDA1を出力する
ものであり、まず、フレームパルス信号FP1とクロッ
ク信号CK1の双方の入力信号より図7に示すように、
時刻t3で示すフレームパルス信号FP3の立ち上がり
エッジから遅れ/進み方向にクロック信号CK1の3周
期(3ビット)分が「H」となったウィンドウデータW
1を発生する。
【0047】そしてその「H」のウィンドウデータW1
をFF61のデータ入力端へ出力し、FF61のクロッ
ク端に入力されるフレームパルス信号FP3の時刻t3
における立ち上がりエッジでトリガして保持し、この
「H」の保持データの反転データ「L」をデータ反転出
力端からドリフトアラームデータDA1として出力す
る。この出力されたドリフトアラームデータDA1は
「L」なのでクロック信号CK1のドリフトは示さな
い。
をFF61のデータ入力端へ出力し、FF61のクロッ
ク端に入力されるフレームパルス信号FP3の時刻t3
における立ち上がりエッジでトリガして保持し、この
「H」の保持データの反転データ「L」をデータ反転出
力端からドリフトアラームデータDA1として出力す
る。この出力されたドリフトアラームデータDA1は
「L」なのでクロック信号CK1のドリフトは示さな
い。
【0048】ここで、PLL回路55の何らかの原因に
よってクロック信号CK1がドリフトし、図7に時刻t
8で示すようにウィンドウデータW1が4ビット遅れ方
向にずれたとする。この場合、ドリフト検出回路56の
FF61にて、ウィンドウデータW1の「L」がフレー
ムパルス信号FP3の立ち上がりエッジでトリガされる
ことになるので、ドリフトアラームデータDA1が
「H」となってクロック信号CK1がドリフトしたこと
を示す状態となる。
よってクロック信号CK1がドリフトし、図7に時刻t
8で示すようにウィンドウデータW1が4ビット遅れ方
向にずれたとする。この場合、ドリフト検出回路56の
FF61にて、ウィンドウデータW1の「L」がフレー
ムパルス信号FP3の立ち上がりエッジでトリガされる
ことになるので、ドリフトアラームデータDA1が
「H」となってクロック信号CK1がドリフトしたこと
を示す状態となる。
【0049】以上説明した第2実施形態のパス監視シス
テムによれば、パスアラームデータPA2が送出される
前に、クロック信号CK1又はCK2のドリフトを示す
ドリフトアラームデータDA1又はDA2が送出される
ので、パスアラームデータPA2の送出以前にクロック
信号CK1又はCK2のドリフトを認識することが可能
となる。
テムによれば、パスアラームデータPA2が送出される
前に、クロック信号CK1又はCK2のドリフトを示す
ドリフトアラームデータDA1又はDA2が送出される
ので、パスアラームデータPA2の送出以前にクロック
信号CK1又はCK2のドリフトを認識することが可能
となる。
【0050】次に、第3実施形態を図8を参照して説明
する。但し、図8は第3実施形態の受信側のパスパター
ンチェック回路を示すものであり、送信側のパスパター
ン発生回路は、図2に示した第1実施形態のパスパター
ン発生回路35と同様とする。
する。但し、図8は第3実施形態の受信側のパスパター
ンチェック回路を示すものであり、送信側のパスパター
ン発生回路は、図2に示した第1実施形態のパスパター
ン発生回路35と同様とする。
【0051】図8に符号63で示すパスパターンチェッ
ク回路は、64で示すタイミング発生部と、65で示す
パスアラーム検出部とを具備して構成されている。パス
アラーム検出部65は、FF67,68,70,72,
73,75と、オア回路69,74とを具備して構成さ
れている。
ク回路は、64で示すタイミング発生部と、65で示す
パスアラーム検出部とを具備して構成されている。パス
アラーム検出部65は、FF67,68,70,72,
73,75と、オア回路69,74とを具備して構成さ
れている。
【0052】タイミング発生部64は、図2に示すパス
パターン発生回路35から出力され、パスを伝送されて
きたデータD2からパスが正常か否かを検出するための
タイミング信号B11,…,B1x,…,B1nと、B
21,…,B2x,…,B2nと、B3とを発生するも
のであり、これはNバイトが「H」パルスのフレームパ
ルス信号FP2を、クロック信号CK1に同期したクロ
ック信号CK2でトリガすることによって発生される。
パターン発生回路35から出力され、パスを伝送されて
きたデータD2からパスが正常か否かを検出するための
タイミング信号B11,…,B1x,…,B1nと、B
21,…,B2x,…,B2nと、B3とを発生するも
のであり、これはNバイトが「H」パルスのフレームパ
ルス信号FP2を、クロック信号CK1に同期したクロ
ック信号CK2でトリガすることによって発生される。
【0053】タイミング信号B11,…,B1x,…,
B1nは、図9に時刻t1〜t7間に示すように、デー
タD2のNバイトのパスパターンデータ”1”の区間に
1ビット幅の「H」パルスが複数個配置されるように出
力されるものであり、この例では時刻t2〜t3間にB
11が配置され、時刻t4〜t5間にB1xが配置さ
れ、時刻t6〜t7間にB1nが配置されるように出力
される。
B1nは、図9に時刻t1〜t7間に示すように、デー
タD2のNバイトのパスパターンデータ”1”の区間に
1ビット幅の「H」パルスが複数個配置されるように出
力されるものであり、この例では時刻t2〜t3間にB
11が配置され、時刻t4〜t5間にB1xが配置さ
れ、時刻t6〜t7間にB1nが配置されるように出力
される。
【0054】タイミング信号B21,…,B2x,…,
B2nは、図9に時刻t7〜t13間に示すように、デ
ータD2のNバイトのパスパターンデータ”0”の区間
に1ビット幅の「H」パルスが、B11,…,B1x,
…,B1nと同数配置されるように出力されるものであ
り、この例では時刻t8〜t9間にB21が配置され、
時刻t10〜t11間にB2xが配置され、時刻t12
〜t13間にB2nが配置されるように出力される。
B2nは、図9に時刻t7〜t13間に示すように、デ
ータD2のNバイトのパスパターンデータ”0”の区間
に1ビット幅の「H」パルスが、B11,…,B1x,
…,B1nと同数配置されるように出力されるものであ
り、この例では時刻t8〜t9間にB21が配置され、
時刻t10〜t11間にB2xが配置され、時刻t12
〜t13間にB2nが配置されるように出力される。
【0055】タイミング信号B3は、時刻t13で示す
ように、データD2のNバイトのパスパターンデータ”
0”から他のデータに切り替わるクロック信号CK2の
立ち上がりエッジから1ビット分「H」となるパルスデ
ータである。
ように、データD2のNバイトのパスパターンデータ”
0”から他のデータに切り替わるクロック信号CK2の
立ち上がりエッジから1ビット分「H」となるパルスデ
ータである。
【0056】ここで、タイミング信号B11の「H」が
FF67のクロック端に入力されることによって、デー
タD2のパスパターンデータ”1”がトリガされて保持
される。この”1”が保持されたFF67のデータ反転
出力端から”0”がオア回路69の一入力端へ出力され
る。
FF67のクロック端に入力されることによって、デー
タD2のパスパターンデータ”1”がトリガされて保持
される。この”1”が保持されたFF67のデータ反転
出力端から”0”がオア回路69の一入力端へ出力され
る。
【0057】また、タイミング信号B21の「H」がF
F68のクロック端に入力されることによって、データ
D2のパスパターンデータ”0”がトリガされて保持さ
れ、この保持データ”0”がデータ出力端からオア回路
69の他入力端へ出力される。
F68のクロック端に入力されることによって、データ
D2のパスパターンデータ”0”がトリガされて保持さ
れ、この保持データ”0”がデータ出力端からオア回路
69の他入力端へ出力される。
【0058】従って、オア回路69で双方データ”0”
と”0”の論理和が取られることによってデータ”0”
がFF70のデータ入力端へ出力される。またタイミン
グ信号B3の「H」がFF70のクロック端へ入力され
ると、オア回路69からのデータ”0”がトリガされて
保持され、この保持データ”0”が第1アラームデータ
AD1として出力される。
と”0”の論理和が取られることによってデータ”0”
がFF70のデータ入力端へ出力される。またタイミン
グ信号B3の「H」がFF70のクロック端へ入力され
ると、オア回路69からのデータ”0”がトリガされて
保持され、この保持データ”0”が第1アラームデータ
AD1として出力される。
【0059】ここで出力される第1アラームデータAD
1は、クロック信号CK2の位相がクロック信号CK1
の位相に対して進み方向にずれるドリフトが生じた場合
に時刻t13で”1”となって、クロック信号CK2が
進み方向に僅かにドリフトしたことを示すものとなる。
1は、クロック信号CK2の位相がクロック信号CK1
の位相に対して進み方向にずれるドリフトが生じた場合
に時刻t13で”1”となって、クロック信号CK2が
進み方向に僅かにドリフトしたことを示すものとなる。
【0060】また、タイミング信号B1nの「H」がF
F72のクロック端に入力されることによって、データ
D2のパスパターンデータ”1”がトリガされて保持さ
れ、この”1”が保持されたFF72のデータ反転出力
端から”0”がオア回路74の一入力端へ出力される。
F72のクロック端に入力されることによって、データ
D2のパスパターンデータ”1”がトリガされて保持さ
れ、この”1”が保持されたFF72のデータ反転出力
端から”0”がオア回路74の一入力端へ出力される。
【0061】タイミング信号B2nの「H」がFF73
のクロック端に入力されることによって、データD2の
パスパターンデータ”0”がトリガされて保持され、こ
の保持データ”0”がデータ出力端からオア回路74の
他入力端へ出力される。
のクロック端に入力されることによって、データD2の
パスパターンデータ”0”がトリガされて保持され、こ
の保持データ”0”がデータ出力端からオア回路74の
他入力端へ出力される。
【0062】従って、オア回路69の出力データが”
0”となってFF75のデータ入力端へ出力され、ここ
で、タイミング信号B3の「H」がFF75のクロック
端へ入力されると、データ”0”がトリガされて保持さ
れ、この保持データ”0”が第nアラームデータADn
として出力される。
0”となってFF75のデータ入力端へ出力され、ここ
で、タイミング信号B3の「H」がFF75のクロック
端へ入力されると、データ”0”がトリガされて保持さ
れ、この保持データ”0”が第nアラームデータADn
として出力される。
【0063】ここで出力される第nアラームデータAD
nは、クロック信号CK2の位相がクロック信号CK1
の位相に対して遅れ方向にずれるドリフトが生じた場合
に時刻t13で”1”となって、クロック信号CK2が
遅れ方向に僅かにドリフトしたことを示すものとなる。
nは、クロック信号CK2の位相がクロック信号CK1
の位相に対して遅れ方向にずれるドリフトが生じた場合
に時刻t13で”1”となって、クロック信号CK2が
遅れ方向に僅かにドリフトしたことを示すものとなる。
【0064】また、第xアラームデータADxについて
は、その出力構成回路を省略してあるが、第1アラーム
データAD1及び第nアラームデータADnの出力構成
回路と同様であり、クロック信号CK2の位相がCK1
と同相の場合に”0”となり、クロック信号CK2の位
相がクロック信号CK1の位相に対して進み又は遅れ方
向にずれるドリフトが生じた場合に時刻t13で”1”
となる。
は、その出力構成回路を省略してあるが、第1アラーム
データAD1及び第nアラームデータADnの出力構成
回路と同様であり、クロック信号CK2の位相がCK1
と同相の場合に”0”となり、クロック信号CK2の位
相がクロック信号CK1の位相に対して進み又は遅れ方
向にずれるドリフトが生じた場合に時刻t13で”1”
となる。
【0065】第xアラームデータADxが”1”の場合
は、第1アラームデータAD1及び第nアラームデータ
ADnの何れかが”1”となっているので、これと合わ
せて確認することによって、クロック信号CK2が進み
又は遅れ方向の何れかに少なくともNバイトの半分以上
ドリフトしたことが分かる。
は、第1アラームデータAD1及び第nアラームデータ
ADnの何れかが”1”となっているので、これと合わ
せて確認することによって、クロック信号CK2が進み
又は遅れ方向の何れかに少なくともNバイトの半分以上
ドリフトしたことが分かる。
【0066】以上説明した第3実施形態のパス監視シス
テムによれば、受信クロック信号CK2が進み又は遅れ
方向にどれくらいドリフトしたかを認識することが可能
となる。
テムによれば、受信クロック信号CK2が進み又は遅れ
方向にどれくらいドリフトしたかを認識することが可能
となる。
【0067】次に、第4実施形態を図10を参照して説
明する。但し、図10は第4実施形態の受信側のパスパ
ターンチェック回路を示すものであり、送信側のパスパ
ターン発生回路は、図2に示した第1実施形態のパスパ
ターン発生回路35と同様とする。
明する。但し、図10は第4実施形態の受信側のパスパ
ターンチェック回路を示すものであり、送信側のパスパ
ターン発生回路は、図2に示した第1実施形態のパスパ
ターン発生回路35と同様とする。
【0068】図10に符号77で示すパスパターンチェ
ック回路は、78で示すタイミング発生部と、79で示
すパスアラーム検出部と、80で示す評定回路とを具備
して構成されている。パスアラーム検出部79は、FF
82,83,85,86,87,89,90,91,9
3と、オア回路84,88,92とを具備して構成さ
れ、また、評定回路80はアンド回路95を具備して構
成されている。
ック回路は、78で示すタイミング発生部と、79で示
すパスアラーム検出部と、80で示す評定回路とを具備
して構成されている。パスアラーム検出部79は、FF
82,83,85,86,87,89,90,91,9
3と、オア回路84,88,92とを具備して構成さ
れ、また、評定回路80はアンド回路95を具備して構
成されている。
【0069】タイミング発生部78は、図2に示すパス
パターン発生回路35から出力され、パスを伝送されて
きたデータD2からパスが正常か否かを検出するための
タイミング信号B11,B12,B13と、B21,B
22,B23と、B3とを発生するものであり、これは
Nバイトが「H」パルスのフレームパルス信号FP2
を、クロック信号CK1に同期したクロック信号CK2
でトリガすることによって発生される。
パターン発生回路35から出力され、パスを伝送されて
きたデータD2からパスが正常か否かを検出するための
タイミング信号B11,B12,B13と、B21,B
22,B23と、B3とを発生するものであり、これは
Nバイトが「H」パルスのフレームパルス信号FP2
を、クロック信号CK1に同期したクロック信号CK2
でトリガすることによって発生される。
【0070】タイミング信号B21,B22,B23
は、図11に時刻t1〜t7間に示すように、データD
2のNバイトのパスパターンデータ”1”の区間に1ビ
ット幅の「H」パルスが3個配置されるように出力され
るものであり、この例では時刻t2〜t3間にB11が
配置され、時刻t4〜t5間にB12が配置され、時刻
t6〜t7間にB13が配置されるように出力される。
は、図11に時刻t1〜t7間に示すように、データD
2のNバイトのパスパターンデータ”1”の区間に1ビ
ット幅の「H」パルスが3個配置されるように出力され
るものであり、この例では時刻t2〜t3間にB11が
配置され、時刻t4〜t5間にB12が配置され、時刻
t6〜t7間にB13が配置されるように出力される。
【0071】タイミング信号B21,B22,B23
は、図11に時刻t7〜t13間に示すように、データ
D2のNバイトのパスパターンデータ”0”の区間に1
ビット幅の「H」パルスが、B11,B12,B13と
同数配置されるように出力されるものであり、この例で
は時刻t8〜t9間にB21が配置され、時刻t10〜
t11間にB22が配置され、時刻t12〜t13間に
B23が配置されるように出力される。
は、図11に時刻t7〜t13間に示すように、データ
D2のNバイトのパスパターンデータ”0”の区間に1
ビット幅の「H」パルスが、B11,B12,B13と
同数配置されるように出力されるものであり、この例で
は時刻t8〜t9間にB21が配置され、時刻t10〜
t11間にB22が配置され、時刻t12〜t13間に
B23が配置されるように出力される。
【0072】タイミング信号B3は、時刻t13で示す
ように、データD2のNバイトのパスパターンデータ”
0”から他のデータに切り替わるクロック信号CK2の
立ち上がりエッジから1ビット分「H」となるパルスデ
ータである。
ように、データD2のNバイトのパスパターンデータ”
0”から他のデータに切り替わるクロック信号CK2の
立ち上がりエッジから1ビット分「H」となるパルスデ
ータである。
【0073】ここで、タイミング信号B11の「H」が
FF82のクロック端に入力されることによって、デー
タD2のパスパターンデータ”1”がトリガされて保持
される。この”1”が保持されたFF82のデータ反転
出力端から”0”がオア回路84の一入力端へ出力され
る。
FF82のクロック端に入力されることによって、デー
タD2のパスパターンデータ”1”がトリガされて保持
される。この”1”が保持されたFF82のデータ反転
出力端から”0”がオア回路84の一入力端へ出力され
る。
【0074】また、タイミング信号B21の「H」がF
F83のクロック端に入力されることによって、データ
D2のパスパターンデータ”0”がトリガされて保持さ
れ、この保持データ”0”がデータ出力端からオア回路
84の他入力端へ出力される。
F83のクロック端に入力されることによって、データ
D2のパスパターンデータ”0”がトリガされて保持さ
れ、この保持データ”0”がデータ出力端からオア回路
84の他入力端へ出力される。
【0075】従って、オア回路84で双方データ”0”
と”0”の論理和が取られることによってデータ”0”
がFF85のデータ入力端へ出力される。またタイミン
グ信号B3の「H」がFF85のクロック端へ入力され
ると、オア回路85からのデータ”0”がトリガされて
保持され、この保持データ”0”がアンド回路95の第
1入力端へ出力されると共に、第1ドリフトアラームデ
ータDA1として出力される。
と”0”の論理和が取られることによってデータ”0”
がFF85のデータ入力端へ出力される。またタイミン
グ信号B3の「H」がFF85のクロック端へ入力され
ると、オア回路85からのデータ”0”がトリガされて
保持され、この保持データ”0”がアンド回路95の第
1入力端へ出力されると共に、第1ドリフトアラームデ
ータDA1として出力される。
【0076】ここで出力される第1ドリフトアラームデ
ータDA1は、クロック信号CK2の位相がクロック信
号CK1の位相に対して進み方向にずれるドリフトが生
じた場合に時刻t13で”1”となって、クロック信号
CK2が進み方向に僅かにドリフトしたことを示すもの
となる。
ータDA1は、クロック信号CK2の位相がクロック信
号CK1の位相に対して進み方向にずれるドリフトが生
じた場合に時刻t13で”1”となって、クロック信号
CK2が進み方向に僅かにドリフトしたことを示すもの
となる。
【0077】また、タイミング信号B12の「H」がF
F86のクロック端に入力されることによって、データ
D2のパスパターンデータ”1”がトリガされて保持さ
れ、この”1”が保持されたFF86のデータ反転出力
端から”0”がオア回路88の一入力端へ出力される。
F86のクロック端に入力されることによって、データ
D2のパスパターンデータ”1”がトリガされて保持さ
れ、この”1”が保持されたFF86のデータ反転出力
端から”0”がオア回路88の一入力端へ出力される。
【0078】タイミング信号B22の「H」がFF87
のクロック端に入力されることによって、データD2の
パスパターンデータ”0”がトリガされて保持され、こ
の保持データ”0”がデータ出力端からオア回路88の
他入力端へ出力される。
のクロック端に入力されることによって、データD2の
パスパターンデータ”0”がトリガされて保持され、こ
の保持データ”0”がデータ出力端からオア回路88の
他入力端へ出力される。
【0079】従って、オア回路88の出力データが”
0”となってFF89のデータ入力端へ出力され、ここ
で、タイミング信号B3の「H」がFF89のクロック
端へ入力されると、データ”0”がトリガされて保持さ
れ、この保持データ”0”がアンド回路95の第2入力
端へ出力される。
0”となってFF89のデータ入力端へ出力され、ここ
で、タイミング信号B3の「H」がFF89のクロック
端へ入力されると、データ”0”がトリガされて保持さ
れ、この保持データ”0”がアンド回路95の第2入力
端へ出力される。
【0080】更に、タイミング信号B13の「H」がF
F90のクロック端に入力されることによって、データ
D2のパスパターンデータ”1”がトリガされて保持さ
れ、この”1”が保持されたFF90のデータ反転出力
端から”0”がオア回路92の一入力端へ出力される。
F90のクロック端に入力されることによって、データ
D2のパスパターンデータ”1”がトリガされて保持さ
れ、この”1”が保持されたFF90のデータ反転出力
端から”0”がオア回路92の一入力端へ出力される。
【0081】タイミング信号B23の「H」がFF91
のクロック端に入力されることによって、データD2の
パスパターンデータ”0”がトリガされて保持され、こ
の保持データ”0”がデータ出力端からオア回路92の
他入力端へ出力される。
のクロック端に入力されることによって、データD2の
パスパターンデータ”0”がトリガされて保持され、こ
の保持データ”0”がデータ出力端からオア回路92の
他入力端へ出力される。
【0082】従って、オア回路92の出力データが”
0”となってFF93のデータ入力端へ出力され、ここ
で、タイミング信号B3の「H」がFF93のクロック
端へ入力されると、データ”0”がトリガされて保持さ
れ、この保持データ”0”がアンド回路95の第3入力
端へ出力されると共に、第2ドリフトアラームデータD
A2として出力される。
0”となってFF93のデータ入力端へ出力され、ここ
で、タイミング信号B3の「H」がFF93のクロック
端へ入力されると、データ”0”がトリガされて保持さ
れ、この保持データ”0”がアンド回路95の第3入力
端へ出力されると共に、第2ドリフトアラームデータD
A2として出力される。
【0083】ここで出力される第2ドリフトアラームデ
ータDA2は、クロック信号CK2の位相がクロック信
号CK1の位相に対して遅れ方向にずれるドリフトが生
じた場合に時刻t13で”1”となって、クロック信号
CK2が遅れ方向に僅かにドリフトしたことを示すもの
となる。
ータDA2は、クロック信号CK2の位相がクロック信
号CK1の位相に対して遅れ方向にずれるドリフトが生
じた場合に時刻t13で”1”となって、クロック信号
CK2が遅れ方向に僅かにドリフトしたことを示すもの
となる。
【0084】この場合、アンド回路95は全ての入力端
に”0”が入力端力されるので、”0”のパスアラーム
データPAを出力する。このパスアラームデータPA
が”0”の場合は、パスの異常は示さない。
に”0”が入力端力されるので、”0”のパスアラーム
データPAを出力する。このパスアラームデータPA
が”0”の場合は、パスの異常は示さない。
【0085】このパスアラームデータPAは、第1及び
第2ドリフトアラームデータDA1,DA2が”1”を
示す場合、即ち、各タイミング信号B11,B12,B
13及びB21,B22,B23が、Nバイト以上、進
み又は遅れ方向にずれた場合に、時刻t13で”1”と
なってパスの異常を示す。
第2ドリフトアラームデータDA1,DA2が”1”を
示す場合、即ち、各タイミング信号B11,B12,B
13及びB21,B22,B23が、Nバイト以上、進
み又は遅れ方向にずれた場合に、時刻t13で”1”と
なってパスの異常を示す。
【0086】以上説明した第4実施形態のパス監視シス
テムによれば、受信クロック信号CK2が進み又は遅れ
方向に僅かにドリフトした場合にそれを認識することが
可能となる。また、第1実施形態同様の効果を得ること
ができる。
テムによれば、受信クロック信号CK2が進み又は遅れ
方向に僅かにドリフトした場合にそれを認識することが
可能となる。また、第1実施形態同様の効果を得ること
ができる。
【0087】次に、第5実施形態を図12を参照して説
明する。但し、図12に示す第5実施形態において、図
5に示した第2実施形態の各部に対応する部分には同一
符号を付し、その説明を省略する。
明する。但し、図12に示す第5実施形態において、図
5に示した第2実施形態の各部に対応する部分には同一
符号を付し、その説明を省略する。
【0088】図12に示す第5実施形態のパス監視シス
テムは、図5に示したパス監視システムに0系のパスを
追加して構成したものである。即ち、送信側に図5に示
したパスパターン発生回路35と同等のパスパターン発
生回路35′を具備する0系の第0PKG51′を追加
し、受信側の第2PKG52に、図8に示したパスパタ
ーンチェック回路63を3出力アラームデータAD1,
AD2,AD3とした、0系のパスパターンチェック回
路63′と1系のパスパターンチェック回路63と、評
定回路100と、0系又は1系のデータD2′又はD2
を選択するセレクタ110とを具備したものである。
テムは、図5に示したパス監視システムに0系のパスを
追加して構成したものである。即ち、送信側に図5に示
したパスパターン発生回路35と同等のパスパターン発
生回路35′を具備する0系の第0PKG51′を追加
し、受信側の第2PKG52に、図8に示したパスパタ
ーンチェック回路63を3出力アラームデータAD1,
AD2,AD3とした、0系のパスパターンチェック回
路63′と1系のパスパターンチェック回路63と、評
定回路100と、0系又は1系のデータD2′又はD2
を選択するセレクタ110とを具備したものである。
【0089】また、評定回路100は、アンド回路10
1,102と、オア回路103と、ナンド回路104,
105,106,107とを具備して構成されている。
このような構成の動作を図13のタイミングチャートを
参照して説明する。時刻t1において、0系のパスアラ
ームデータPA′がパスの異常を示す”1”であり、こ
の”1”がナンド回路104の入力端に供給され、セレ
クタ110がナンド回路106から出力されるセレクト
信号SELの”1”によって1系のデータD2を選択し
ているものとする。
1,102と、オア回路103と、ナンド回路104,
105,106,107とを具備して構成されている。
このような構成の動作を図13のタイミングチャートを
参照して説明する。時刻t1において、0系のパスアラ
ームデータPA′がパスの異常を示す”1”であり、こ
の”1”がナンド回路104の入力端に供給され、セレ
クタ110がナンド回路106から出力されるセレクト
信号SELの”1”によって1系のデータD2を選択し
ているものとする。
【0090】この場合、ドリフトアラームデータDA1
又はDA2が”0”であるとすると、オア回路103か
ら出力されるドリフトアラームデータDAが”0”とな
って、ナンド回路104及び105の反転入力端に供給
されている。また1系のパスアラームデータPAは”
0”であり、この”0”がナンド回路105の入力端に
供給されている。
又はDA2が”0”であるとすると、オア回路103か
ら出力されるドリフトアラームデータDAが”0”とな
って、ナンド回路104及び105の反転入力端に供給
されている。また1系のパスアラームデータPAは”
0”であり、この”0”がナンド回路105の入力端に
供給されている。
【0091】従って、ナンド回路104の出力データ
が”0”、ナンド回路105の出力データが”1”とな
り、この”1”とナンド回路106から出力されるセレ
クト信号SELの”1”とが入力されるナンド回路10
7の出力データが”0”、この”0”とナンド回路10
4の出力データの”0”とが入力されるナンド回路10
6の出力データであるセレクト信号SELが”1”とな
っている。
が”0”、ナンド回路105の出力データが”1”とな
り、この”1”とナンド回路106から出力されるセレ
クト信号SELの”1”とが入力されるナンド回路10
7の出力データが”0”、この”0”とナンド回路10
4の出力データの”0”とが入力されるナンド回路10
6の出力データであるセレクト信号SELが”1”とな
っている。
【0092】ここで0系のパスが復旧して時刻t2に示
すように、0系パスアラームデータPA′が”0”にな
ったとしても、セレクタ110はそれ以前から正常な1
系のパスを選択しているので、この場合、パス系の切替
えは行われない。
すように、0系パスアラームデータPA′が”0”にな
ったとしても、セレクタ110はそれ以前から正常な1
系のパスを選択しているので、この場合、パス系の切替
えは行われない。
【0093】即ち、0系パスアラームデータPA′の”
0”がナンド回路104の入力端に入力され、その出力
データが”1”となっても、ナンド回路107の出力デ
ータは”1”のままなので、ナンド回路106から出力
されるセレクト信号SELは”1”のままである。
0”がナンド回路104の入力端に入力され、その出力
データが”1”となっても、ナンド回路107の出力デ
ータは”1”のままなので、ナンド回路106から出力
されるセレクト信号SELは”1”のままである。
【0094】次に、1系のパスに何らかの異常が生じ、
時刻t3に示すように1系パスアラームデータPAが”
1”となったとすると、ナンド回路105の出力データ
が”0”となり、ナンド回路107の出力データが”
1”となる。この”1”がナンド回路106に入力され
るので、ナンド回路106から出力されるセレクト信号
SELが”0”となり、これによってセレクタ110が
0系のデータD2′を選択して出力する。
時刻t3に示すように1系パスアラームデータPAが”
1”となったとすると、ナンド回路105の出力データ
が”0”となり、ナンド回路107の出力データが”
1”となる。この”1”がナンド回路106に入力され
るので、ナンド回路106から出力されるセレクト信号
SELが”0”となり、これによってセレクタ110が
0系のデータD2′を選択して出力する。
【0095】次に、時刻t4に示すように、0系パスア
ラームデータPA′が”1”、1系パスアラームデータ
PAが”0”、またドリフトアラームデータDAが”
1”となったとする。
ラームデータPA′が”1”、1系パスアラームデータ
PAが”0”、またドリフトアラームデータDAが”
1”となったとする。
【0096】この場合、ナンド回路105の出力データ
が”1”となるが、ナンド回路104の出力データは”
1”のままであり、またナンド回路107の出力データ
も”1”のままなので、ナンド回路106から出力され
るセレクト信号SELは”0”のままである。
が”1”となるが、ナンド回路104の出力データは”
1”のままであり、またナンド回路107の出力データ
も”1”のままなので、ナンド回路106から出力され
るセレクト信号SELは”0”のままである。
【0097】これは、0系パスアラームデータPA′が
異常を示す”1”となるが、これはドリフトアラームデ
ータDA1又はDA2が起因するものであり、この場
合、実際のパスの異常ではないので系の切替えは行わな
いようになっている。
異常を示す”1”となるが、これはドリフトアラームデ
ータDA1又はDA2が起因するものであり、この場
合、実際のパスの異常ではないので系の切替えは行わな
いようになっている。
【0098】時刻t5において、0系パスアラームデー
タPA′を”1”とさせていたドリフトアラームデータ
DA1又はDA2が復旧し、0系パスアラームデータP
A′が”0”となり、次に、時刻t6において、ドリフ
トアラームデータDA1又はDA2の起因によって1系
パスアラームデータPAが”1”となっても評定回路1
00は、ドリフトアラームデータDAによって0系又は
1系パスアラームデータPA′,PAが変化していると
評定し、系の切替えを行わないようになっている。
タPA′を”1”とさせていたドリフトアラームデータ
DA1又はDA2が復旧し、0系パスアラームデータP
A′が”0”となり、次に、時刻t6において、ドリフ
トアラームデータDA1又はDA2の起因によって1系
パスアラームデータPAが”1”となっても評定回路1
00は、ドリフトアラームデータDAによって0系又は
1系パスアラームデータPA′,PAが変化していると
評定し、系の切替えを行わないようになっている。
【0099】次に、時刻t7において、0系パスアラー
ムデータPA′が”1”、1系パスアラームデータPA
が”0”、ドリフトアラームデータDAが”0”となっ
たとする。
ムデータPA′が”1”、1系パスアラームデータPA
が”0”、ドリフトアラームデータDAが”0”となっ
たとする。
【0100】この場合、今まで0系のパスを選択してい
た状態で、ドリフトアラームデータDAが復旧し、0系
のパスに異常が生じ、1系のパスが復旧した状態なの
で、1系のパスへの切替えが行われる。
た状態で、ドリフトアラームデータDAが復旧し、0系
のパスに異常が生じ、1系のパスが復旧した状態なの
で、1系のパスへの切替えが行われる。
【0101】即ち、ナンド回路104の出力データが”
0”となるのでナンド回路106から出力されるセレク
ト信号SELが”1”となってセレクタ110が1系の
データD2を選択して出力する。
0”となるのでナンド回路106から出力されるセレク
ト信号SELが”1”となってセレクタ110が1系の
データD2を選択して出力する。
【0102】以上説明した第5実施形態のパス監視シス
テムによれば、0系及び1系のパスの相互の切替えを本
来のパスの異常、クロック信号のドリフトによるパスの
異常に応じて適切に切り替えることができるので、不要
なパスの切替えを防止することができる。
テムによれば、0系及び1系のパスの相互の切替えを本
来のパスの異常、クロック信号のドリフトによるパスの
異常に応じて適切に切り替えることができるので、不要
なパスの切替えを防止することができる。
【0103】
【発明の効果】以上説明したように、本発明のパス監視
システムによれば、送受信装置間のクロック信号のドリ
フトによるデータパスの誤った異常検出を防止すること
ができる効果がある。
システムによれば、送受信装置間のクロック信号のドリ
フトによるデータパスの誤った異常検出を防止すること
ができる効果がある。
【図1】本発明の原理図である。
【図2】本発明の第1実施形態によるパス監視システム
のパスパターン発生回路のブロック構成図である。
のパスパターン発生回路のブロック構成図である。
【図3】本発明の第1実施形態によるパス監視システム
のパスパターンチェック回路のブロック構成図である。
のパスパターンチェック回路のブロック構成図である。
【図4】図2及び図3に示すパスパターン発生回路及び
パスパターンチェック回路の動作を説明するためのタイ
ミングチャートである。
パスパターンチェック回路の動作を説明するためのタイ
ミングチャートである。
【図5】本発明の第2実施形態によるパス監視システム
のブロック構成図である。
のブロック構成図である。
【図6】図5に示すドリフト検出回路のブロック構成図
である。
である。
【図7】図5に示すPLL回路及びドリフト検出回路の
動作を説明するためのタイミングチャートである。
動作を説明するためのタイミングチャートである。
【図8】本発明の第3実施形態によるパス監視システム
のパスパターンチェック回路のブロック構成図である。
のパスパターンチェック回路のブロック構成図である。
【図9】図8に示すパスパターンチェック回路の動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【図10】本発明の第4実施形態によるパス監視システ
ムのパスパターンチェック回路のブロック構成図であ
る。
ムのパスパターンチェック回路のブロック構成図であ
る。
【図11】図10に示すパスパターンチェック回路の動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【図12】本発明の第5実施形態によるパス監視システ
ムのブロック構成図である。
ムのブロック構成図である。
【図13】図12に示すパス監視システムの動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図14】従来例によるパス監視システムのパスパター
ン発生回路のブロック構成図である。
ン発生回路のブロック構成図である。
【図15】従来例によるパス監視システムのパスパター
ンチェック回路のブロック構成図である。
ンチェック回路のブロック構成図である。
【図16】図14及び図15に示すパスパターン発生回
路及びパスパターンチェック回路の動作を説明するため
のタイミングチャートである。
路及びパスパターンチェック回路の動作を説明するため
のタイミングチャートである。
35 発生回路 43 チェック回路 201 送信装置 202 受信装置 PA2 パスアラームデータ
Claims (5)
- 【請求項1】 送信装置と受信装置間のデータが伝送さ
れるパスの正常/異常状態を監視するパス監視システム
において、 前記送信装置に、任意データ幅が同一レベルのパスパタ
ーンデータを送信クロックに同期して発生する発生回路
を具備し、 前記受信装置に、該送信装置から前記パスを介して伝送
されてきた該パスパターンデータの概略中心箇所を受信
クロックに同期したタイミング信号でサンプリングし、
このサンプリングデータが該発生回路で発生されたパス
パターンデータと異なる場合に該パスの異常を示すパス
アラームデータを出力するチェック回路を具備したこと
を特徴とするパス監視システム。 - 【請求項2】 前記送信装置に、一定幅のパルスが一定
間隔で連続する基準信号をPLL処理することにより前
記送信クロックを生成する第1PLL回路と、該基準信
号のパルスとの対応関係から該送信クロックの位相ずれ
を検出した際に送信ドリフトアラームデータを出力する
第1ドリフト検出回路とを具備し、前記受信装置に、該
基準信号をPLL処理することにより前記受信クロック
を生成する第2PLL回路と、該基準信号のパルスとの
対応関係から該受信クロックの位相ずれを検出した際に
受信ドリフトアラームデータを出力する第2ドリフト検
出回路とを具備したことを特徴とする請求項1記載のパ
ス監視システム。 - 【請求項3】 送信装置と受信装置間のデータが伝送さ
れるパスの正常/異常状態を監視するパス監視システム
において、 前記送信装置に、任意データ幅が同一レベルのパスパタ
ーンデータを送信クロックに同期して発生する発生回路
を具備し、 前記受信装置に、該送信装置から前記パスを介して伝送
されてきた該パスパターンデータを複数に分割した箇所
を、受信クロックに同期したタイミング信号でサンプリ
ングし、この複数のサンプリングデータと該発生回路で
発生されたパスパターンデータとの差異数に応じた、該
受信クロックの進み/遅れ方向のドリフト量を示すアラ
ームデータを出力するチェック回路を具備したことを特
徴とするパス監視システム。 - 【請求項4】 前記チェック回路で得られる複数のサン
プリングデータの全てが、前記発生回路で発生されたパ
スパターンデータと異なる場合に、前記パスの異常を示
すパスアラームデータを出力する評定回路を具備したこ
とを特徴とする請求項3記載のパス監視システム。 - 【請求項5】 前記送信装置に前記発生回路と同一機能
の予備発生回路を具備し、前記受信装置に前記チェック
回路と同一機能の予備チェック回路と、該予備発生回路
と該予備チェック回路とを接続する予備パスと前記パス
との切替えを行うセレクタと、前記送信ドリフトアラー
ムデータ及び前記受信ドリフトアラームデータの何れか
が出力されていない場合に、該チェック回路で得られる
複数のサンプリングデータの全てが該発生回路で発生さ
れたパスパターンデータと異なる場合に該パスの異常を
示すパスアラームデータによって該セレクタに該予備パ
スへの切替え指示を行い、該送信及び受信ドリフトアラ
ームデータの何れかが出力されている場合は該予備パス
への切替え指示は行わないように制御する評定回路とを
具備したことを特徴とする請求項3記載のパス監視シス
テム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19878096A JP3422403B2 (ja) | 1996-07-29 | 1996-07-29 | パス監視システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19878096A JP3422403B2 (ja) | 1996-07-29 | 1996-07-29 | パス監視システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1051513A true JPH1051513A (ja) | 1998-02-20 |
JP3422403B2 JP3422403B2 (ja) | 2003-06-30 |
Family
ID=16396804
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19878096A Expired - Fee Related JP3422403B2 (ja) | 1996-07-29 | 1996-07-29 | パス監視システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3422403B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7176791B2 (en) * | 2003-12-11 | 2007-02-13 | Nec Corporation | Security verification method and device |
-
1996
- 1996-07-29 JP JP19878096A patent/JP3422403B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7176791B2 (en) * | 2003-12-11 | 2007-02-13 | Nec Corporation | Security verification method and device |
Also Published As
Publication number | Publication date |
---|---|
JP3422403B2 (ja) | 2003-06-30 |
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Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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