JP2008175646A - 半導体装置、半導体装置のテスト回路、及び試験方法 - Google Patents

半導体装置、半導体装置のテスト回路、及び試験方法 Download PDF

Info

Publication number
JP2008175646A
JP2008175646A JP2007008424A JP2007008424A JP2008175646A JP 2008175646 A JP2008175646 A JP 2008175646A JP 2007008424 A JP2007008424 A JP 2007008424A JP 2007008424 A JP2007008424 A JP 2007008424A JP 2008175646 A JP2008175646 A JP 2008175646A
Authority
JP
Japan
Prior art keywords
spread spectrum
parallel data
outputs
semiconductor device
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007008424A
Other languages
English (en)
Inventor
Masao Nakahira
政男 中平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2007008424A priority Critical patent/JP2008175646A/ja
Priority to US12/013,487 priority patent/US7853430B2/en
Priority to KR1020080005458A priority patent/KR101017546B1/ko
Priority to CNA2008100034727A priority patent/CN101226221A/zh
Publication of JP2008175646A publication Critical patent/JP2008175646A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31708—Analysis of signal quality
    • G01R31/31709—Jitter measurements; Jitter generators
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G01R31/31726—Synchronization, e.g. of test, clock or strobe signals; Signals in different clock domains; Generation of Vernier signals; Comparison and adjustment of the signals
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31727—Clock circuits aspects, e.g. test clock circuit details, timing aspects for signal generation, circuits for testing clocks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

【課題】デシリアライザにＣＤＲ回路を搭載したＳｅｒＤｅｓによって、スペクトラム拡散クロック発生器の異常の有無を検出する。
【解決手段】本発明による半導体装置１０は、スペクトラム拡散クロックに同期して入力されるシリアルデータ４に対しクロックデータリカバリを実行するＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路１６と、ＣＤＲ回路において追従可能な周波数帯域幅を制御する周波数追従制御回路１５とを具備する。
【選択図】図１

Description

本発明は、半導体装置、半導体装置のテスト回路、及び試験方法に関し、特に、スペクトラム拡散クロック（ＳＳＣ：Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ）に同期して入力されるシリアルデータを扱う半導体装置及びスペクトラム拡散クロック発生器（ＳＳＣＧ：Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）の異常の有無を検出するテスト回路、及び試験方法に関する。
電子機器内のクロック発生器が単一の周波数を発生すると、該周波数及び高調波の輻射が大きくなる。このため、クロックを周波数変調することで不要な輻射のピークを低減し、ＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を低減するスペクトラム拡散クロック発生器が用いられている。
従来技術によるスペクトラム拡散クロック発生器の一例として特開２００５−４４５１号公報に記載のスペクトラム拡散クロック発生装置がある（特許文献１参照）。特許文献１に記載のスペクトラム拡散クロック発生装置は、コントローラと位相補間器とを用いることで、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）を用いないでスペクトラム拡散クロックを発生することを実現している。
近年、動作周波数の高速化が進み、並列バスでのビット間スキュー問題が顕著になるにつれ、ビット間スキューのないシリアルインターフェースが普及してきており、一般に使用されるパーソナルコンピュータ（ＰＣ）等でも用いられるようになってきている。例えば、ハードディスクとＣＰＵ間のインターフェース規格としてＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）が用いられている。 ＳＡＴＡは第１世代の通信速度が１．５Ｇｂｐｓのシリアルインターフェース規格であり、ＰＣ等で使用されるためＥＭＩ対策としてスペクトラム拡散クロックの規格が盛り込まれている。
このような規格のインタフェースに使用されるＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）には、上述のようなスペクトラム拡散クロック発生器が搭載され、変換されたシリアルデータをスペクトラム拡散クロックに同期して出力する。又、スペクトラム拡散クロックに追従するパラレルデータを出力するために、デシリアライザには、ＣＤＲ（Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路が搭載されている。
従来技術によるＣＤＲ回路の一例として、特開２００５−５９９９号公報に記載のクロックアンドリカバリー回路がある（特許文献２参照）。特許文献２に記載のＣＤＲ回路は、スペクトラム拡散クロックで周波数変調されたシリアルデータに対し、周波数追従ループと位相追従ループによる帰還処理を行い、当該シリアルデータに同期したクロックを再生する。これにより、特許文献２に記載のＣＤＲ回路は、周波数変調されたシリアルデータに追従したパラレルデータを出力することができる。
一方、特開２００５−２３３９３３号公報に記載されているように、ＳｅｒＤｅｓのテスト手法としては、ループバックテストが良く知られている（特許文献３参照）。特許文献３に記載の試験方法では、先ずパタン発生部からのパタンデータ（パラレルデータ）をシリアライザでシリアルデータに変換し、このシリアルデータをデシリアライザでパラレルデータに変換する。次にパタン比較器においてパタンデータと変換されたパラレルデータとを比較して、一致／不一致を判定する。
図１１を参照して、ＣＤＲ回路と、ＳＳＣＧを搭載したＳｅｒＤｅｓ３００のループバックテストの動作を説明する。ここでＳｅｒＤｅｓ３００は、ＬＳＩ１００に搭載され、ＣＤＲ回路１６０を搭載したデシリアライザ１１０、ＳＳＣＧを搭載したシリアライザ１２を備える。又、ＬＳＩ１００は、ループバックテスト用回路４００としてパタン発生器１３、パタン比較器１４を備える。パタン発生器１３から出力されたパタンデータ３は、シリアライザでシリアル変換され、シリアルデータ４として出力される。この際、ＳＳＣＧ１７は、入力される基準クロック信号１をスペクトラム拡散してスペクトラム拡散クロックを生成する。シリアライザ１２は、このスペクトラム拡散クロックに同期してシリアルデータ４を出力する。
ＣＤＲ回路１６０は、シリアルデータ４から同期クロックを再生する。デシリアライザ１１０は、シリアルデータ４この同期ビットに同期してシリアルデータ４から変換したパラレルデータ５をパタン比較器１４に出力する。パタン比較器１４は、パタンデータ３とパラレルデータ５とを比較し、両者が一致すれば、判定信号６としてＰａｓｓを示す判定信号６を出力し、一致しなければＦａｉｌを示す判定信号６を出力する。このような、ループバックテストによって、ＣＤＲ回路１６０のクロックデータリカバリ能力を試験することができる。
特開２００５−４４５１号公報 特開２００５−５９９９号公報 特開２００５−２３３９３３号公報
図１２（ａ）、（ｂ）に、ＣＤＲ回路１６０が正常動作をしている場合におけるループバックテストの判定結果を示す。図１２（ａ）には、ＳＳＣＧ１７が正常動作している場合のスペクトラム拡散クロックの変調周波数、ＣＤＲ回路１６０において追従可能な周波数限界値（ＳＳＣ耐性能力下限値）、Ｐａｓｓ／Ｆａｉｌ判定信号６を示す。図１２（ｂ）には、ＳＳＣＧ１７が異常動作している場合のスペクトラム拡散クロックの変調周波数、ＣＤＲ回路１６０において追従可能な周波数限界値（ＳＳＣ耐性能力下限値）、Ｐａｓｓ／Ｆａｉｌ判定信号６を示す。
図１２（ａ）を参照して、ＳＳＣＧ１７が正常動作をしているとき、スペクトル拡散クロックの変調周波数は、ＣＤＲ回路１６０のＳＳＣ耐性能力下限値以上であるため、ＣＤＲ回路１６０は、クロックデータリカバリすることができる。このため、ＣＤＲ回路１６０が正常動作をしている限り、パタン比較器１４からＰａｓｓ信号が出力される。
図１２（ｂ）を参照して、ＳＳＣＧ１７に異常があり、生成されるスペクトラム拡散クロックが所望の変調周波数を示していない場合でも、変調周波数がＣＤＲ回路１６０のＳＳＣ耐性能力下限値以上であれば、ＣＤＲ回路１６０はクロックデータリカバリすることができる。この場合、上記と同様にＰａｓｓ信号が出力される。すなわち、ＳＳＣＧの正常、異常に関係なくＣＤＲ回路１６０は正しくクロックデータリカバリし、パタン比較器はＰａｓｓを示す信号を出力する。このため、テスタ２００は、ＳＳＣＧ１７の異常を検出することができない。
又、図示しないが、ＳＳＣＧ１７が異常動作により、ＣＤＲ回路１６０のＳＳＣ耐性能力を超えた変調周波数でスペクトラム拡散クロックを生成した場合、ＣＤＲ回路１６０はクロックデータリカバリできず、パタン比較器１４からＦａｉｌ信号が出力される。この場合、テスタ２００は、ＣＤＲ回路１６０に異常があるのか、ＳＳＣＧ１７に異常があるのか、あるいは両方に異常があるのかを特定することができない。
従って、従来技術によるループバックテストでは、ＳｅｒＤｅｓに搭載されたＳＳＣＧの異常を検知することはできない。更に、ＣＤＲ回路が故障し、ＳＳＣ耐性能力下限値が所望の値からずれていても、スペクトラム拡散クロックの変調周波数がこの下限値以上である場合、すなわち、図１２（ｂ）に示すような結果となった場合、ＳＳＣＧの異常が検知できないだけではなくＣＤＲ回路のＳＳＣ耐性の異常も検知できないことになる。このため、製品の品質低下につながってしまう。
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
本発明による半導体装置（１０）は、スペクトラム拡散クロックに同期して入力されるシリアルデータ（４）に対しクロックデータリカバリを実行するＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路（１６）と、ＣＤＲ回路において追従可能な周波数帯域幅を制御する周波数追従制御回路（１５）とを具備する。ＣＤＲ回路（１６）の周波数追従能力を制御することで、クロックデータリカバリできない周波数帯域を作ることができる。
又、本発明による半導体装置（１０）は、入力される第１パラレルデータ（３）からシリアルデータ（４）に変換し、スペクトラム拡散クロックに同期してシリアルデータ（４）を出力するシリアライザ（１２）と、シリアルデータ（４）を第２パラレルデータ（５）に変換し、ＣＤＲ回路（１６）によってシリアルデータ（４）から再生された同期クロック（８）に同期して第２パラレルデータ（５）を出力するデシリアライザ（１１）と、第１パラレルデータ（３）と第２パラレルデータ（５）とを比較し、比較結果（６）を出力するパタン比較器（１４）とを更に具備する。このような半導体装置（１０）において、周波数追従制御回路（１５）は、スペクトラム拡散クロックが正常な場合でも、第１パラレルデータ（３）と第２パラレルデータ（５）が不一致となるように、ＣＤＲ回路（１６）の周波数追従能力を変更することができる。又、このときの比較結果（６）を用いてスペクトラム拡散クロックの異常状態を検出することができる。
更に、本発明による半導体装置のテスト回路は、上述の半導体装置（１０）と、半導体装置（１０）に接続するテスタ（２０）とを具備する。テスタ（２０）は、半導体装置（１０）から出力される比較結果（６）に応じて、スペクトラム拡散クロックを生成するスペクトラム拡散クロック発生器（１７）の異常の有無を判定する。
この場合、パタン比較器（１４）は、第１パラレルデータ（３）と第２パラレルデータ（５）が一致する場合、比較結果（６）としてＰａｓｓ信号を出力し、不一致である場合、比較結果（６）としてＦａｉｌ信号を出力する。周波数追従制御回路（１５）は、スペクトラム拡散クロックが所望の周波数で変調されている場合、比較結果（６）としてＦａｉｌ信号が出力されるように、ＣＤＲ回路（１６）が追従可能な周波数帯域幅を制御する。テスタ（２０）は、所定の期間、比較結果（６）としてＦａｉｌ信号の入力がない場合、スペクトラム拡散クロック発生器（１７）が異常であると判定する。
以上のように、本発明による半導体装置、半導体装置のテスト回路、及び試験方法によれば、スペクトラム拡散クロック発生器の異常の有無を確認することができる。
又、デシリアライザにＣＤＲ回路を搭載したＳｅｒＤｅｓによって、スペクトラム拡散クロック発生器の異常の有無を検出することができる。
更に、ＳｅｒＤｅｓに搭載したＣＤＲ回路及びスペクトラム拡散クロック発生器の異常の有無を検出することができる。
更に、ＣＤＲ回路が追従可能な周波数帯域幅（ＳＳＣ耐性能力）を制御することができる。
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。以下では、ＣＤＲ回路と、ＳＳＣＧを搭載したＳｅｒＤｅｓを試験するテスト回路の構成及び試験動作を説明する。以下で説明されるテスト回路は、ＳｅｒＤｅｓを搭載するＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）１０と、ＣＤＲ回路及びＳＳＣＧの異常の有無を判定するテスタ２０を具備する。
１．第１の実施の形態
図１から図９を参照して、本発明のテスト回路によるループバックテストの第１の実施の形態を説明する。
図１を参照して、ＬＳＩ１０は、デシリアライザ１１、シリアライザ１２を備えるＳｅｒＤｅｓ３０と、パタン発生器１３、パタン比較器１４、周波数追従制御回路１５を備えるループバックテスト用回路４０とを具備する。通常動作時において、ＳｅｒＤｅｓ３０は、ＬＳＩ１０外部から入力するシリアルデータをデシリアライザ１１によってパラレルデータに変換して、ＬＳＩ１０内部の回路（図示なし）に出力する。又、ＬＳＩ１０内部の回路（図示なし）から入力するパラレルデータをシリアライザ１２によってシリアルデータに変換し、ＬＳＩ１０外部に接続されるバスを介して外部回路（図示なし）に出力する。ここで、シリアライザ１２は、ＳＳＣＧ１７を備える。ＳＳＣＧ１７は、入力される基準クロック信号１に対し所定の変調周波数でスペクトラム拡散し、スペクトラム拡散クロックを生成する。シリアライザ１２は、生成されたスペクトラム拡散クロックに応じたビットレートで変換したシリアルデータを出力する。又、デシリアライザ１２は、受信したシリアルデータから同期クロックを再生するＣＤＲ回路１６を備える。ＣＤＲ回路１６は、受信したシリアルデータから同期クロック８を再生する。デシリアライザ１２は、再生された同期クロック８に対応するビットレートで変換したパラレルデータを出力する。
試験動作時におけるＳｅｒＤｅｓ３０は、図１のように、ループバックテスト用回路４０に接続される。ループバックテスト用回路４０は、ＳｅｒＤｅｓ３０の性能試験時に用いられ、試験動作時は、テスタ２０に接続される。
詳細には、パタン発生器１３は、試験用のパラレルデータとしてパタンデータ３を生成し、シリアライザ１２とパタン比較器１４に入力する。シリアライザ１２は、パタンデータ３をシリアル変換したシリアルデータ４をデシリアライザ１１に出力する。デシリアライザ１１は、シリアルデータをパラレル変換したパラレルデータ５をパタン比較器１４に出力する。パタン比較器１４は、パタンデータ３とパラレルデータ５が一致する場合、Ｐａｓｓを示す判定信号６を出力し、両者が不一致である場合、Ｆａｉｌを示す判定信号６を出力する。又、試験動作時、周波数追従制御回路１５は、ＣＤＲ回路１６のクロックデータリカバリ能力（ＳＳＣ耐性能力）を制御する最大値制御信号７をＣＤＲ回路１６に出力する。
ここで、テスタ２０は、基準クロック信号１に基づく所定の周期でリセット信号２をパタン発生器１３及びパタン比較器１４に対し出力する。パタン発生器１３は、リセット信号２に応答してパタンデータ３を出力する。又、パタン比較器１４は、リセット信号２に応答してパタンデータ３とパラレルデータ５との比較処理を開始する。これにより、比較するパタンデータ３とパラレルデータ５の先頭ビットが合わせこまれて比較処理が実行される。パタン比較器１４は、パタンデータ３とパラレルデータ５の比較結果に応じた判定信号６をテスタ２０に出力する。テスタ２０は、周波数追従制御回路１５によって、ＣＤＲ回路１６のＳＳＣ耐性能力が制限されたときに出力される判定信号６に基づき、ＣＤＲ回路１６及びＳＳＣＧ１７の異常の有無を検出する。
次に、図２から図４を参照して、本発明によるループバックテストの動作の詳細を説明する。先ず，図２（ａ）、（ｂ）、（ｃ）を参照して、周波数追従制御回路１５によるＣＤＲ回路１６のＳＳＣ耐性能力の設定と、ＣＤＲ回路１６及びＳＳＣＧ１７の異常の有無の検出処理の詳細を説明する。
ここで行われるループバックテストは、ＣＤＲ回路１６のＳＳＣ耐性能力が、周波数追従制御回路１５によって通常動作時と同じ設定に制御される通常試験モードと、通常動作時より低い能力に設定される変調不良検出モードとに分けて行われる。
図２（ａ）は、通常試験モードにおける、スペクトラム拡散クロックの変調周波数、ＣＤＲ回路１６が追従可能な周波数限界値（ＳＳＣ耐性能力下限値）、Ｐａｓｓ／Ｆａｉｌ判定信号６のタイミングチャートである。ここでは、基準クロック信号１の中心周波数に対し低周波側の変調周波数のみで周波数変調を行うダウンスプレッド方式によって変調された場合を一例に説明する。
正常なＳＳＣＧ１７は、ＣＤＲ回路１６が追従できる範囲内の変調周波数でスペクトラム拡散クロックを生成している。すなわち、ＳＳＣＧ１７が正常であれば、変調周波数は、図２（ａ）に示すようにＣＤＲ回路１６のＳＳＣ耐性能力内の値で推移する。このため、変調周波数が正常値であれば、ＣＤＲ回路１６は、変調周波数に追従でき、パタン比較器１４は、Ｐａｓｓを示す判定信号６を出力する。このとき、ＣＤＲ回路１６のＳＳＣ耐性能力に異常があれば、パタンデータ３とパラレルデータ５とは一致せず、パタン比較器１４からＦａｉｌを示す判定信号６が出力される。
図２（ｂ）を参照して、変調不良検出モードでは、周波数追従制御回路１５によって、ＣＤＲ回路１６のＳＳＣ耐性能力が通常動作時（図２（ａ））よりも低く設定される。ここでは、ＣＤＲ回路１６のＳＳＣ耐性能力下限値が、通常動作時よりも上に設定される。詳細には、ＳＳＣＧ１７が正常動作していても、ＣＤＲ回路１６が正しくクロックデータリカバリできない周波数帯が出現するようにＳＣＣ耐性能力下限値が設定される。すなわち、図２（ｂ）に示すように、スペクトラム拡散クロックが正常な場合でもＦａｉｌを示す判定信号６が出力されるようにＣＤＲ回路１６のＳＣＣ耐性能力下限値が設定される。
パタン比較器１４は、周期的入力されるリセット信号２に応じてパタンデータ３とパラレルデータ５との比較処理を行う。このため、ＣＤＲ回路１６が変調周波数を追従できなくなりＦａｉｌ状態になっても、リセット信号２によって復帰し、周期的に比較処理が開始される。又、変調周波数は、周期的に変動するため、周期的にパタンデータ３とパラレルデータ５とが不一致となる（ＣＤＲ回路１６が追従できなくなる）。このため、Ｆａｉｌを示す判定信号６は周期的（時間ｆｍ毎）に出力される。
図２（ｃ）は、ＳＳＣＧ１７に異常があり、所望の変調周波数に満たない周波数でスペクトラム拡散クロックを生成している場合のタイミングチャートである。変調不良検出モード時、上述のように、ＣＤＲ回路１６のＳＳＣ耐性能力下限値を設定していても、ＣＤＲ回路１６は、入力されるシリアル信号を正確にクロックデータリカバリするため、パタン比較器１４は、Ｐａｓｓを示す判定信号６を出力し続ける。このため、テスタ２０は、時間ｆｍを越える期間、連続してＰａｓｓを示す判定信号６が入力されると、ＳＳＣＧ１７が異常であると判定する。
又、図示しないが、ＳＳＣＧ１７に異常があり、所望の変調周波数でスペクトラム拡散クロックを生成していない場合、すなわち、変調周波数が図２（ａ）と異なる波形を示し、ＣＤＲ回路１６のＳＳＣ耐性能力を超える場合がある。このような場合、Ｆａｉｌを示す判定信号６の出力周期は、時間ｆｍと異なる値を示す。このため、テスタ２０は、試験中に時間ｆｍと異なる周期でＦａｉｌを示す判定信号６が入力される場合、ＳＳＣＧ１７が異常であると判定する。この際、テスタ２０は、変調不良検出モードにおけるＣＤＲ回路１６のＳＳＣ耐性能力設定時に、時間ｆｍを記憶しておくことが好ましい。
このように、周波数追従制御回路１５は、ＳＳＣＧ１７が正常動作するときに、ＣＤＲ回路１６が正確にクロックデータリカバリできない状態（Ｆａｉｌ状態）を作る。テスタ２０は、このときの判定信号６の内容及び／又は出力周期を記憶し、この内容及び／又は出力周期と異なる判定信号６が入力された場合、ＳＳＣＧ１７が異常であると判定する。
又、図３のような周波数変調を基準クロック信号１の中心周波数に対し高周波数側のみに行うアップスプレッド方式を採用したＳＳＣＧ１７、図４のような高周波数、低周波数両側に周波数変調を行うセンタースプレッド方式を採用したＳＳＣＧ１７でも同様に試験が可能である。この場合、上述のＳＳＣ耐性能力下限をＳＳＣ耐性上限、あるいはＳＳＣ耐性範囲（上限及び下限）に置き換え、周波数追従制御回路１５は、変調不良検出モードの際、ＳＳＣ耐性能力を低下させるようにこれらの値を制御する。
このように、本発明によれば、変調不良検出モードにおいてＳＳＣＧ１７の異常の有無を検出できる。このため、通常試験モードと変調不良検出モードとを併用することで、ＣＤＲ回路１６の異常の有無も検出することができる。
次に図５から図９を参照して、周波数追従制御回路１５によるＣＤＲ回路１６のＳＳＣ耐性能力の設定動作の詳細を説明する。
図５は、ＣＤＲ回路１６の構成を示すブロック図である。ＣＤＲ回路１６は、位相検出器１０１、積分器１０２、１０３、パタン発生器１０４、混合器１０５、位相補間器１０６を備える。ＣＤＲ回路１６の一例として、特許文献２に記載のクロックアンドクロックデータリカバリ回路がある。ＣＤＲ回路１６は、周波数追従ループと位相追従ループによって同期クロック８を帰還することで、入力されるシリアルデータ４のビットレートに同期クロック８を追従させる。ここで、周波数検出ループは、位相検出器１０１〜積分器１０３〜パタン発生器１０４〜混合器１０５〜位相補間器１０６〜位相検出器１０１によって形成され、位相検出ループは、位相検出器１０１〜積分器１０２〜混合器１０５〜位相補間器１０６〜位相検出器１０１によって形成される。
位相検出器１０１は、シリアルデータ４のビットレートと同期クロック８との位相を比較し、同期クロック８がビットレートよりも遅れているか、進んでいるかを示す制御信号ＵＰ１／ＤＯＷＮ１を出力する。
積分器１０２は、制御信号ＵＰ１／ＤＯＷＮ１を平均化し、制御信号ＵＰ２／ＤＯＷＮ２を出力する。積分器１０３は、制御信号ＵＰ１／ＤＯＷＮ１を平均化し、制御信号ＵＰ３／ＤＯＷＮ３を出力する。積分器１０２、１０３は、位相検出器１０１からのＵＰ１信号を受けてアップカウントし、ＤＯＷＮ１信号を受けてダウンカウントするアップダウンカウンタを備える。又、積分器１０２、１０３のそれぞれは、異なるカウント範囲のアップダウンカウンタを備える。ここでは、例えば、積分器１０２は、４〜−４までの範囲でカウント可能なアップダウンカウンタを備える。又、積分器１０３は、６３〜−６３の範囲でカウント可能なアップダウンカウンタを備える。
パタン発生器１０４は、制御信号ＵＰ３／ＤＯＷＮ３信号に基づき周波数の補正に利用する制御信号ＵＰ４／ＤＯＷＮ４を出力する（アクティブとする）。混合器１０５は、パタン発生器１０４からの制御信号ＵＰ４／ＤＯＷＮ４と、積分器１０２からの制御信号ＵＰ２／ＤＯＷＮ２信号に基づき、位相補間器１０６においてクロックの位相を補正するための制御信号ＵＰ５／ＤＯＷＮ５を出力する。混合器１０５の一例として特許文献２に記載の混合器がある。位相補間器１０６は、基準クロック信号１の位相を補正し、同期クロック８の位相がシリアルデータ４ビットレートの位相に近づくように位相制御を行う。
位相検出器１０１に入力されるシリアルデータ４のビットレートと同期クロック８の周波数とが等しいときには、両者の位相の合わせ込みを行う位相追従ループが機能するだけで良い。位相検出器１０１に入力されるシリアルデータ４のビットレートと同期クロック８の周波数が異なるとき、周波数追従ループが動作する。例えば、シリアルデータ４のビットレートが同期クロック８の周波数よりも遅くなると、位相検出器１０１は制御信号ＤＯＷＮ１を活性化し、積分器１０２は、制御信号ＤＯＷＮ１を積分した制御信号ＤＯＷＮ２を生成し、位相補間器１０６からの同期クロック８の位相を遅らせる。
同期クロック８の位相を遅らせても、まだシリアルデータ４のビットレートが同期クロック８に追いつかないような周波数差である場合、位相検出器１０１の出力は、制御信号ＤＯＷＮ１が続き（複数クロックサイクル分制御信号ＤＯＷＮ１は論理１とされる）、積分器１０３は、制御信号ＤＯＷＮ３を出力する。制御信号ＤＯＷＮ３を受けて、パタン発生器１０４は、周波数補正のための制御信号ＤＯＷＮ４信号を出力する（アクティブとする）。
以上のように、同期クロック８をシリアルデータビット４のビットレートに追従させることができる。
ここで、位相検出器１０１の構成について説明する。図７は、位相検出器１０１の構成を示す図である。位相検出器１０１は、同期クロック８に基づく２相クロック（同期クロック信号ＣＬＫ１、同期クロック信号ＣＬＫ２）に同期してシリアルデータ４を受信する。位相検出器１０１は、フリップフロップ（ＦＦ１）１１１（エッジトリガーのフリップフロップ）、フリップフロップ（ＦＦ３）１１２、フリップフロップ（ＦＦ１１）１１３、ラッチ１１４（スルーラッチ）、排他的論理和回路（ＸＯＲ）１１５、１１６、デマルチプレクサ（ＤＥＭＵＸ回路）１１７、１１８、ＯＲ回路１１９、１２０、インバータ１２１、１２２、ＡＮＤ回路１２３、１２４を備える。
フリップフロップ（ＦＦ１）１１１は、シリアルデータ４と同期クロック信号ＣＬＫ１に応じた出力信号ｑ１を出力する。フリップフロップ（ＦＦ３）１１２は、シリアルデータ４と、同期クロック信号ＣＬＫ１と逆相のクロック信号ＣＬＫ２に応じた出力信号ｑ２を出力する。フリップフロップ（ＦＦ１１）１１３は、出力信号ｑ１と、同期クロック信号ＣＬＫ１に応じた出力信号ｑ３を排他的論理和回路（ＸＯＲ）１１６に出力する。ラッチ１１４は、出力信号ｑ２と同期クロック信号ＣＬＫ１に応じた出力信号ｑ２１を排他的論理和回路（ＸＯＲ）１１５、１１６に出力する。排他的論理和回路（ＸＯＲ）１１５は、出力信号ｑ１と、出力信号ｑ２１との排他的論理和をＤＥＭＵＸ回路１１７に出力する。排他的論理和回路（ＸＯＲ）１１６は、出力信号ｑ３と、出力信号ｑ２１との排他的論理和をＤＥＭＵＸ回路１１８に出力する。ＤＥＭＵＸ回路１１７、１１８は排他的論理和回路（ＸＯＲ）１１５、１１６からシリアル入力される信号をパラレル変換して出力する（ここでは１つのシリアル入力を２つのパラレル出力に変換）。ＯＲ回路１１９は、ＤＥＭＵＸ回路１１７の出力の論理和を出力し、ＯＲ回路１２０は、ＤＥＭＵＸ回路１１８の出力の論理和を出力する。ＡＮＤ回路１２３は、ＯＲ回路１１９の出力と、ＯＲ回路１２０の出力のインバータ１２２による反転出力との論理積を制御信号ＤＯＷＮ１として出力する。ＡＮＤ回路１２４は、ＯＲ回路１２０の出力と、ＯＲ回路１１９の出力のインバータ１２１による反転出力との論理積を制御信号ＵＰ１として出力する。ここで、フリップフロップ（ＦＦ１）１１１の出力ｑ１は同期化データ５０（シフトレジスタを介しパラレルデータ５へ変換される）として出力される。
このように、ＣＤＲ回路１６の位相検出器１０１は、２つのＤＥＭＵＸ回路（例えば１シリアル２パラレル変換回路）を備える。このため、後段の積分器１０２、１０３、パタン発生器１０４、混合器１０５は、位相補間器１０６の出力クロックの１／２周波数のクロックで動作する。又、位相補間器１０６は１／６４の分解能で位相変化が可能な構成としており、制御信号ＵＰ５が論理１のとき同期クロック８の位相を１／６４進め、制御信号ＤＯＷＮ５が論理１のとき出力クロックの位相を１／６４遅らせる。制御信号ＵＰ５／ＤＯＷＮ５は、１／２周波数のクロックで動作しているので、常に論理１を出力している状態では、位相補間器１０６から出力される同期クロック８は、２回に１回の割合で位相変化が起きる。又、同期クロック８の平均周波数は、位相補間器１０６に入力する基準クロック信号１の周波数の±０．７８１２５％変調された周波数となる。このため最大±０．７８１２５％変調までのＳＳＣ耐性能力があることになる。
一方、後述する理由から、ＣＤＲ回路１６のＳＳＣ耐性能力、すなわち、追従可能なクロックの周波数範囲は、パタン発生器１０４におけるアップダウンカウンタのカウント範囲に応じて決められる。以下、パタン発生器１０４の構成と動作の詳細を説明する。
図６を参照して、パタン発生器１０４は、カウンタ１４１、アップダウンカウンタ１４２、デコーダ１４３を備える。カウンタ１４１は、同期クロック８の２分周クロック８０に応じてカウントし、所定のカウント値を測定する。例えば、０から９までのアップカウントを繰り返す。アップダウンカウンタ１４２は、所定のカウント範囲内で制御信号ＵＰ３／ＤＯＷＮ３に応じてアップカウント又はダウンカウントする。又、このカウント範囲は、周波数追従制御回路１５からの最大値制御信号７によって、任意の値に設定される。例えば、ＳｅｒＤｅｓ３０の通常動作時は、−１０〜１０にカウント範囲が設定され、変調不良検出モード時は、通常時よりも能力を制限するように−１０〜１０より小さい範囲、例えば−２〜２に設定される。
デコーダ１４３は、カウンタ１４１から入力されるカウント値とアップダウンカウンタ１４２から入力されるカウント値とをデコードし、制御信号ＵＰ４／ＤＯＷＮ４として出力する。
このように、パタン発生器１０４は、周波数追従制御回路１５によって、その出力値を制御され、通常時には、ＣＤＲ回路１６の追従能力を高め、試験時には追従能力を抑制することができる。
次に、スペクトラム拡散クロックが基準クロック信号１の中心周波数から−０．７８１２５％に変調されている場合を一例に、ＣＤＲ回路１６の具体的な動作を説明する。ただし、積分器１０２は＋４〜−４のアップダウンカウンタ、積分器１０３は＋６３〜−６３のアップダウンカウンタ、パタン発生器１０４内のカウンタ１４１は０〜９のアップカウンタ、アップダウンカウンタ１４２は＋１０〜−１０のアップダウンカウンタで構成されているものとする。
この場合、位相検出器１０１は常に制御信号ＤＯＷＮ１に論理１を出力する。積分器１０２は、制御信号ＤＯＷＮ１（論理１）に応答して０〜−４までを繰り返しダウンカウントする。ここでカウント値が−４のとき制御信号ＤＯＷＮ１に論理１が入力されると、制御信号ＤＯＷＮ２に論理１を出力し、カウント値を０へクリアする。積分器１０３は、制御信号ＤＯＷＮ１（論理１）に応答して０〜−６３まで繰り返しダウンカウントする。ここでカウント値が−６３のとき制御信号ＤＯＷＮ１に論理１が入力されると、制御信号ＤＯＷＮ３に論理１を出力しカウント値を０へクリアする。
パタン発生器１０４のカウンタ１４１は、同期クロック８の２分周クロック８０に応答して０〜９までを繰り返しアップカウントする。アップダウンカウンタ１４２は、制御信号ＤＯＷＮ３（論理１）に応答してカウント値を減少し、０から−１０へと順次ダウンカウントする。デコーダ１４３はカウンタ１４１が０〜９までカウントする間にアップダウンカウンタ１４２によってカウントされたカウンタ値の数分の論理１を制御信号ＤＯＷＮ４に出力する。図８は、制御信号ＤＯＷＮ４の出力例を示すタイミングチャートである。例えば、制御信号ＤＯＷＮ３（論理１）が５回入力されると、アップダウンカウンタ１４２のカウント値は−５を示し、このときカウンタ１４１が０から９までカウントアップする間の１０回中５回、制御信号ＤＯＷＮ４に論理１が出力される。同様に、アップダウンカウンタ１４２のカウント値が−６を示した場合、１０回中６回、制御信号ＤＯＷＮ４に論理１が出力される。−０．７８１２５％変調の場合、パタン発生器１０４から制御信号ＤＯＷＮ４に常に論理１が出力され、積分器１０２から制御信号ＤＯＷＮ２に５回に１回の割合で論理１が出力される。これに応答して、混合器１０５からは制御信号ＤＯＷＮ５として常に論理１が出力される。位相補間器１０６は、同期クロック８の位相を２回に１回の割合で遅延させる。これにより、同期クロック８の平均周波数は−０．７８１２５％変調された周波数となり、−０．７８１２５％の変調がかかっているビットレートに追従できる。
上述のように混合器１０５から出力された制御信号ＵＰ５／ＤＯＷＮ５（論理１）によって位相補間器１０６の出力クロックの平均周波数は制御される。このため制御信号ＵＰ５／ＤＯＷＮ５に出力される論理１の割合（回数）を制御することで、ＳＳＣ耐性能力の制御が可能となる。制御信号ＵＰ５／ＤＯＷＮ５は、パタン発生器１０４からの制御信号ＵＰ４／ＤＯＷＮ４と、積分器１０２からの制御信号ＵＰ２／ＤＯＷＮ２によって制御され、制御信号ＵＰ４／ＤＯＷＮ４が論理１となる割合は、制御信号ＵＰ２／ＤＯＷＮ２より大きい。このため、制御信号ＵＰ５／ＤＯＷＮ５への影響力は、制御信号ＵＰ４／ＤＯＷＮ４の方が大きくなる。制御信号ＵＰ４／ＤＯＷＮ４はパタン発生器１０４内のアップダウンカウンタ１４２の値によって制御されている。つまり、アップダウンカウンタ１４２の最大値（カウント範囲）を制御することで、位相補間器１０６から出力される同期クロックの平均周波数を制御することができる。
例えばアップダウンカウンタ１４２の最大値を±２（カウント範囲−２〜２）になるよう制御すると、−０．３１２５０％変調までしか追従できないようにＣＤＲ回路１６のＳＳＣ耐性能力を抑制することができる。図９を参照して、上述の一例において、アップダウンカウンタ１４２の最大値を±２に制御した場合の、ＣＤＲ回路１６におけるクロックデータリカバリ動作を説明する。
上述と同様に、制御信号ＤＯＷＮ１には常に論理１が出力される。積分器１０２は、制御信号ＤＯＷＮ１（論理１）に応答して０〜−４までを繰り返しダウンカウントする。ここでカウント値が−４のとき制御信号ＤＯＷＮ１（論理１）に応答して制御信号ＤＯＷＮ２に論理１が出力される。すなわち、制御信号ＤＯＷＮ２には１０回カウント中２回論理１が出力される。カウンタ１４１は、制御信号ＤＯＷＮ３（論理１）に応答して０〜９までを繰り返しアップカウントする。アップダウンカウンタ１４２は、制御信号ＤＯＷＮ３（論理１）に応答してカウント値を減少し、０から−２へと順次ダウンカウントする。ここでは、アップダウンカウンタ１４２の最大値−２となる。デコーダ１４３はカウンタ１４１が０〜９までカウントする間にアップダウンカウンタ１４２によってカウントされたカウンタ値“−２”に対応する数分の論理１を制御信号ＤＯＷＮ４に出力する。すなわち、制御信号ＤＯＷＮ４には１０回カウント中２回論理１が出力される。混合器１０５は、制御信号ＤＯＷＮ２及び制御信号ＤＯＷＮ４に基づき１０回カウント中４回論理１を出力する。従って、位相補間器１０６は、２０クロックに４回（＝５クロックに１回）の割合で同期クロック８の位相を遅らせる。すなわち、周波数追従制御回路１５によってアップダウンカウンタ１４２の最大値を±２にすることで、ＣＤＲ回路１６がクロックデータリカバリ可能な周波数を、中心周波数から−０．３１２５０％にすることができる。このようにアップダウンカウンタ１４２の最大値を制御することでＣＤＲ回路１６のＳＳＣ耐性能力の制御が可能となる。尚、通常動作時や通常試験時には、周波数追従制御回路１５によってアップダウンカウンタ１４２の最大値は±１０に設定される。
２．第２の実施の形態
図１０を参照して、本発明のテスト回路によるループバックテストの第２の実施の形態を説明する。第１の実施の形態におけるループバックテストでは、１つのＬＳＩ１０において、シリアルデータ４のループバックして試験が行われている。第２の実施の形態ではＬＳＩ１０と同様な構成のＬＳＩを複数（例えばＬＳＩ１０Ａ、１０Ｂ）を用意し、それぞれのＳｅｒＤｅｓで変換されたシリアルデータを他のＳｅｒｄｅｓに入力することで、上述と同様な試験を行う。
以下では、第１の実施の形態と同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示し、ＬＳＩ１０Ａ及びＬＳＩ１０Ｂ内構成及び信号を区別するため、それぞれの符号にＡ及びＢを付して説明する。又、以下では第１の実施の形態と異なる構成及び動作を説明する。
ＬＳＩ１０ＡとＬＳＩ１０Ｂのパタン発生器１３Ａ、１３Ｂは、同じテストパタン３Ａ、３Ｂを出力し、シリアライザ１２Ａ、１２Ｂはそれぞれをシリアル変換する。シリアライザ１２Ａは、ＬＳＩ１０Ｂのデシリアライザ１１Ｂにシリアルデータ４Ａを出力し、シリアライザ１２Ｂは、ＬＳＩＡ１０Ａのデシリアライザ１１Ａにシリアルデータ４Ｂを出力する。
デシリアライザ１１Ａ、１１Ｂはそれぞれ入力されたシリアルデータをパラレル変換し、パラレルデータ５Ａ、５Ｂとしてそれぞれのパタン比較器１４Ａ、１４Ｂに出力する。パタン比較器１４Ａ、１４Ｂのそれぞれは、テストパタン３Ａ、３Ｂと、他のＬＳＩ内のデシリアライザ１１でシリアル化されたデータに基づくパラレルデータ５Ａ、５Ｂとを比較し、比較結果に基づく判定信号６Ａ、６Ｂをテスタ２０に出力する。
テスタ２０は、判定信号６Ａに基づき、ＬＳＩ１０Ｂに搭載されたＳＳＣＧ１７Ｂの異常の有無を検出し、判定信号６Ｂに基づき、ＬＳＩ１０Ａに搭載されたＳＳＣＧ１７Ａの異常の有無を検出する。この際、テスタ２０は、ＬＳＩ１０Ａ、１０Ｂのそれぞれの通常試験モード時におけるＦａｉｌ状態の周期ｆｍを記憶しており、それぞれの正常時における周期ｆｍと、変調不良検出モード時のＦａｉｌ状態を検出する周期とを比較してＳＳＣＧ１７Ａ、１７Ｂの異常判定を行っても良い。又、ＬＳＩ１０Ａ、１０Ｂには同じ基準クロック信号１と、同じリセット信号２が入力されることが好ましい。
以上のように、シリアルデータ４を他のＳｅｒＤｅｓ内にループバックして試験を行うことで、ＳＳＣＧの不良検出に対する信頼性を向上させることができる。
本発明によるＬＳＩ１０は、アップダウンカウンタ１４２のカウント範囲を指定するだけでＣＤＲ回路１６のＳＳＣ耐性能力を制御することができる。すなわち、小さな制御回路（周波数追従制御回路１５）の追加のみで、ＣＤＲ回路１６のＳＳＣ耐性能力を制御することが可能となる。又、ＣＤＲ回路を内蔵したＳｅｒＤｅｓによって、ＳＳＣＧの異常の有無を検出するＳＳＣ送受信テストが可能となる。
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
図１は、本発明によるテスト回路の第１の実施の形態における構成を示すブロック図である。 図２は、本発明によるループバックテスト時のタイミングチャートの一例である。 図３は、本発明によるループバックテスト時のタイミングチャートの一例である。 図４は、本発明によるループバックテスト時のタイミングチャートの一例である。 図５は、本発明に係るＣＤＲ回路の構成を示すブロック図である。 図６は、本発明に係るＣＤＲ回路に含まれるパタン発生器の構成を示すブロック図である。 図７は、本発明に係るＣＤＲ回路に含まれる位相検出器の構成の一例を示すブロック図である。 図８は、本発明に係るＣＤＲ回路に含まれるパタン発生器から出力される制御信号のタイミングチャートの一例である。 図９は、変調不良検出モードにおけるクロックデータリカバリ動作を示すタイミングチャートの一例である。 図１０は、本発明によるテスト回路の第２の実施の形態における構成を示すブロック図である。 図１１は、従来技術によるテスト回路の構成を示すブロック図である。 図１２は、従来技術によるループバックテスト時のタイミングチャートの一例である。
符号の説明
１：基準クロック信号
２：リセット信号
３：パタンデータ
４：シリアルデータ
５：パラレルデータ
６：判定信号
７：最大値制御信号
８：同期クロック
１０：ＬＳＩ
１１：デシリアライザ
１２：シリアライザ
１３：パタン発生器
１４：パタン比較器
１５：周波数追従制御回路
１６：ＣＤＲ回路
１７：ＳＳＣＧ
２０：テスタ
３０：ＳｅｒＤｅｓ
５０：同期化データ
８０：同期クロックの２分周クロック
１０１：位相検出器
１０２、１０３：積分器
１０４：パタン発生器
１０５：混合器
１０６：位相補間器
１１１、１１２、１１３：フリップフロップ
１１４：ラッチ
１１５、１１６：排他的論理和回路
１１７、１１８：ＤＥＭＵＸ回路
１１９、１２０：ＯＲ回路
１２１、１２２：インバータ
１２３、１２４：ＡＮＤ回路
ＵＰ１／ＤＯＷＮ１、ＵＰ２／ＤＯＷＮ２、ＵＰ３／ＤＯＷＮ３、ＵＰ４／ＤＯＷＮ４、ＵＰ５／ＤＯＷＮ５：制御信号

Claims (15)

  1. スペクトラム拡散クロックに同期して入力されるシリアルデータに対しクロックデータリカバリを実行するＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路と、
    前記ＣＤＲ回路において追従可能な周波数帯域幅を制御する周波数追従制御回路と、
    を具備する半導体装置。
  2. 請求項１に記載の半導体装置において、
    入力される第１パラレルデータからシリアルデータに変換し、前記スペクトラム拡散クロックに同期して前記シリアルデータを出力するシリアライザと、
    前記シリアルデータを第２パラレルデータに変換し、前記ＣＤＲ回路によって前記シリアルデータから再生された同期クロックに同期して前記第２パラレルデータを出力するデシリアライザと、
    前記第１パラレルデータと前記第２パラレルデータとを比較し、比較結果を出力するパタン比較器と、
    を更に具備する半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記ＣＤＲ回路は、前記シリアルデータと、前記同期クロックの位相を比較する位相検出器と、
    前記位相検出器における比較結果に応じてパタンデータを生成するパタン発生器と、
    前記パタンデータに基づき基準クロック信号の位相を補間して前記同期クロックとして出力する位相補間器と、
    を備え、
    前記パタン発生器は、前記位相検出器における比較結果に応じてカウントアップ又はカウントダウンするアップダウンカウンタを有し、前記アップダウンカウンタの値に基づき前記パタンデータを生成し、
    前記周波数追従制御回路は、前記アップダウンカウンタの上限値及び／又は下限値を設定する制御信号を前記パタン発生器に出力する
    半導体装置。
  4. 請求項２又は３に記載の半導体装置と、
    前記比較結果に応じて、前記スペクトラム拡散クロックを生成するスペクトラム拡散クロック発生器の異常の有無を判定するテスタと
    を具備する半導体装置のテスト回路。
  5. 請求項４に記載の半導体装置のテスト回路において、
    前記パタン比較器は、前記第１パラレルデータと前記第２パラレルデータが一致する場合、前記比較結果としてＰａｓｓ信号を出力し、不一致である場合、前記比較結果としてＦａｉｌ信号を出力し、
    前記周波数追従制御回路は、前記スペクトラム拡散クロックが所望の周波数で変調されている場合、前記Ｆａｉｌ信号が出力されるように、前記周波数帯域幅を制御し、
    前記テスタは、所定の期間、前記Ｆａｉｌ信号の入力がない場合、前記スペクトラム拡散クロック発生器が異常であると判定する
    半導体装置のテスト回路。
  6. 請求項４に記載の半導体装置のテスト回路において、
    前記パタン比較器は、前記第１パラレルデータと前記第２パラレルデータが一致する場合、前記比較結果としてＰａｓｓ信号を出力し、不一致である場合、前記比較結果としてＦａｉｌ信号を出力し、
    前記周波数追従制御回路は、前記スペクトラム拡散クロックが所望の周波数で変調されている場合、前記Ｆａｉｌ信号が出力されるように、前記周波数帯域幅を制御し、
    前記テスタは、前記スペクトラム拡散クロックが所望の周波数で変調されている場合における前記Ｆａｉｌ信号の入力周期を保持し、
    前記入力周期と異なる周期で前記Ｆａｉｌ信号が入力されると、前記テスタは、前記スペクトラム拡散クロック発生器が異常であると判定する
    半導体装置のテスト回路。
  7. 請求項５又は６に記載の半導体装置のテスト回路において、
    前記テスタは、所定の間隔でリセット信号を出力し、
    前記パタン比較器は、前記リセット信号に応答して前記第１パラレルデータと前記第２パラレルデータとの比較を開始し、
    前記シリアライザは、前記リセット信号に応答して、前記第１パラレルデータの出力を開始する
    半導体装置のテスト回路。
  8. 請求項７に記載の半導体装置のテスト回路において、
    前記テスタは、基準クロック信号に同期して前記リセット信号を出力し、
    前記シリアライザは、前記基準クロック信号に基づき前記スペクトラム拡散クロックを生成するスペクトラム拡散クロック発生器を備える
    半導体装置のテスト回路。
  9. 請求項１に記載の半導体装置を複数具備し、
    前記複数の半導体装置は第１半導体装置と第２半導体装置とを含み、
    前記第１及び第２の半導体装置のそれぞれは、
    入力される第１パラレルデータをシリアルデータに変換し、前記スペクトラム拡散クロックに同期して前記シリアルデータを出力するシリアライザと、
    他の半導体装置から出力されたシリアルデータを第２パラレルデータに変換し、前記ＣＤＲ回路によって前記シリアルデータから再生された同期クロックに同期して前記第２パラレルデータを出力するデシリアライザと、
    前記第１パラレルデータと前記第２パラレルデータとを比較し、比較結果を出力するパタン比較器と、
    を更に具備する半導体装置。
  10. 請求項９に記載の半導体装置と、
    前記比較結果に応じて、前記スペクトラム拡散クロックを生成するスペクトラム拡散クロック発生器の異常の有無を判定するテスタとを具備し、
    前記パタン比較器は、前記第１パラレルデータと前記第２パラレルデータが一致する場合、前記比較結果としてＰａｓｓ信号を出力し、不一致である場合、前記比較結果としてＦａｉｌ信号を出力し、
    前記周波数追従制御回路は、前記スペクトラム拡散クロックが所望の周波数で変調されている場合、前記Ｆａｉｌ信号が出力されるように、前記周波数帯域幅を制御し、
    前記テスタは、所定の期間、前記Ｆａｉｌ信号の入力がない場合、前記スペクトラム拡散クロックを生成するスペクトラム拡散クロック発生器が異常であると判定する
    半導体装置のテスト回路。
  11. 請求項９に記載の半導体装置のテスト回路において、
    前記比較結果に応じて、前記スペクトラム拡散クロックを生成するスペクトラム拡散クロック発生器の異常の有無を判定するテスタを更に具備し、
    前記パタン比較器は、前記第１パラレルデータと前記第２パラレルデータが一致する場合、前記比較結果としてＰａｓｓ信号を出力し、不一致である場合、前記比較結果としてＦａｉｌ信号を出力し、
    前記周波数追従制御回路は、前記スペクトラム拡散クロックが所望の周波数で変調されている場合、前記Ｆａｉｌ信号が出力されるように、前記周波数帯域幅を制御し、
    前記テスタは、前記スペクトラム拡散クロックが所望の周波数で変調されている場合における前記Ｆａｉｌ信号の入力周期を保持し、
    前記入力周期と異なる周期で前記Ｆａｉｌ信号が入力されると、前記テスタは、前記スペクトラム拡散クロック発生器が異常であると判定する
    半導体装置のテスト回路
  12. 請求項１０又は１１に記載の半導体装置のテスト回路において、
    前記テスタは、所定の間隔でリセット信号を出力し、
    前記パタン比較器は、前記リセット信号に応答して前記第１パラレルデータと前記第２パラレルデータとの比較を開始し、
    前記シリアライザは、前記リセット信号に応答して、前記第１パラレルデータの出力を開始する
    半導体装置のテスト回路。
  13. 請求項１２に記載の半導体装置のテスト回路において、
    前記テスタは、基準クロック信号に同期して前記リセット信号を出力し、
    前記シリアライザは、前記基準クロック信号に基づき前記スペクトラム拡散クロックを生成するスペクトラム拡散クロック発生器を備える
    半導体装置のテスト回路。
  14. スペクトラム拡散クロックを出力するスペクトラム拡散クロック発生器の異常の有無を検出する試験方法であって、
    シリアライザが、第１パラレルデータをシリアルデータに変換し、前記スペクトラム拡散クロックに同期して前記シリアルデータを出力するステップと、
    周波数制御回路が、ＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路において追従可能な周波数帯域幅を制御するステップと、
    前記ＣＤＲ回路が、前記シリアルデータから同期クロックを再生するステップと、
    デシリアライザが、前記シリアルデータから変換した第２パラレルデータを、前記同期クロックに同期して出力するステップと、
    パタン比較器が、前記第１パラレルデータと前記第２パラレルデータとを比較して、比較結果を出力するステップと、
    テスタが、前記比較結果に応じて、前記スペクトラム拡散クロックの異常の有無を判定するステップと、
    を具備する試験方法。
  15. 請求項１４に記載の試験方法において、
    前記比較結果を出力するステップは、前記第１パラレルデータと前記第２パラレルデータが一致する場合、前記パタン比較器が、前記比較結果としてＰａｓｓ信号を出力するステップと、前記第１パラレルデータと前記第２パラレルデータが不一致である場合、前記パタン比較器が、前記比較結果としてＦａｉｌ信号を出力するステップとを備え、
    前記周波数帯域幅を制御するステップにおいて、前記周波数追従制御回路は、前記スペクトラム拡散クロックが所望の周波数で変調されている場合、前記Ｆａｉｌ信号が出力されるように、前記周波数帯域幅を制御し、
    前記スペクトラム拡散クロックの異常の有無を判定するステップにおいて、前記テスタは、所定の期間、前記Ｆａｉｌ信号の入力がない場合、前記スペクトラム拡散クロックが異常であると判定する
    試験方法。
JP2007008424A 2007-01-17 2007-01-17 半導体装置、半導体装置のテスト回路、及び試験方法 Pending JP2008175646A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007008424A JP2008175646A (ja) 2007-01-17 2007-01-17 半導体装置、半導体装置のテスト回路、及び試験方法
US12/013,487 US7853430B2 (en) 2007-01-17 2008-01-14 Semiconductor device, and test circuit and test method for testing semiconductor device
KR1020080005458A KR101017546B1 (ko) 2007-01-17 2008-01-17 반도체 디바이스와, 반도체 디바이스를 테스트하는 테스트회로 및 테스트 방법
CNA2008100034727A CN101226221A (zh) 2007-01-17 2008-01-17 半导体装置,以及用于测试半导体装置的测试电路和测试方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007008424A JP2008175646A (ja) 2007-01-17 2007-01-17 半導体装置、半導体装置のテスト回路、及び試験方法

Publications (1)

Publication Number Publication Date
JP2008175646A true JP2008175646A (ja) 2008-07-31

Family

ID=39618415

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007008424A Pending JP2008175646A (ja) 2007-01-17 2007-01-17 半導体装置、半導体装置のテスト回路、及び試験方法

Country Status (4)

Country Link
US (1) US7853430B2 (ja)
JP (1) JP2008175646A (ja)
KR (1) KR101017546B1 (ja)
CN (1) CN101226221A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010068428A (ja) * 2008-09-12 2010-03-25 Nec Corp 通信装置
JP2011101349A (ja) * 2009-09-23 2011-05-19 Marvell World Trade Ltd スペクトル拡散クロックの同期捕捉および同期追跡
JP2011234009A (ja) * 2010-04-26 2011-11-17 Renesas Electronics Corp クロックアンドデータリカバリ回路
JP2011239011A (ja) * 2010-05-06 2011-11-24 Hitachi Kokusai Electric Inc 無線基地局装置
JP2012013678A (ja) * 2010-06-04 2012-01-19 Renesas Electronics Corp 通信試験回路及び電子機器、受信回路、送信回路、半導体集積回路、ウェハ
US9178691B2 (en) 2013-03-18 2015-11-03 Fujitsu Limited Apparatus for correcting signal, transmission apparatus, method of correcting signal, and transmission system
US9537496B2 (en) 2014-10-13 2017-01-03 Samsung Electronics Co., Ltd. Method for driving SERDES circuit
JP2019114988A (ja) * 2017-12-25 2019-07-11 京セラドキュメントソリューションズ株式会社 画像処理装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5381001B2 (ja) * 2008-10-16 2014-01-08 富士通セミコンダクター株式会社 半導体集積回路及び半導体集積回路の試験方法
DE102008057445B4 (de) * 2008-11-14 2020-10-08 Phoenix Contact Gmbh & Co. Kg Feldbussystem mit Spread-Spektrum
CN102594484A (zh) * 2011-01-05 2012-07-18 中兴通讯股份有限公司 一种高速串行传输链路异常检测重组的方法及装置
JP5926125B2 (ja) * 2012-06-08 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置
CN103018649B (zh) * 2012-11-26 2015-01-28 西北核技术研究所 一种适于辐射效应测试的信号延迟自动补偿方法及系统
US9904587B1 (en) 2015-12-18 2018-02-27 Amazon Technologies, Inc. Detecting anomalous behavior in an electronic environment using hardware-based information
US10097341B1 (en) * 2017-08-30 2018-10-09 Keyssa Systems, Inc. Testing of clock and data recovery circuits
CN109342921A (zh) * 2018-10-09 2019-02-15 天津芯海创科技有限公司 一种高速交换芯片的老化测试方法与系统
CN112367078A (zh) * 2020-02-17 2021-02-12 成都华微电子科技有限公司 一种扩频时钟信号测试装置和方法
CN112269422A (zh) * 2020-10-10 2021-01-26 山东云海国创云计算装备产业创新中心有限公司 一种时钟发生电路以及展频测试系统
KR20220091880A (ko) 2020-12-24 2022-07-01 삼성전자주식회사 위상 보간 기반의 클럭 데이터 복원 회로 및 이를 포함하는 통신 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6874107B2 (en) 2001-07-24 2005-03-29 Xilinx, Inc. Integrated testing of serializer/deserializer in FPGA
JP2005004451A (ja) * 2003-06-11 2005-01-06 Nec Electronics Corp スペクトラム拡散クロック発生装置
JP4335586B2 (ja) 2003-06-11 2009-09-30 Ｎｅｃエレクトロニクス株式会社 クロックアンドデータリカバリ回路
US7363563B1 (en) * 2003-12-05 2008-04-22 Pmc-Sierra, Inc. Systems and methods for a built in test circuit for asynchronous testing of high-speed transceivers
JP2005233933A (ja) * 2004-01-19 2005-09-02 Nec Electronics Corp 組合せ試験方法及び試験装置
JP4657662B2 (ja) * 2004-09-10 2011-03-23 ルネサスエレクトロニクス株式会社 クロックアンドデータリカバリ回路
JP2006250824A (ja) 2005-03-11 2006-09-21 Nec Electronics Corp 半導体集積回路およびその半導体集積回路におけるデータ解析方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010068428A (ja) * 2008-09-12 2010-03-25 Nec Corp 通信装置
JP2011101349A (ja) * 2009-09-23 2011-05-19 Marvell World Trade Ltd スペクトル拡散クロックの同期捕捉および同期追跡
JP2011234009A (ja) * 2010-04-26 2011-11-17 Renesas Electronics Corp クロックアンドデータリカバリ回路
JP2011239011A (ja) * 2010-05-06 2011-11-24 Hitachi Kokusai Electric Inc 無線基地局装置
JP2012013678A (ja) * 2010-06-04 2012-01-19 Renesas Electronics Corp 通信試験回路及び電子機器、受信回路、送信回路、半導体集積回路、ウェハ
US8724683B2 (en) 2010-06-04 2014-05-13 Renesas Electronics Corporation Communication testing circuit, electronic device, receiving circuit, transmitting circuit, semiconductor integrated circuit, and wafer
US9178691B2 (en) 2013-03-18 2015-11-03 Fujitsu Limited Apparatus for correcting signal, transmission apparatus, method of correcting signal, and transmission system
US9537496B2 (en) 2014-10-13 2017-01-03 Samsung Electronics Co., Ltd. Method for driving SERDES circuit
JP2019114988A (ja) * 2017-12-25 2019-07-11 京セラドキュメントソリューションズ株式会社 画像処理装置

Also Published As

Publication number Publication date
CN101226221A (zh) 2008-07-23
KR20080067988A (ko) 2008-07-22
US20080172195A1 (en) 2008-07-17
KR101017546B1 (ko) 2011-02-28
US7853430B2 (en) 2010-12-14

Similar Documents

Publication Publication Date Title
JP2008175646A (ja) 半導体装置、半導体装置のテスト回路、及び試験方法
US8072253B2 (en) Clock adjusting circuit and semiconductor integrated circuit device
JP5066121B2 (ja) クロック情報とデータを伝送する装置及び方法
JP2007060652A (ja) 広い位相余裕を有するクロック及びデータリカバリ回路
JP2007184847A (ja) クロックアンドデータリカバリ回路及びｓｅｒｄｅｓ回路
US9255966B2 (en) Receiver circuit, semiconductor integrated circuit, and test method
US20030108137A1 (en) Apparatus and method for on-chip jitter measurement
US8525597B2 (en) Clock frequency overshoot detection circuit
JP2005077274A (ja) 半導体集積回路装置及びそのテスト方法
JP5153766B2 (ja) データ受信回路それを利用した試験装置
JP5286845B2 (ja) データリカバリ回路
JP2004260677A (ja) 通信装置
JP2007155587A (ja) 通信装置
WO2007005878A1 (en) Clock jitter estimation apparatus, systems, and methods
US7212048B2 (en) Multiple phase detection for delay loops
JP2004325410A (ja) 入出力回路
US8514920B2 (en) Methods and apparatus for pseudo asynchronous testing of receive path in serializer/deserializer devices
JP2011061350A (ja) 受信装置及びその受信方法
US7571360B1 (en) System and method for providing a clock and data recovery circuit with a fast bit error rate self test capability
US7532995B1 (en) Interpolator testing circuit
US11012077B2 (en) Integrated circuit detecting frequency and phase of clock signal and clock and data recovery circuit including the integrated circuit
JP2010096625A (ja) 半導体集積回路及び半導体集積回路の試験方法
US7555091B1 (en) System and method for providing a clock and data recovery circuit with a self test capability
US20080075221A1 (en) Apparatus and related method for detecting phase of input data
JP2017060050A (ja) 半導体装置、デマルチプレクサ、半導体回路、データ処理方法及び検査方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091211

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110915

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120217

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120613