KR101017546B1 - 반도체 디바이스와, 반도체 디바이스를 테스트하는 테스트회로 및 테스트 방법 - Google Patents

반도체 디바이스와, 반도체 디바이스를 테스트하는 테스트회로 및 테스트 방법 Download PDF

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Abstract

반도체 디바이스는 클록 데이터 리커버리 (clock data recovery: CDR) 회로 및 주파수 추종 제어 (frequency tracking control) 회로를 구비한다. CDR 회로는 확산 스펙트럼 클록 (spread spectrum clock) 에 동기하여 입력된 직렬 데이터에 클록 데이터 리커버리를 실행한다. 주파수 추종 제어 회로는 CDR 회로에 의해 추종될 수 있는 주파수의 대역폭을 제어한다.
클록 데이터 리커버리, 확산 스펙트럼 클록, 직렬 데이터

Description

반도체 디바이스와, 반도체 디바이스를 테스트하는 테스트 회로 및 테스트 방법{SEMICONDUCTOR DEVICE, AND TEST CIRCUIT AND TEST METHOD FOR TESTING SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스와, 반도체 디바이스를 테스트하는 테스트 회로 및 테스트 방법에 관한 것이다. 특히, 본 발명은 확산 스펙트럼 클록 (spread spectrum clock: SSC) 에 동기하여 입력된 직렬 데이터를 다루는 반도체 디바이스와, 상기 반도체 디바이스를 테스트하는 테스트 회로 및 테스트 방법에 관한 것이다.
전자 기기의 클록 발생기가 하나의 주파수를 발생시킬 때, 주파수 및 고조파 성분들의 복사는 증가된다. 이러한 이유로, 확산 스펙트럼 클록 발생기는 클록에 주파수 변조를 수행하는데 사용되며, 결과적으로 불필요한 복사의 피크와 전자파 간섭 (electro-magnetic interference: EMI) 을 감소시킨다.
종래 기술에 따른 확산 스펙트럼 클록 발생기의 일례로서 일본 공개 특허 제 2005-4451A 호 (US 2004252751A1 에 대응) 는 확산 스펙트럼 클록 발생기를 개시한다. 일본 공개 특허 제 2005-4451A 호에 기술된 확산 스펙트럼 클록 발생기는 제어기와 위상 보간기 (phase interpolator) 를 사용하며 결국 전압 제어 발진기 (voltage controlled oscillator: VCO) 를 사용하지 않고 확산 스펙트럼 클록을 발생시킨다.
최근 동작 주파수의 속도가 더욱 높아지고 병렬 버스에서 비트들 사이에 스큐 (skew) 가 심각해짐에 따라, 비트들 사이에 스큐가 없는 직렬 인터페이스는 대중화되고 통상적으로 사용가능한 PC 등에 사용된다. 예를 들어, SATA (serial advanced technology attachment) 는 하드 디스크와 CPU 사이에 인터페이스 표준으로 사용된다. 이 SATA 는 1.5 Gbps 의 통신 속도를 갖는 제 1 세대 시리얼 인터페이스 표준이며, PC 등에 사용될 EMI 대책으로 확산 스펙트럼 클록의 표준을 포함한다.
표준 인터페이스에 사용된 시리얼라이저/디시리얼라이저 (serializer/deserializer: SerDes) 는 상술한 확산 스펙트럼 클록 발생기를 구비하며, 변환된 직렬 데이터는 확산 스펙트럼 클록에 동기하여 출력된다. 또한, 확산 스펙트럼 클록을 추종하는 병렬 데이터를 출력하기 위하여, 디시리얼라이저는 클록 및 데이터 리커버리 (clock and data recovery: CDR) 회로를 구비한다.
종래 기술에 따른 CDR 회로의 일례로서, 일본 공개 특허 제 2005-5999A 호 (US 2004252804A1 에 대응) 는 클록 및 데이터 리커버리 회로를 개시한다. 일본 공개 특허 제 2005-5999A 호에 기술된 CDR 회로는 주파수 변조가 확산 스펙트럼 클록을 이용하여 수행된 직렬 데이터에 대해 주파수 추종 루프 및 위상 추종 루프를 통해 피드백 공정을 수행한다. 이후, 직렬 데이터와 동기화한 클록은 리커 버리된다. 따라서, 일본 공개 특허 제 2005-5999A 호에 기술된 CDR 회로는 주파수 변조가 수행되는 직렬 데이터를 뒤따르는 병렬 데이터를 출력할 수 있다.
한편, 일본 공개 특허 제 2005-233933A 호 (US 2005156586A1 에 대응) 에 기술된 바와 같이, 루프 백 테스트 (loop back test) 는 SerDes 의 테스트 방법으로 잘 알려져 있다. 일본 공개 특허 제 2005-233933A 호에 기술된 테스트 방법에서는 우선 패턴 발생기로부터 패턴 데이터 (병렬 데이터) 가 시리얼라이저에 의해 직렬 데이터로 변환되며, 직렬 데이터가 디시리얼라이저에 의해 병렬 데이터로 변환된다. 다음으로, 패턴 비교기는 패턴 데이터를 변환된 병렬 데이터와 비교하며 일치/불일치를 판단한다.
이하에서는 CDR 회로와 SSCG 를 구비한 SerDes (300) 의 루프 백 테스트의 동작을 설명한다. 도 1 은 종래 기술에 따른 테스트 회로의 구성을 도시한 블록도이다. 여기서, SerDes (300) 는 LSI (100) 에 구비되며, CDR 회로 (160) 를 구비한 디시리얼라이저 (110) 와 SSCG (17) 를 구비한 시리얼라이저 (12) 를 구비한다. 또한, LSI (100) 는 패턴 발생기 (13) 및 패턴 비교기 (14) 를 구비하며 이 패턴 발생기 (13) 및 패턴 비교기 (14) 는 루프 백 테스트 회로 (400) 로서 역할한다. 이 패턴 발생기 (13) 에 의해 출력된 패턴 데이터 (3) 는 시리얼라이저 (12) 에 의해 연속적으로 변환되며 직렬 데이터 (4) 로서 출력된다. 이때, SSCG (17) 는 입력된 기준 클록 신호 (1) 를 스펙트럼 확산시켜 확산 스펙트럼 클록을 발생시킨다. 시리얼라이저 (12) 는 이러한 확산 스펙트럼 클록에 동기하여 직렬 데이터 (4) 를 출력한다.
CDR 회로 (160) 는 직렬 데이터 (4) 로부터 동기 클록을 리커버리한다. 디시리얼라이저 (110) 는 이러한 직렬 데이터 (4) 의 동기 비트에 동기하여 직렬 데이터 (4) 로부터 변환된 병렬 데이터 (5) 를 패턴 비교기 (14) 로 출력한다. 패턴 비교기 (14) 는 패턴 데이터 (3) 를 병렬 데이터 (5) 와 비교한다. 만약 패턴 데이터 (3) 와 병렬 데이터 (5) 가 일치하면, 패턴 비교기 (14) 는 판단 신호 (6) 로서 "패스"를 가리키는 판단 신호 (6) 를 출력한다. 만약 패턴 데이터 (3) 와 병렬 데이터 (5) 가 불일치하면, 판단 신호 (6) 로서 "페일 (fail) "을 가리키는 판단 신호 (6) 를 출력한다. 이러한 루프 백 테스트는 CDR 회로 (160) 의 클록 데이터 리커버리 성능을 테스트하는데 사용될 수 있다.
다음의 사실을 알게 되었다. 도 2a 및 도 2b 는 종래 기술에 따른 루프 백 테스트의 타이밍 예시도들이다. 도면들은 CDR 회로 (160) 가 정상으로 동작될 때 루프 백 테스트의 판단 결과를 도시한다. 도 2a 는 SSCG (17) 가 정상으로 동작될 때, 확산 스펙트럼 클록의 변조 편차 프로파일, CDR 회로 (160) 에 의해 추종될 수 있는 주파수 한계값 (SSC 허용오차 (tolerance) 하한값) 및 패스/페일 판단 신호 (6) 를 도시한다. 도 2b 는 SSCG (17) 가 비정상으로 동작될 때, 확산 스펙트럼 클록의 변조 편차 프로파일, CDR 회로 (160) 에 의해 추종될 수 있는 주파수 한계값 (SSC 허용오차 하한값) 및 패스/페일 판단 신호 (6) 를 도시한다.
도 2a 를 참조하면, SSCG (17) 가 정상으로 동작될 때, 확산 스펙트럼 클록의 변조 편차는 CDR 회로 (160) 의 SSC 허용오차 하한값 이상이다. 결국, CDR 회로 (160) 는 클록 데이터 리커버리를 수행할 수 있다. 따라서, CDR 회로 (160) 가 정상으로 동작되는 한, 패턴 비교기 (14) 는 패스 신호를 출력한다.
도 2b 를 참조하면, SSCG (17) 가 비정상이며 발생된 확산 스펙트럼 클록이 원하는 변조 편차를 나타내지 않더라도, 변조 편차가 CDR 회로 (160) 의 SSC 허용오차 하한값 이상일 때, CDR 회로 (160) 는 클록 데이터 리커버리를 수행할 수 있다. 이 경우, 패스 신호는 상기 경우와 유사하게 출력된다. 즉, SSCG 의 정상 또는 비정상 상태에 독립적으로 CDR 회로 (160) 는 통상적으로 클록 데이터 리커버리를 수행하며, 패턴 비교기는 "패스"를 가리키는 신호를 출력한다. 이 러한 이유로, 테스터 (200) 는 SSCG (17) 의 이상 (abnormality) 을 검출할 수 없다.
또한 도면에 도시되지는 않았지만, SSCG (17) 가 비정상 동작에 따른 CDR 회로 (160) 의 SSC 허용오차를 초과한 변조 편차에서 확산 스펙트럼 클록을 발생시킬 때 CDR 회로 (160) 는 클록 데이터 리커버리를 수행할 수 없다. 결국, 패턴 비교기 (14) 는 페일 신호를 출력한다. 이 경우, 테스터 (200) 는 CDR 회로 (160) 가 이상이거나, SSCG (17) 가 이상이거나 또는 둘 다 이상인지를 지시할 수 없다.
결국, 종래 기술에 따른 루프 백 테스트는 SerDes 에 구비된 SSCG 의 이상을 검출할 수 없다. 더구나, CDR 회로가 이상이 있고 SSC 허용오차 하한값이 원하는 값으로부터 이탈되더라도, 확산 스펙트럼 클록의 변조 편차가 이러한 하한값 이상일 때, 즉 도 2b 에서 도시된 바와 같은 결과를 나타낼 때, SSCG 의 이상뿐만 아니라 CDR 회로의 SSC 허용오차의 비정상을 검출하는 것은 불가능하다. 결국, 이것은 제품의 품질 저하를 야기한다.
본 발명은 상기와 같은 하나 이상의 문제점을 해결하거나, 적어도 부분적으로 이들 문제점을 개선하도록 하기 위한 것이다. 본 발명의 일 실시형태에 따르면, 반도체 디바이스는 확산 스펙트럼 클록에 동기하여 입력된 직렬 데이터에 클록 데이터 리커버리를 실행하도록 구성된 클록 데이터 리커버리 (clock data recovery: CDR) 회로; 및 CDR 회로에 의해 추종될 수 있는 주파수 대역폭을 제어하 도록 구성된 주파수 추종 제어 회로를 구비한다.
본 발명에서는 CDR 회로의 주파수 추종 성능을 제어함으로써 클록 데이터 리커버리가 실행될 수 없는 주파수 대역폭이 설정될 수 있다. 예를 들어, 이러한 제어가능한 주파수 추종 성능은 확산 스펙트럼 클록 발생기의 이상 유무를 확인하기 위해 사용될 수 있다.
본 발명에 따른 반도체 디바이스와, 반도체 디바이스를 테스트하는 테스트 회로 및 테스트 방법에 따르면 확산 스펙트럼 클록 발생기의 이상 유무를 확인하는 것이 가능하다.
또한, 디시리얼라이저에 CDR 회로를 설치한 SerDes 에 의해, 확산 스펙트럼 클록 발생기의 이상 유무를 검출하는 것이 가능하다.
또한, SerDes 에 설치된 CDR 회로와 확산 스펙트럼 클록 발생기의 이상의 유무를 검출하는 것은 가능하다.
또한, CDR 회로에 의해 추종될 수 있는 주파수 대역폭 (SSC 허용오차) 을 제어하는 것은 가능하다.
본 발명의 상기 및 다른 목적, 장점 및 특징은 다음의 첨부된 도면과 관련하여 주어진 소정의 바람직한 실시형태의 후술하는 설명으로부터 더욱 쉽게 이해된다.
본 발명은 서술되는 예시들을 참조하여 이하에서 기술된다. 당업자는 많 은 다른 실시형태들이 본 발명의 원리를 이용하여 달성될 수 있고 본 발명이 예시적 목적으로 기술된 실시형태에 제한되지 않는다는 것을 인식할 것이다.
본 발명에 따른 반도체 디바이스와, 반도체 디바이스를 테스트하는 테스트 회로 및 테스트 방법의 실시형태들은 첨부된 도면을 참조하여 이하에 기술된다. 도면에서는 동일 또는 유사한 참조 번호들이 동일, 유사 또는 동등한 구성 요소들을 가리킨다.
CDR 회로 및 SSCG 를 구비한 시리얼라이저/디시리얼라이저를 테스트하기 위한 테스트 회로의 구성 및 테스트 동작은 이하에 기술된다. 테스트 회로는 대규모집적회로 (10, large scale integration: LSI) 및 테스터 (20) 를 구비한다. LSI (10) 는 SerDes 를 구비한다. 테스터 (20) 는 CDR 회로 및 SSCG 의 이상 유무를 판단한다.
(제 1 실시형태)
본 발명에 따른 테스트 회로의 구성 및 동작의 제 1 실시형태는 도 1 내지 도 9 를 참조하여 이하에 기술된다. 여기서, 테스트 회로는 루프 백 테스트를 실행한다.
도 3 은 본 발명에 따른 제 1 실시형태의 테스트 회로의 구성을 도시한 블럭도이다. LSI (10) 는 SerDes (30) 및 루프 백 테스트 회로 (40) 를 구비한다. SerDes (30) 는 디시리얼라이저 (11) 와 시리얼라이저 (12) 를 구비한다. 루프 백 테스트 회로 (40) 는 패턴 발생기 (13), 패턴 비교기 (14) 및 주파수 추종 제어 회로 (15) 를 구비한다. 통상 동작 시에 SerDes (30) 는 LSI (10) 외부로 부터 입력된 직렬 데이터를 디시리얼라이저 (11) 에 의해 병렬 데이터로 변환하며 LSI (10) 내의 회로 (미도시) 에 병렬 데이터를 출력한다. 또한 SerDes (30) 는 LSI (10) 내의 회로 (미도시) 로부터 입력된 병렬 데이터를 시리얼라이저 (12) 에 의해 직렬 데이터로 변환하며 LSI (10) 외부와 연결된 버스를 통해 직렬 데이터를 외부 회로 (미도시) 로 출력한다. 여기서 시리얼라이저 (12) 는 SSCG (17) 를 구비한다. SSCG (17) 는 입력된 기준 클록 신호 (1) 를 소정의 변조 주파수에서 스펙트럼 확산시키고 확산 스펙트럼 클록을 발생시킨다. 시리얼라이저 (12) 는 발생된 확산 스펙트럼 클록에 대응하는 비트 레이트에서 변환된 직렬 데이터를 출력한다. 또한, 디시리얼라이저 (11) 는 CDR 회로 (16) 를 구비한다. CDR 회로 (16) 는 수신된 직렬 데이터로부터 동기 클록 (8) 을 리커버링한다. 디시리얼라이저 (11) 는 리커버링된 동기 클록 (8) 에 대응하는 비트 레이트에서 변환된 병렬 데이터를 출력한다.
테스트 동작 시에 SerDes (30) 는 도 1에 도시된 바와 같이, 루프 백 테스트 회로 (40) 에 연결된다. 루프 백 테스트 회로 (40) 는 SerDes (30) 를 위한 성능 테스트가 실행될 때 사용된다. 루프 백 테스트 회로 (40) 는 테스트 동작 시에 테스터 (20) 에 연결된다.
상세히 설명하면, 패턴 발생기 (13) 는 테스트를 위해 병렬 데이터로서 패턴 데이터 (3) 를 발생시키며 패턴 데이터 (3) 를 시리얼라이저 (12) 및 패턴 비교기 (14) 에 공급한다. 시리얼라이저 (12) 는 패턴 데이터 (3) 를 직렬 변환한 직렬 데이터 (4) 를 디시리얼라이저 (11) 로 출력한다. 디시리얼라이저 (11) 는 직렬 데이터를 병렬 변환한 병렬 데이터 (5) 를 패턴 비교기 (14) 로 출력한다. 만약 패턴 데이터 (3) 와 병렬 데이터 (5) 가 일치하면, 패턴 비교기 (14) 는 "패스"를 가리키는 판단 신호 (6) 를 출력한다. 만약 패턴 데이터 (3) 와 병렬 데이터 (5) 가 불일치하면, 패턴 비교기 (14) 는 "페일"을 가리키는 판단 신호 (6) 를 출력한다. 또한, 테스트 동작 시 주파수 추종 제어 회로 (15) 는 CDR 회로 (16) 의 클록 데이터 리커버리 성능 (SSC 허용오차) 을 제어하는 최대값 제어 신호 (7) 를 CDR 회로 (16) 로 출력한다.
여기서, 테스터 (20) 는 기준 클록 신호 (1) 에 기초한 소정 주기에서 리셋 신호 (2) 를 패턴 발생기 (13) 및 패턴 비교기 (14) 에 출력한다. 패턴 발생기 (13) 는 리셋 신호 (2) 에 응답하여 패턴 데이터 (3) 를 출력한다. 또한, 패턴 비교기 (14) 는 리셋 신호 (2) 에 응답하여 패턴 데이터 (3) 와 병렬 데이터 (5) 사이의 비교 처리를 시작한다. 결과적으로, 비교되는 패턴 데이터 (3) 와 병렬 데이터 (5) 의 시작 비트들은 매칭되어 비교 처리를 수행한다. 패턴 비교기 (14) 는 패턴 데이터 (3) 와 병렬 데이터 (5) 사이의 비교 결과에 대응하는 판단 신호 (6) 를 테스터 (20) 에 출력한다. 테스터 (20) 는 CDR 회로 (16) 의 SSC 허용오차가 제한될 때, 출력된 판단 신호 (6) 에 기초하여 주파수 추종 제어 회로 (15) 에 의해 CDR 회로 (16) 와 SSCG (17) 의 이상 유무를 검출한다.
본 발명에 따른 루프 백 테스트에 관한 테스트 회로의 동작은 도 4a, 도 4b, 도 4c, 도 5a, 도 5b, 도 6a 및 도 6b 를 참조하여 이하에 상세히 기술된다. 우선, CDR 회로 (16) 의 SSC 허용오차의 세팅과 주파수 추종 제어 회로 (15) 에 의 해 실행되는 CDR 회로 (16) 및 SSCG (17) 의 이상 유무를 검출하기 위한 공정은 도 4a, 도 4b 및 도 4c 를 참조하여 상세하게 설명된다. 도 4a 내지 4c 는 본 발명에 따른 루프 백 테스트의 타이밍 예시도들이다.
이 경우에 실행되는 루프 백 테스트는 이를 보통 테스트 모드와 변조 폴트 검출 모드로 나눠서 수행된다. 여기서, 보통 테스트 모드에서는 CDR 회로 (16) 의 SSC 허용오차가 주파수 추종 제어 회로 (15) 에 의해 통상 동작과 동일한 설정으로 제어된다. 변조 폴트 검출 모드 시 CDR 회로 (16) 의 SSC 허용오차는 통상 동작보다 낮은 성능으로 설정된다.
도 4a 는 보통 테스트 모드 시 확산 스펙트럼 클록의 변조 편차 프로파일, CDR 회로 (16) 에 의해 추종될 수 있는 주파수 한계치 (SSC 허용오차 하한값) 및 패스/페일 판단 신호 (6) 의 타이밍도를 도시한다. 여기서, 꺾인 선은 확산 스펙트럼 클록의 변조 편차 프로파일을 도시한다. 파선은 주파수 한계치 (SSC 허용오차 하한값) 를 가리킨다. "패스" 문자를 갖는 직선은 패스/페일 판단 신호 (6) 를 도시한다. 여기서, 변조가 기준 클록 신호 (1) 의 중심 주파수에 관한 저 주파수 측에서만 변조 주파수에 주파수 변조를 수행하는 하강 확산 방법 (down spread method) 에 의해 수행되는 경우는 일례로서 이하에 설명된다.
정상 SSCG (17) 는 CDR 회로 (16) 에 의해 추종될 수 있는 범위 내의 변조 주파수에서 확산 스펙트럼 클록을 발생시킨다. 즉, SSCG (17) 가 정상 (정상 상태) 이면, 변조 편차는 도 4a 에 도시된 바와 같이 CDR 회로 (16) 의 SSC 허용오차 내에서 변화된다. 이러한 이유로, 만약 변조 편차가 정상 값을 갖는다면, CDR 회로 (16) 는 변조 편차를 추종할 수 있고, 패턴 비교기 (14) 는 "패스"를 가리키는 판단 신호 (6) 를 출력한다. 이때, 만약 CDR 회로 (16) 의 SSC 허용오차가 비정상 (비정상 상태) 이면, 패턴 데이터 (3) 와 병렬 데이터 (5) 는 불일치하고, 패턴 비교기 (14) 는 "페일"을 가리키는 판단 신호 (6) 를 출력한다.
도 4b 는 변조 폴트 검출 모드 시, 확산 스펙트럼 클록의 변조 편차 프로파일, 주파수 한계치 (SSC 허용오차 하한값) 및 패스/페일 판단 신호 (6) 의 타이밍도를 도시한다. 여기서, 꺾인 선은 확산 스펙트럼 클록의 변조 편차 프로파일을 가리킨다. 파선 (수평 방향) 은 주파수 한계치 (SSC 허용오차 하한값) 를 도시한다. "패스"와 "페일" 문자를 갖는 꺾인 선은 패스/페일 판단 신호 (6) 를 도시한다. 패스/페일 판단 신호 (6) 아래의 꺾인 선은 리셋 신호 (2) 를 도시한다.
도 4b 를 참조하면, 변조 폴트 검출 모드 시 주파수 추종 제어 회로 (15) 는 CDR 회로 (16) 의 SSC 허용오차를 통상 동작 (도 4a) 보다 낮도록 설정한다. 여기서, CDR 회로 (16) 의 SSC 허용오차 하한값은 통상 동작보다 높도록 설정된다. 상세히 설명하면, SSCG (17) 가 정상으로 동작하더라도, SSC 허용오차 하한값은 CDR 회로 (16) 가 클록 데이터 리커버리를 정상적으로 달성할 수 없는 주파수 밴드가 발생되도록 설정된다. 즉, 도 4b 에 도시된 바와 같이, 확산 스펙트럼 클록이 정상이라도, CDR 회로 (16) 의 SSC 허용오차 하한값은 "페일"을 가리키는 판단 신호 (6) 가 출력되도록 설정된다.
패턴 비교기 (14) 는 주기적으로 입력되는 리셋 신호 (2) 에 기초하여, 패턴 데이터 (3) 와 병렬 데이터 (5) 사이의 비교 처리를 수행한다. 이러한 이유로, CDR 회로 (16) 가 변조 주파수를 추종할 수 없을 때의 결과로서 "페일" 상태가 생긴다 (판단 신호 (6) 가 "페일"이 된다) 하더라도, 이것은 리셋 신호 (2) 에 의해 리커버링되며 비교 처리는 주기적으로 시작된다. 또한, 변조 편차가 주기적으로 변화되기 때문에 패턴 데이터 (3) 와 병렬 데이터 (5) 는 주기적으로 불일치하게 된다 (CDR 회로 (16) 는 추종할 수 없다). 이러한 이유로, "페일"을 가리키는 판단 신호 (6) 는 주기적 (각 시간 (fm) 마다) 으로 출력된다.
도 4c 는 변조 폴트 검출 모드 시 확산 스펙트럼 클록의 변조 편차 프로파일, 주파수 한계치 (SSC 허용오차 하한값) 및 패스/페일 판단 신호 (6) 의 타이밍도를 도시한다. 여기서 꺾인 선은 확산 스펙트럼 클록의 변조 주파수를 도시한다. 파선 (수평 방향) 은 주파수 한계치 (SSC 허용오차 하한값) 를 도시한다. "패스" 문자를 갖는 직선은 패스/페일 판단 신호 (6) 를 도시한다. 패스/페일 판단 신호 (6) 아래의 꺾인 선은 리셋 신호 (2) 를 도시한다.
도 4c 는 SSCG (17) 가 비정상 (비정상 상태) 이고 원하는 변조 편차를 만족시키지 않는 편차에서 확산 스펙트럼 클록이 발생되는 상황을 도시한다. 변조 폴트 검출 모드 시 CDR 회로 (16) 의 SSC 허용오차 하한값은 상기 언급한 바와 같이 정상 동작보다 높도록 설정된다. CDR 회로 (16) 의 SSC 허용오차 하한값이 위에서 언급된 바와 같이 설정되더라도, CDR 회로 (16) 는 입력 직렬 신호에 클록 데이터 리커버리를 정확하게 수행한다. 결국, 패턴 비교기 (14) 는 "패스"를 가리키는 판단 신호 (6) 를 계속 출력한다. 이러한 이유로, "패스"를 가리키는 판단 신호 (6) 가 시간 (fm) 을 초과하는 기간에 계속적으로 입력되면, 테스터 (20) 는 SSCG (17) 를 비정상인 것으로 판단한다.
도시되지는 않았지만, SSCG (17) 가 비정상이고 원하는 편차에서 확산 스펙트럼 클록이 발생되지 않을 경우가 있다. 즉, 변조 편차 프로파일이 도 4a 와 다른 파형을 나타내며 CDR 회로 (16) 의 SSC 허용오차를 초과하는 경우가 있다. 이러한 경우, "페일"을 가리키는 판단 신호 (6) 의 출력 주기는 시간 (fm) 과 다른 값을 나타낸다. 이러한 이유로, "페일"을 가리키는 판단 신호 (6) 가 테스트 동안 시간 (fm) 과 다른 주기에서 입력되면, 테스터 (20) 는 SSCG (17) 를 비정상인 것으로 판단한다. 이때, 테스터 (20) 는 변조 폴트 검출 모드에서 CDR 회로 (16) 의 SSC 허용오차가 설정될 때의 그 시간 (fm) 을 저장하는 것이 바람직하다.
이렇게 하여, 주파수 추종 제어 회로 (15) 는 SSCG (17) 가 정상적으로 동작될 때, CDR 회로 (16) 가 클록 데이터 리커버리를 정확하게 얻을 수 없는 상태 ("페일" 상태) 를 만든다. 테스터 (20) 는 이때 판단 신호 (6) 의 내용 및/또는 출력 주기를 저장하며 만약 테스터 (20) 가 이러한 내용 및/또는 출력 주기와 다른 판단 신호 (6) 를 접수하면 테스터 (20) 는 SSCG (17) 가 비정상인 것으로 판단한다.
테스트는 도 5a 및 도 5b 에 도시된 바와 같이 기준 클록 신호 (1) 의 중심 주파수에 대한 고 주파수 측에서만 변조 주파수에 주파수 변조를 수행하는 상승-확산 방법 (up-spread method) 을 채용하는 SSCG (17) 에 유사하게 수행될 수 있다. 도 5a 및 도 5b 는 본 발명에 따른 루프 백 테스트의 타이밍도의 다른 예들이다.
도 5a 는 통상 테스트 모드 시, CDR 회로 (16) 에 의해 추종될 수 있는 주파수 한계치 (SSC 허용오차 상한값), 확산 스펙트럼 클록의 변조 편차 프로파일 및 패스/페일 판단 신호 (6) 의 타이밍도를 도시한다. 여기서, 파선은 주파수 한계치 (SSC 허용오차 상한값) 를 도시한다. 꺾인 선은 확산 스펙트럼 클록의 변조 편차 프로파일을 도시한다. "패스" 문자를 갖는 직선은 패스/페일 판단 신호 (6) 를 도시한다.
도 5b 는 변조 폴트 검출 모드 시, 주파수 한계치 (SSC 허용오차 상한값), 확산 스펙트럼 클록의 변조 편차 프로파일 및 패스/페일 판단 신호 (6) 의 타이밍도를 도시한다. 여기서, 파선 (수평 방향) 은 주파수 한계치 (SSC 허용오차 상한값) 를 도시한다. 꺾인 선은 확산 스펙트럼 클록의 변조 편차 프로파일을 도시한다. "패스" 및 "페일" 문자를 갖는 꺾인 선은 패스/페일 판단 신호 (6) 를 도시한다. 패스/페일 판단 신호 (6) 아래의 꺾인 선은 리셋 신호 (2) 를 도시한다.
이 경우, 도 4a 내지 도 4c 의 경우에 기술된 SSC 허용오차 하한값을 SSC 허용오차 상한값으로 대체함으로써, 주파수 추종 제어 회로 (15) 는 SSC 허용오차가 변조 폴트 검출 모드 시에 감소되도록 SSC 허용오차 상한값을 제어한다. 따라서, 루프 백 테스트는 도 4a 내지 도 4c 의 경우에서 기술된 것처럼 실행될 수 있다.
또한, 테스트는 도 6a 및 도 6b 에 도시된 바와 같이 기준 클록 신호 (1) 의 중심 주파수에 대한 고 주파수 측과 저 주파수 측 모두에서 변조 주파수에 주파수 변조를 수행하는 중앙-확산 방법 (center-spread method) 을 채용하는 SSCG (17) 에 유사하게 수행될 수 있다. 도 6a 및 도 6b 는 본 발명에 따른 루프 백 테스트의 다른 타이밍 예시도들이다.
도 6a 는 보통 테스트 모드 시, CDR 회로 (16) 에 의해 추종될 수 있는 주파수 한계치들 (SSC 허용오차 상한값 및 SSC 허용오차 하한값), 확산 스펙트럼 클록의 변조 편차 프로파일 및 패스/페일 판단 신호 (6) 의 타이밍도를 도시한다. 여기서, 상부 파선 및 하부 파선은 주파수 한계치들 (SSC 허용오차 상한값 및 SSC 허용오차 하한값) 을 도시한다. 꺾인 선은 확산 스펙트럼 클록의 변조 편차 프로파일을 도시한다. "패스" 문자를 갖는 직선은 패스/페일 판단 신호 (6) 를 도시한다.
도 6b 는 변조 폴트 검출 모드 시, 주파수 한계치들 (SSC 허용오차 상한값 및 SSC 허용오차 하한값), 확산 스펙트럼 클록의 변조 편차 프로파일 및 패스/페일 판단 신호 (6) 의 타이밍도를 도시한다. 여기서, 상부 파선 및 하부 파선들 (수평 방향) 은 주파수 한계치들 (SSC 허용오차 상한값 및 SSC 허용오차 하한값) 을 도시한다. 꺾인 선은 확산 스펙트럼 클록의 변조 편차 프로파일을 도시한다. "패스" 문자 및 "페일" 문자를 갖는 꺾인 선은 패스/페일 판단 신호 (6) 를 도시한다. 패스/페일 판단 신호 (6) 아래의 꺾인 선은 리셋 신호 (2) 를 도시한다.
이 경우, 도 4a 내지 도 4c 의 경우에 기술된 SSC 허용오차 하한값을 SSC 허용오차 범위 (상한 및 하한) 로 대체함으로써, 주파수 추종 제어 회로 (15) 는 변조 폴트 검출 모드 때에 SSC 허용오차가 감소되도록 상한값과 하한값을 제어한다. 따라서, 루프 백 테스트는 도 4a 내지 도 4c 의 경우에서 기술된 것처럼 실행될 수 있다.
이렇게 하여, 본 발명에 따르면 SSCG (17) 의 이상의 유무는 변조 폴트 검출 모드 시 검출될 수 있다. 결국, 보통 테스트 모드와 변조 폴트 검출 모드의 동시 사용은 CDR 회로 (16) 의 이상 유무도 검출할 수 있다.
다음으로, 주파수 추종 제어 회로 (15) 에 의해 실행된 CDR 회로 (16) 의 SSC 허용오차를 위한 설정 동작은 도 7 내지 도 11 을 참조하여 이하에 상세히 기술된다.
도 7 은 본 발명에 따른 CDR 회로의 구성을 도시한 블럭도이다. CDR 회로 (16) 의 일례로서는 일본 공개 특허 제 2005-5999A 호 (US 2004252804A1 에 대응) 에 기술된 클록 데이터 리커버리 회로가 있다. CDR 회로 (16) 는 위상 검출기 (101) , 적분기들 (102, 103) , 패턴 발생기 (104) , 혼합기 (105) 및 위상 보간기 (106) 를 구비한다. CDR 회로 (16) 에서, 동기 클록 (8) 은 주파수 추종 루프와 위상 추종 루프를 통해 피드백되며, 이것은 동기 클록 (8) 이 입력 직렬 데이터 (4) 의 비트 레이트를 추종하게 만든다. 여기서, 주파수 추종 루프는 위상 검출기 (101), 적분기 (103), 패턴 발생기 (104), 혼합기 (105), 위상 보간기 (106), 위상 검출기 (101) 에 의해 만들어진다. 위상 추종 루프는 위상 검출기 (101), 적분기 (102), 혼합기 (105), 위상 보간기 (106), 위상 검출기 (101) 에 의해 만들어진다.
위상 검출기 (101) 는 직렬 데이터 (4) 와 동기 클록 (8) 사이의 위상들을 비교하며 동기 클록 (8) 의 위상이 직렬 데이터 (4) 의 그것과 비교하여 후행되거나 선행되는지를 가리키는 제어 신호들 UP1/DOWN1 을 출력한다.
적분기 (102) 는 제어 신호들 UP1/DOWN1 을 평균하며 제어 신호들 UP2/DOWN2 를 출력한다. 적분기 (103) 는 제어 신호들 UP1/DOWN1 을 평균하며 제어 신호들 UP3/DOWN3 을 출력한다. 적분기들 (102, 103) 각각은 업/다운 카운터를 구비하며, 위상 검출기 (101) 로부터 제어 신호 UP1 을 받을 때 업-카운트를 수행하고 위상 검출기 (101) 로부터 제어 신호 DOWN1 을 받을 때 다운-카운트를 수행한다. 또한, 적분기 (102) 에 구비된 업/다운 카운터의 카운팅 범위는 적분기 (103) 에 구비된 업/다운 카운터의 그것과 다르다. 여기서, 예를 들어, 적분기 (102) 는 4 와 -4 사이의 범위에서 카운팅을 수행할 수 있는 업/다운 카운터를 구비한다. 적분기 (103) 는 63 과 -63 사이의 범위에서 카운팅을 수행할 수 있는 업/다운 카운터를 구비한다.
패턴 발생기 (104) 는 (패턴 발생기 (104) 를 액티브로 설정하는) 제어 신호 UP3/DOWN3 에 기초한 주파수를 보상하기 위해 사용되는 제어 신호들 UP4/DOWN4 를 출력한다. 혼합기 (105) 는 패턴 발생기 (104) 로부터의 제어 신호들 UP4/DOWN4 와 적분기 (102) 로부터의 제어 신호들 UP2/DOWN2 에 기초하여 분할기 (106) 에 의해 클록의 위상을 보상하기 위해 사용되는 제어 신호들 UP5/DOWN5 를 출력한다. 혼합기 (105) 의 일례로서는 일본 공개 특허 제 2005-5999A 호 (US 2004252804A1 에 대응) 에 기술된 혼합기가 있다. 위상 보간기 (106) 는 기준 클록 신호 (1) 의 위상을 보상하며 동기 클록 (8) 의 위상이 직렬 데이터 (4) 의 그것에 가깝게 하기 위하여 위상 제어를 수행한다.
위상 검출기 (101) 에 입력된 직렬 데이터 (4) 의 비트 레이트와 동기 클록 (8) 의 주파수가 같을 때, 직렬 데이터 (4) 와 동기 클록 (8) 모두의 위상들을 조화시키는 위상 추종 루프의 기능을 갖기에 충분할 수도 있다. 위상 검출기 (101) 에 입력된 직렬 데이터 (4) 의 비트 레이트와 동기 클록 (8) 의 주파수가 다를 때, 주파수 추종 루프는 동작된다. 예를 들어, 직렬 데이터 (4) 의 비트 레이트가 동기 클록 (8) 의 주파수에 비교하여 지연될 때, 위상 검출기 (101) 는 제어 신호 DOWN1 을 액티브로 설정하며, 적분기 (102) 는 제어 신호 DOWN1 이 더해지는 제어 신호 DOWN2 를 발생시키고 위상 보간기 (106) 로부터의 동기 클록 (8) 의 위상을 지연한다.
주파수 차이의 경우에, 동기 클록 (8) 의 위상이 지연되게 되더라도 직렬 데이터 (4) 의 비트 레이트가 동기 클록 (8) 의 주파수를 여전히 따라잡지 못하는 주파수 차이의 경우에는 위상 검출기 (101) 가 제어 신호 DOWN1 을 계속적으로 출력하며 (다수의 클록 주기 동안 제어 신호 DOWN1 을 로직 1 로 설정하며) 적분기 (103) 는 제어 신호 DOWN3 을 출력한다. 패턴 발생기 (104) 는 제어 신호 DOWN3 을 받아들여 주파수를 보상하기 위한 제어 신호 DOWN4 를 출력한다 (제어 신호 DOWN4 를 액티브로 설정한다).
상기 언급한 바와 같이 동기 클록 (8) 의 주파수가 직렬 데이터 (4) 의 비트 레이트를 추종하게 하는 것은 가능하다.
다음으로, 위상 검출기 (101) 의 구성은 이하에 설명된다. 도 9 는 본 발명에 따른 CDR 회로에 포함된 위상 검출기의 구성을 도시하는 블럭도이다. 위상 검출기 (101) 는 동기 클록 (8) 에 기초한 2-위상 클록 (동기 클록 신호 CLK1 과 동기 클록 신호 CLK2) 에 동기하여 직렬 데이터 (4) 를 받는다. 위상 검출기 (101) 는 플립-플롭 (111, FF1) (에지 트리거를 갖는 플립-플롭), 플립-플롭 (112, FF3), 플립-플롭 (113, FF11), 래치 (114, 쓰루 래치), 배타적 OR 회로들 (115, 116, XOR), 디-멀티블랙서들 (117, 118, DEMUX 회로), 논리합 회로들 (119, 120, OR), 인버터들 (121, 122) 및 AND 회로들 (123, 124) 을 구비한다.
플립-플롭 (111, FF1) 은 직렬 데이터 (4) 와 동기 클록 신호 CLK1 에 기초한 출력 신호 q1 을 출력한다. 플립-플롭 (112, FF3) 은 직렬 데이터 (4) 및 동기 클록 신호 CLK1 과 반대의 위상인 동기 클록 신호 CLK2 에 기초한 출력 신호 q2 를 출력한다. 플립-플롭 (113, FF11) 은 출력 신호 q1 과 동기 클록 신호 CLK1 에 기초한 출력 신호 q3 을 배타적 OR 회로 (116, XOR) 에 출력한다. 래치 (114) 는 출력 신호 q2 와 동기 클록 신호 CLK1 에 기초한 출력 신호 q21 을 배타적 OR 회로들 (115, 116, XOR) 에 출력한다. 배타적 OR 회로 (115, XOR) 은 출력 신호 q1 과 출력 신호 q21 사이의 배타적 논리합을 DEMUX 회로 (117) 에 출력한다. 배타적 OR 회로 (116, XOR) 는 출력 신호 q3 과 출력 신호 q21 사이의 배타적 논리합을 DEMUX 회로 (118) 에 출력한다. DEMUX 회로 (117) 는 배타적 OR 회로 (115, XOR) 로부터 연속적으로 공급된 신호를 변환된 신호들로 병렬 변환하고, 이후 변환된 신호들을 출력한다. DEMUX 회로 (118) 는 배타적 OR 회로 (116, XOR) 로부터 연속적으로 공급된 신호를 변환된 신호들로 병렬 변환하고 이후 변환된 신호들을 출력한다. 여기서, 하나의 직렬 입력은 DEMUX 회로들 (117, 118) 각각에서 두 개의 병렬 출력으로 변환된다. OR 회로 (119) 는 DEMUX 회로 (117) 로부터의 출력의 논리합을 출력한다. OR 회로 (120) 는 DEMUX 회로 (118) 로부터의 출력의 논리합을 출력한다. 인버터 (122) 는 OR 회로 (120) 로부터의 출력을 반전된 출력으로 반전한다. AND 회로 (123) 는 OR 회로 (119) 로부터의 출력과 인버터 (122) 로부터의 반전된 출력의 논리곱을 제어 신호 DOWN1 로서 출력한다. 인버터 (121) 는 OR 회로 (119) 로부터의 출력을 반전된 출력으로 반전한다. AND 회로 (124) 는 OR 회로 (120) 로부터의 출력과 인버터 (121) 로부터의 반전된 출력의 논리곱을 제어 신호 UP1 로 출력한다. 여기서, 플립-플롭 (111, FF1) 의 출력 q1 은 시프트 레지스터 (미도시) 를 통해 병렬 데이터 (5) 로 변환되는 동기 데이터 (50) 로서 출력된다.
이렇게 하여, CDR 회로 (16) 의 위상 검출기 (101) 는 두 개의 DEMUX 회로 (예를 들어, 1 직렬 2 병렬 변환 회로들) 를 구비한다. 결국, 후속 스테이지에 위치하는 적분기들 (102, 103) , 패턴 발생기 (104) 및 혼합기 (105) 는 위상 보간기 (106) 의 출력 클록의 1/2 주파수의 클록에서 동작된다. 또한, 위상 보간기 (106) 는 위상이 1/64 분해능에서 변화될 수 있도록 구성된다. 이후, 제어 신호 UP5 가 논리 1 을 가질 때 동기 클록 (8) 의 위상은 1/64 만큼 선행되며, 제어 신호 DOWN5 가 논리 1 을 가질 때 출력 클록의 위상은 1/64 만큼 지연된다. 제어 신호 UP5/DOWN5 는 1/2 주파수의 클록에서 동작된다. 결국, 논리 1 이 항상 출력되는 상태에서는 위상 보간기 (106) 에 의해 출력된 동기 클록 (8) 이 매 2 회당 한 번씩의 비율로 위상 변화를 갖는다. 또한, 동기 클록 (8) 의 평균 주파수는 주파수 분할기 (106) 에 입력된 기준 클록 신호 (1) 의 주파수의 ±0.78125% 변조 후의 주파수가 된다. 따라서, 이것은 SSC 허용오차가 최대 ±0.78125% 변조를 갖는 것을 의미한다.
한편, 이후에 기술되는 이유로, CDR 회로 (16) 의 SSC 허용오차, 즉 CDR 회로 (16) 가 주파수를 추종할 수 있는 클록 주파수 범위는 패턴 발생기 (104) 에서 업/다운 카운터의 카운터 범위에 기초하여 결정된다. 이하에서는 패턴 발생기 (104) 의 구성 및 동작을 상세히 기술한다.
도 8 은 본 발명에 따른 CDR 회로에 포함된 패턴 발생기의 구성을 도시한 블럭도이다. 패턴 발생기 (104) 는 카운터 (141), 업/다운 카운터 (142) 및 디코더 (143) 를 구비한다. 카운터 (141) 는 동기 클록 (8) 의 2-분할 클록 (80) 에 상응하는 카운트를 수행하며 소정 카운트 값을 측정한다. 예를 들어, 카운터 (141) 는 0 부터 9 까지 업 카운트를 반복한다. 업/다운 카운터 (142) 는 소정 카운트 범위 내에서 제어 신호들 UP3/DOWN3 에 기초하여 업 카운트나 다운 카운트를 수행한다. 이 카운트 범위는 주파수 추종 제어 회로 (15) 로부터의 최대값 제어 신호 (7) 에 기초하여 임의의 값으로 설정된다. 예를 들어, SerDes (30) 의 통상 동작 시에는 카운트 범위가 -10 과 10 사이의 범위로 설정된다. 변조 폴트 검출 모드 시에는 카운트 범위가 통상 동작의 그것에 비교하여 성능을 제한하도록 -10 과 10 사이의 범위보다 작은 범위, 예를 들어 -2 와 2 사이의 범위로 설정된다.
디코더 (143) 는 카운터 (141) 로부터 입력된 카운트 값과 업/다운 카운터 (142) 로부터 입력된 카운트 값을 디코드하며 제어 신호 UP4/DOWN4 로서 디코드된 신호들을 출력한다.
이렇게 하여, 패턴 발생기 (104) 의 출력 값들은 주파수 추종 제어 회로 (15) 에 의해 제어된다. 패턴 발생기 (104) 는 통상적으로 CDR 회로 (16) 의 추종 성능을 향상시키고 테스트 시에 추종 성능을 억제할 수 있다.
이하에서는 일례로서 확산 스펙트럼 클록이 기준 클록 신호 (1) 의 중심 주파수로부터 -0.78125 %까지 변조되는 경우를 이용하여 CDR 회로 (16) 의 특정 동작을 기술한다. 여기서, 적분기 (102) 가 +4 와 -4 사이의 업/다운 카운터에 의해 구성되는 것으로 가정하면, 적분기 (103) 는 +63 과 -63 사이의 업/다운 카운터에 의해 구성되며, 패턴 발생기 (104) 의 카운터 (141) 는 0 과 9 사이의 업/다운 카운터에 의해 구성되고, 업/다운 카운터 (142) 는 +10 과 -10 사이의 업/다운 카운터에 의해 구성된다.
이 경우, 위상 검출기 (101) 는 언제나 논리 1 을 제어 신호 DOWN1 로 출력한다. 적분기 (102) 는 제어 신호 DOWN1 (논리 1) 에 응답하여 0 부터 -4 까지의 다운 카운트를 반복한다. 여기서, 카운트 값이 -4 이고 논리 1 이 제어 신호 DOWN1 에 입력될 때, 논리 1 은 제어 신호 DOWN2 에 출력되며 카운트 값은 0으 로 클리어링된다. 적분기 (103) 는 제어 신호 DOWN1 (논리 1) 에 응답하여 0 부터 -63 까지의 다운 카운트를 반복한다. 여기서, 카운트 값이 -63 이고 논리 1 이 제어 신호 DOWN1 에 입력될 때 논리 1 은 제어 신호 DOWN3 에 출력되며 카운트 값은 0 으로 클리어링된다.
패턴 발생기 (104) 의 카운터 (141) 는 동기 클록 (8) 의 2-분할 클록 (80) 에 응답하여 0 부터 9 까지 업 카운트를 반복한다. 업/다운 카운터 (142) 는 제어 신호 DOWN3 (논리 1) 에 응답하여 카운트 값을 감소시키고 0 부터 -10 까지 다운 카운트를 연속적으로 실행한다. 디코더 (143) 는 논리 1 을 제어 신호 DOWN4 에 출력한다. 카운터 (141) 가 0 부터 9 까지 카운트하면서 디코더 (143) 로부터 출력된 논리 1 의 출력 개수는 업/다운 카운터 (142) 에 의해 카운트된 카운터 값의 개수에 상응한다. 도 10 은 본 발명에 따른 CDR 회로에 포함된 패턴 발생기에 의해 출력된 제어 신호의 타이밍도의 예시이다. 예를 들어, 제어 신호 DOWN3 (논리 1) 이 5 회 입력될 때 업/다운 카운터 (142) 의 카운트 값은 -5 를 가리킨다. 이때, 카운터 (141) 가 0 부터 9 까지 증가하면서 논리 1 은 10 회 중 5 번 제어 신호 DOWN4 에 출력된다. 유사하게, 업/다운 카운터 (142) 의 카운트 값이 -6 을 가리킬 때 논리 1 은 10 회 중 6 번 제어 신호 DOWN4 에 출력된다. -0.78125% 변조의 경우에는 패턴 발생기 (104) 가 논리 1 을 제어 신호 DOWN4 에 출력하며, 적분기 (102) 는 매 5 회당 1 번의 비율로 논리 1 을 제어 신호 DOWN2 에 출력한다. 이에 응답하여, 혼합기 (105) 는 언제나 제어 신호 DOWN5 로서 논리 1 을 출력한다. 위상 보간기 (106) 는 매 2 회당 1 번의 비율 로 동기 클록 (8) 의 위상을 지연시킨다. 따라서, 동기 클록 (8) 의 평균 주파수는 -0.78125% 까지 변조된 주파수가 된다. 결국, -0.78125% 변조가 수행된 비트 레이트를 추종하는 것은 가능하다.
상기 언급된 바와 같이 혼합기 (105) 에 의해 출력된 제어 신호들 UP5/DOWN5 (논리 1) 는 위상 보간기 (106) 의 출력 클록들의 평균 주파수를 제어한다. 결국, 제어 신호 UP5/DOWN5 에 출력된 논리 1 의 비율 (횟수) 을 제어하는 것은 SSC 허용오차를 제어할 수 있다. 제어 신호들 UP5/DOWN5 는 패턴 발생기 (104) 로부터의 제어 신호들 UP4/DOWN4 와 적분기 (102) 로부터의 제어 신호들 UP2/DOWN2 에 의해 제어된다. 이후, 제어 신호들 UP4/DOWN4 가 논리 1 로 되는 비율은 제어 신호 UP2/DOWN2 의 그것보다 더 높다. 이러한 이유로, 제어 신호들 UP4/DOWN4 는 제어 신호 UP2/DOWN2 보다 큰 제어 신호들 UP5/DOWN5 에 영향을 미친다. 제어 신호들 UP4/DOWN4 는 패턴 발생기 (104) 의 업/다운 카운터 (142) 의 값에 의해 제어된다. 간략하게, 업/다운 카운터 (142) 의 최대값 (카운트 범위) 을 제어하여 위상 보간기 (106) 에 의해 출력된 동기 클록의 평균 주파수를 제어할 수 있다.
예를 들어, 업/다운 카운터 (142) 의 최대값이 ±2 에 의해 조절 (-2 와 2 사이의 카운트 범위) 될 때 CDR 회로 (16) 의 SSC 허용오차는 SSC 허용오차가 오직 -0.31250 % 변조까지 추종할 수 있도록 억제될 수 있다. 이하에서는 도 11 을 참조하여 업/다운 카운터 (142) 의 최대값이 상기 예의 ±2 까지 제어될 때의 CDR 회로 (16) 의 클록 데이터 리커버리 동작을 기술한다. 도 11 은 본 발명에 따 른 변조 폴트 검출 모드 시 클록 데이터 리커버리 동작을 도시한 타이밍 예시도이다.
상기 경우와 유사하게, 논리 1 은 언제나 제어 신호 DOWN1 에 출력된다. 적분기 (102) 는 제어 신호 DOWN1 (논리 1) 에 응답하여 0 부터 -4 까지의 다운 카운트를 반복한다. 여기서, 카운트 값이 -4 일 때 논리 1 은 제어 신호 DOWN1 (논리 1) 에 응답하여 제어 신호 DOWN2 에 출력된다. 즉, 논리 1 은 10 회 중 2 번 제어 신호 DOWN2 에 출력된다. 카운터 (141) 는 제어 신호 DOWN3 (논리 1) 에 응답하여 0 부터 9 까지의 업 카운트를 반복한다. 업/다운 카운터 (142) 는 제어 신호 DOWN3 (논리 1) 에 응답하여 카운트 값을 감소시키며 0 부터 -2 까지 다운 카운트를 연속적으로 실행한다. 여기서, 업/다운 카운터 (142) 의 최대 값은 -2 가 된다. 디코더 (143) 는 논리 1 을 제어 신호 DOWN4 에 출력한다. 디코더 (143) 로부터 출력된 논리 1의 출력 개수는 카운터 (141) 가 0 부터 9 까지 카운트하면서 업/다운 카운터 (142) 에 의해 카운트된 "-2" 카운트 값의 개수에 상응한다. 즉, 논리 1 은 10 회 중 2 번 제어 신호 DOWN4 에 출력된다. 혼합기 (105) 는 제어 신호 DOWN2 와 제어 신호 DOWN4 에 기초한 10 회 카운트 중 4 번 논리 1 을 출력한다. 결국, 위상 보간기 (106) 는 20 클록 당 4 회 (= 5 클록 당 1 회) 의 비율로 동기 클록 (8) 의 위상을 지연한다. 즉, 주파수 추종 제어 회로 (15) 가 업/다운 카운터 (142) 의 최대값을 ±2 로 설정하기 때문에 CDR 회로 (16) 이 클록 데이터 리커버리를 수행할 수 있는 주파수를 중심 주파수부터 -0.31250% 까지 설정할 수 있다. 이렇게 하여, 업/다운 카운터 (142) 의 최대 값을 제어하는 것은 CDR 회로 (16) 의 SSC 허용오차를 제어할 수 있다. 부수적으로, 통상 동작 시나 보통 테스트 시에는 주파수 추종 제어 회로 (15) 가 업/다운 카운터 (142) 의 최대값을 ±10 으로 설정한다.
(제 2 실시형태)
이하에서는 도 12 를 참조하여 본 발명에 따른 테스트 회로의 구성 및 동작의 제 2 실시형태를 기술한다. 도 12 는 본 발명에 따른 테스트 회로의 제 2 실시형태의 구성을 도시한 블럭도이다. 제 1 실시형태의 루프 백 테스트에서는 하나의 LSI (10) 에서 직렬 데이터 (4) 의 루프 백을 수행하도록 테스트를 실행한다. 제 2 실시형태에서는 각각의 LSI (10) 에 유사한 구성을 갖는 다수의 LSI (예를 들어 LSI (10A, 10B)) 각각을 준비하며, 다른 SerDes 에 SerDes 각각에서 변환된 직렬 데이터를 입력하고, 상술한 테스트와 유사한 테스트를 필연적으로 수행한다.
이하에서는 제 1 실시형태의 참조부호와 동일하거나 유사한 것이 동일, 유사 또는 동등한 구성 요소를 가리킨다. 이후, LSI (10A) 및 LSI (10B) 의 구성 및 신호를 구별하기 위하여 개별 참조부호에 "A" 및 "B" 중 하나를 부가하여 설명을 행한다. 또한 제 1 실시형태와 다른 구성 및 동작은 이하에 기술된다.
LSI (10A) 의 패턴 발생기 (13A) 는 LSI (10B) 의 패턴 발생기 (13B) 에 의해 출력된 테스트 패턴 (3B) 과 같은 테스트 패턴 (3A) 을 출력한다. 시리얼라이저 (12A) 는 테스트 패턴 (3A) 을 직렬 데이터 (4A) 로 변환한다. 시리얼라이저 (12B) 는 테스트 패턴 (3B) 을 직렬 데이터 (4B) 로 변환한다. 시리얼라 이저 (12A) 는 직렬 데이터 (4A) 를 LSI (10B) 의 디시리얼라이저 (11B) 에 출력하며, 시리얼라이저 (12B) 는 LSI (10A) 의 디시리얼라이저 (11A) 에 직렬 데이터 (4B) 를 출력한다.
디시리얼라이저 (11A) 는 입력 직렬 데이터 (4B) 를 병렬 데이터 (5A) 로 변환하며 병렬 데이터 (5A) 를 패턴 비교기 (14A) 에 출력한다. 디시리얼라이저 (11B) 는 입력 직렬 데이터 (4A) 를 병렬 데이터 (5B) 로 변환하며 병렬 데이터 (5B) 를 패턴 비교기 (14B) 에 출력한다. 패턴 비교기 (14A) 는 테스트 패턴 (3A) 을 다른 LSI (10B) 의 시리얼라이저 (12B) 에 의해 직렬화된 직렬 데이터 (4B) 에 기초한 병렬 데이터 (5A) 와 비교하며 비교 결과에 기초한 판단 신호 (6A) 를 테스터 (20) 로 출력한다. 패턴 비교기 (14B) 는 테스트 패턴 (3B) 을 다른 LSI (10A) 의 시리얼라이저 (12A) 에 의해 직렬화된 직렬 데이터 (4A) 에 기초한 병렬 데이터 (5B) 와 비교하며 비교 결과에 기초한 판단 신호 (6B) 를 테스터 (20) 로 출력한다.
테스터 (20) 는 판단 신호 (6A) 에 기초한 LSI (10B) 에 설치된 SSCG (17B) 의 이상의 유무를 검출한다. 또한, 테스터 (20) 는 판단 신호 (6B) 에 기초한 LSI (10A) 에 설치된 SSCG (17A) 의 이상의 유무를 검출한다. 이때, 테스터 (20) 는 LSI (10A) 와 LSI (10B) 의 각각에서 보통 테스트 모드 시에 "페일" 상태의 주기 fm 를 저장한다. 테스터 (20) 는 각 정상 상태 시의 주기 fm 를 변조 폴트 검출 모드 시에 "페일" 상태가 검출하여 SSCG (17A) 와 SSCG (17B) 의 이상 판단을 수행할 때의 그 주기와 비교할 수도 있다. 또한, 동일 참조부호 클록 신호 (1) 와 동일 리셋 신호 (2) 를 LSI (10A) 와 LSI (10B) 에 입력하는 것이 바람직하다.
이상에서 언급된 바와 같이 직렬 데이터 (4) 를 다른 SerDes 에 역순환시킴으로써 테스트를 실행한다. 결국, SSCG 폴트 검출의 신뢰성을 향상시킬 수 있는 것이 가능하다.
본 발명에 따른 LSI (10) 는 업/다운 카운터 (142) 의 카운트 범위를 특정시킴으로써만 CDR 회로 (16) 의 SSC 허용오차를 제어할 수 있다. 즉, 오직 작은 제어 회로 (주파수 추종 제어 회로 (15)) 를 부가하는 것은 CDR 회로 (16) 의 SSC 허용오차를 제어할 수 있다. 또한, CDR 회로가 내장된 SerDes 는 SSCG 의 이상 유무를 검출하기 위한 SSC 송/수신 테스트를 수행하는데 사용될 수 있다.
이상에서 언급된 바와 같이 본 발명의 실시형태는 상세히 기술되었다. 그러나, 특정 구성요소는 상술한 실시형태에 제한되지 않는다. 심지어 본 발명의 범주를 벗어나지 않는 범위 내의 변화도 본 발명에 포함된다.
본 발명은 상기 실시형태에 제한되지 않으나 본 발명의 범주 및 사항으로부터 벗어나지 않으면서 변형되고 변경될 수도 있다.
도 1 은 종래 기술에 따른 테스트 회로의 구성을 도시한 블럭도.
도 2a 및 도 2b 는 종래 기술에 따른 루프 백 테스트의 타이밍 예시도들.
도 3 은 본 발명에 따른 제 1 실시형태의 테스트 회로의 구성을 도시한 블럭도.
도 4a 내지 도 4c 는 본 발명에 따른 루프 백 테스트의 타이밍 예시도들.
도 5a 및 도 5b 는 본 발명에 따른 루프 백 테스트의 타이밍 예시도들.
도 6a 및 도 6b 는 본 발명에 따른 루프 백 테스트의 타이밍 예시도들.
도 7 은 본 발명에 따른 CDR 회로의 구성을 도시한 블럭도.
도 8 은 본 발명에 따른 CDR 회로에 포함된 패턴 발생기의 구성을 도시한 블럭도.
도 9 는 본 발명에 따른 CDR 회로 실시형태에 포함된 위상 검출기의 구성의 일 실시형태를 도시한 블럭도.
도 10 은 본 발명에 따른 CDR 회로에 포함된 패턴 발생기에 의해 출력된 제어 신호의 타이밍 예시도.
도 11 은 본 발명에 따른 변조 검출 모드 시 클록 데이터 리커버리 동작을 도시한 타이밍 예시도.
도 12 는 본 발명에 따른 테스트 회로의 제 2 실시형태의 구성을 도시한 블럭도.
<도면의 주요 부분에 대한 부호의 설명>
1: 기준 클록 신호 2: 리셋 신호
3: 패턴 데이터 3A, 3B: 테스트
4, 4A, 4B: 직렬 데이터 5, 5A, 5B: 병렬 데이터
6, 6A: 판단 신호 7: 최대값 제어 신호
8: 동기 클록 10, 10A, 10B: LSI
11, 11A, 11B: 디시리얼라이저 12, 12A, 12B: 시리얼라이저
13, 13A, 13B: 패턴 발생기 14, 14A, 14B: 패턴 비교기
15: 주파수 추종 제어 회로 16: CDR 회로
17, 17A, 17B: SSCG 20: 테스터
30: SerDes 40: 루프 백 테스트 회로
50: 동기화 데이터 80: 2-분할 클록
100: LSI 101: 위상 검출기
102, 103: 적분기 104: 패턴 발생기
105: 혼합기 106: 위상 보간기
110: 디시리얼라이저 111, 112, 113: 플립-플롭
114: 래치 115, 116: 배타적 OR 회로
117, 118: 디-멀티블랙서 (DEMUX) 119, 120: OR 회로
121, 122: 인버터 123, 124: AND 회로
141: 카운터 142: 업/다운 카운터
143: 디코더 160: CDR 회로
200: 테스터 300: SerDes
400: 루프 백 테스트 회로

Claims (22)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체 디바이스를 테스트하는 테스트 회로로서,
    확산 스펙트럼 클록에 동기하여 입력된 직렬 데이터에 대해 클록 데이터 리커버리를 실행하도록 구성된 CDR (clock data recovery) 회로,
    상기 CDR 회로에 의해 추종될 수 있는 주파수 대역폭을 제어하도록 구성된 주파수 추종 제어 회로,
    제 1 병렬 데이터를 상기 직렬 데이터로 변환하고 상기 확산 스펙트럼 클록에 동기하여 상기 직렬 데이터를 출력하도록 구성된 시리얼라이저,
    상기 직렬 데이터를 제 2 병렬 데이터로 변환하며 상기 CDR 회로에 의해 상기 직렬 데이터로부터 리커버링된 동기 클록에 동기하여 상기 제 2 병렬 데이터를 출력하도록 구성된 디시리얼라이저, 및
    상기 제 1 병렬 데이터를 상기 제 2 병렬 데이터와 비교하고 비교 결과를 출력하도록 구성된 패턴 비교기를 구비하도록 구성된 반도체 디바이스; 및
    상기 패턴 비교기에 의한 상기 비교 결과에 기초하여 상기 확산 스펙트럼 클록을 발생하는 확산 스펙트럼 클록 발생기의 이상 유무를 판단하도록 구성된 테스터를 구비하고,
    상기 패턴 비교기는 상기 제 1 병렬 데이터가 상기 제 2 병렬 데이터와 일치할 때는 상기 비교 결과로서 패스 (pass) 를 가리키는 제 1 결과 신호를 출력하고, 상기 제 1 병렬 데이터가 상기 제 2 병렬 데이터와 불일치할 때는 상기 비교 결과로서 폴트 (fault) 를 가리키는 제 2 결과 신호를 출력하고,
    상기 주파수 추종 제어 회로는 상기 주파수 대역폭을 제어하여 상기 제 2 결과 신호가 상기 확산 스펙트럼 클록이 원하는 주파수에서 변조될 때 출력되도록 하고,
    상기 테스터는 상기 제 2 결과 신호가 소정 주기 내에 입력되지 않을 때 상기 확산 스펙트럼 클록 발생기가 이상인 것으로 판단하는, 테스트 회로.
  7. 반도체 디바이스를 테스트하는 테스트 회로로서,
    확산 스펙트럼 클록에 동기하여 입력된 직렬 데이터에 대해 클록 데이터 리커버리를 실행하도록 구성된 CDR (clock data recovery) 회로,
    상기 CDR 회로에 의해 추종될 수 있는 주파수 대역폭을 제어하도록 구성된 주파수 추종 제어 회로,
    제 1 병렬 데이터를 상기 직렬 데이터로 변환하고 상기 확산 스펙트럼 클록에 동기하여 상기 직렬 데이터를 출력하도록 구성된 시리얼라이저,
    상기 직렬 데이터를 제 2 병렬 데이터로 변환하며 상기 CDR 회로에 의해 상기 직렬 데이터로부터 리커버링된 동기 클록에 동기하여 상기 제 2 병렬 데이터를 출력하도록 구성된 디시리얼라이저, 및
    상기 제 1 병렬 데이터를 상기 제 2 병렬 데이터와 비교하고 비교 결과를 출력하도록 구성된 패턴 비교기를 구비하도록 구성된 반도체 디바이스; 및
    상기 패턴 비교기에 의한 상기 비교 결과에 기초하여 상기 확산 스펙트럼 클록을 발생하는 확산 스펙트럼 클록 발생기의 이상 유무를 판단하도록 구성된 테스터를 구비하고,
    상기 패턴 비교기는 상기 제 1 병렬 데이터가 상기 제 2 병렬 데이터와 일치할 때는 상기 비교 결과로서 패스를 가리키는 제 1 결과 신호를 출력하고, 상기 제 1 병렬 데이터가 상기 제 2 병렬 데이터와 불일치할 때는 상기 비교 결과로서 폴트를 가리키는 제 2 결과 신호를 출력하고,
    상기 주파수 추종 제어 회로는 상기 주파수 대역폭을 제어하여 상기 확산 스펙트럼 클록이 원하는 주파수에서 변조될 때 상기 제 2 결과 신호가 출력되도록 하고,
    상기 테스터는 상기 확산 스펙트럼 클록이 원하는 주파수에서 변조되는 경우에 상기 제 2 결과 신호의 입력 주기를 유지하고, 상기 제 2 결과 신호가 상기 입력 주기와 다른 주기에서 입력될 때 상기 확산 스펙트럼 클록 발생기가 비정상인 것으로 판단하는, 테스트 회로.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 테스터는 소정 주기에서 리셋 신호를 출력하고,
    상기 패턴 비교기는 상기 리셋 신호에 응답하여 상기 제 1 병렬 데이터와 상기 제 2 병렬 데이터 사이의 비교를 시작하고,
    상기 시리얼라이저는 상기 리셋 신호에 응답하여 상기 직렬 데이터의 출력을 시작하는, 테스트 회로.
  9. 제 8 항에 있어서,
    상기 테스터는 기준 클록에 동기하여 상기 리셋 신호를 출력하고,
    상기 시리얼라이저는
    상기 기준 클록에 기초하여 상기 확산 스펙트럼 클록을 발생시키도록 구성된 상기 확산 스펙트럼 클록 발생기를 구비하는, 테스트 회로.
  10. 삭제
  11. 삭제
  12. 반도체 디바이스를 테스트하는 테스트 회로로서,
    제 1 반도체 디바이스 및
    제 2 반도체 디바이스를 구비하도록 구비된 반도체 디바이스로서,
    상기 제 1 반도체 디바이스 및 상기 제 2 반도체 디바이스의 각각은
    확산 스펙트럼 클록에 동기하여 입력된 직렬 데이터에 대해 클록 데이터 리커버리를 실행하도록 구성된 CDR (clock data recovery) 회로,
    상기 CDR 회로에 의해 추종될 수 있는 주파수 대역폭을 제어하도록 구성된 주파수 추종 제어 회로,
    제 1 병렬 데이터를 상기 직렬 데이터로 변환하고 상기 확산 스펙트럼 클록에 동기하여 상기 직렬 데이터를 출력하도록 구성된 시리얼라이저,
    다른 반도체 디바이스에 의해 출력된 상기 직렬 데이터를 제 2 병렬 데이터로 변환하고 상기 CDR 회로에 의해 상기 직렬 데이터로부터 리커버링된 동기 클록에 동기하여 상기 제 2 병렬 데이터를 출력하도록 구성된 디시리얼라이저 및
    상기 제 1 병렬 데이터를 상기 제 2 병렬 데이터와 비교하고 비교 결과를 출력하도록 구성된 패턴 비교기를 구비하는, 상기 반도체 디바이스; 및
    상기 패턴 비교기에 의한 상기 비교 결과에 기초하여 상기 확산 스펙트럼 클록을 발생시키는 확산 스펙트럼 클록 발생기의 이상 유무를 판단하도록 구성된 테스터를 구비하고,
    상기 패턴 비교기는 상기 제 1 병렬 데이터가 상기 제 2 병렬 데이터와 일치할 때는 상기 비교 결과로서 패스를 가리키는 제 1 결과 신호를 출력하고, 상기 제 1 병렬 데이터가 상기 제 2 병렬 데이터와 불일치할 때는 상기 비교 결과로서 폴트를 가리키는 제 2 결과 신호를 출력하고,
    상기 주파수 추종 제어 회로는 상기 주파수 대역폭을 제어하여 상기 확산 스펙트럼 클록이 원하는 주파수에서 변조될 때 상기 제 2 결과 신호가 출력되도록 하고,
    상기 테스터는 상기 제 2 결과 신호가 소정 주기 내에 입력되지 않을 때 상기 확산 스펙트럼 클록 발생기가 비정상인 것으로 판단하는, 테스트 회로.
  13. 반도체 디바이스를 테스트하는 테스트 회로로서,
    제 1 반도체 디바이스 및
    제 2 반도체 디바이스를 구비하도록 구비된 반도체 디바이스로서,
    상기 제 1 반도체 디바이스 및 상기 제 2 반도체 디바이스의 각각은
    확산 스펙트럼 클록에 동기하여 입력된 직렬 데이터에 대해 클록 데이터 리커버리를 실행하도록 구성된 CDR (clock data recovery) 회로,
    상기 CDR 회로에 의해 추종될 수 있는 주파수 대역폭을 제어하도록 구성된 주파수 추종 제어 회로,
    제 1 병렬 데이터를 상기 직렬 데이터로 변환하고 상기 확산 스펙트럼 클록에 동기하여 상기 직렬 데이터를 출력하도록 구성된 시리얼라이저,
    다른 반도체 디바이스에 의해 출력된 상기 직렬 데이터를 제 2 병렬 데이터로 변환하고 상기 CDR 회로에 의해 상기 직렬 데이터로부터 리커버링된 동기 클록에 동기하여 상기 제 2 병렬 데이터를 출력하도록 구성된 디시리얼라이저 및
    상기 제 1 병렬 데이터를 상기 제 2 병렬 데이터와 비교하고 비교 결과를 출력하도록 구성된 패턴 비교기를 구비하는, 상기 반도체 디바이스; 및
    상기 패턴 비교기에 의한 상기 비교 결과에 기초하여 상기 확산 스펙트럼 클록을 발생시키는 확산 스펙트럼 클록 발생기의 이상 유무를 판단하도록 구성된 테스터를 구비하고,
    상기 패턴 비교기는 상기 제 1 병렬 데이터가 상기 제 2 병렬 데이터와 일치할 때는 상기 비교 결과로서 패스를 가리키는 제 1 결과 신호를 출력하고, 상기 제 1 병렬 데이터가 상기 제 2 병렬 데이터와 불일치할 때는 상기 비교 결과로서 폴트를 가리키는 제 2 결과 신호를 출력하고,
    상기 주파수 추종 제어 회로는 상기 주파수 대역폭을 제어하여 상기 확산 스펙트럼 클록이 원하는 주파수에서 변조될 때 상기 제 2 결과 신호가 출력되도록 하며,
    상기 테스터는 상기 확산 스펙트럼 클록이 원하는 주파수에서 변조되는 경우에 상기 제 2 결과 신호의 입력 주기를 유지하고 상기 제 2 결과 신호가 상기 입력 주기와 다른 주기에서 입력될 때 상기 확산 스펙트럼 클록 발생기가 비정상인 것으로 판단하는, 테스트 회로.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 테스터는 소정 주기에서 리셋 신호를 출력하며,
    상기 패턴 비교기는 상기 리셋 신호에 응답하여 상기 제 1 병렬 데이터와 상기 제 2 병렬 데이터의 비교를 시작하고,
    상기 시리얼라이저는 상기 리셋 신호에 응답하여 상기 직렬 데이터의 출력을 시작하는, 테스트 회로.
  15. 제 14 항에 있어서,
    상기 테스터는 기준 클록에 동기하여 상기 리셋 신호를 출력하며,
    상기 시리얼라이저는
    상기 기준 클록에 기초하여 상기 확산 스펙트럼 클록을 발생시키도록 구성된 상기 확산 스펙트럼 클록 발생기를 구비하는, 테스트 회로.
  16. 삭제
  17. 확산 스펙트럼 클록을 발생시키는 확산 스펙트럼 클록 발생기를 테스트하는, 반도체 디바이스를 테스트하는 테스트 방법으로서,
    시리얼라이저에 의해 제 1 병렬 데이터를 직렬 데이터로 변환하고, 상기 확산 스펙트럼 클록에 동기하여 상기 직렬 데이터를 출력하는 단계;
    주파수 추종 제어 회로에 의해 CDR (clock data recovery) 회로에 의해 추종될 수 있는 주파수 대역폭을 제어하는 단계;
    상기 CDR 회로에 의해 상기 확산 스펙트럼 클록에 동기하여 입력된 상기 직렬 데이터에 대해 클록 데이터 리커버리를 실행하고 상기 직렬 데이터로부터 동기 클록을 리커버링하는 단계;
    디시리얼라이저에 의해 상기 직렬 데이터를 제 2 병렬 데이터로 변환하며 상기 동기 클록에 동기하여 상기 제 2 병렬 데이터를 출력하는 단계;
    패턴 비교기에 의해 상기 제 1 병렬 데이터를 상기 제 2 병렬 데이터와 비교하며 비교 결과를 출력하는 비교 및 출력하는 단계; 및
    테스터에 의해 상기 확산 스펙트럼 클록 발생기의 이상 유무를 판단하는 단계를 포함하고,
    상기 비교 및 출력하는 단계는,
    상기 패턴 비교기에 의해 상기 제 1 병렬 데이터가 상기 제 2 병렬 데이터와 일치할 때는 상기 비교 결과로서 패스를 가리키는 제 1 결과 신호를 출력하고, 상기 제 1 병렬 데이터가 상기 제 2 병렬 데이터와 불일치할 때는 상기 비교 결과로서 폴트를 가리키는 제 2 결과 신호를 출력하는 단계를 포함하고,
    상기 제어하는 단계는,
    상기 주파수 추종 제어 회로에 의해 상기 확산 스펙트럼 클록이 원하는 주파수에서 변조될 때 상기 제 2 결과 신호가 출력되도록 상기 주파수 대역폭을 제어하는 단계를 포함하며,
    상기 판단하는 단계는,
    상기 테스터에 의해 상기 제 2 결과 신호가 소정 주기 내에 입력되지 않을 때 상기 확산 스펙트럼 클록 발생기가 비정상인 것으로 판단하는 단계를 포함하는, 테스트 방법.
  18. 확산 스펙트럼 클록을 발생시키는 확산 스펙트럼 클록 발생기를 테스트하는, 반도체 디바이스를 테스트하는 테스트 방법으로서,
    시리얼라이저에 의해 제 1 병렬 데이터를 직렬 데이터로 변환하고, 상기 확산 스펙트럼 클록에 동기하여 상기 직렬 데이터를 출력하는 단계;
    주파수 추종 제어 회로에 의해 CDR (clock data recovery) 회로에 의해 추종될 수 있는 주파수 대역폭을 제어하는 단계;
    상기 CDR 회로에 의해 상기 확산 스펙트럼 클록에 동기하여 입력된 상기 직렬 데이터에 대해 클록 데이터 리커버리를 실행하고 상기 직렬 데이터로부터 동기 클록을 리커버링하는 단계;
    디시리얼라이저에 의해 상기 직렬 데이터를 제 2 병렬 데이터로 변환하며 상기 동기 클록에 동기하여 상기 제 2 병렬 데이터를 출력하는 단계;
    패턴 비교기에 의해 상기 제 1 병렬 데이터를 상기 제 2 병렬 데이터와 비교하며 비교 결과를 출력하는 비교 및 출력하는 단계; 및
    테스터에 의해 상기 확산 스펙트럼 클록 발생기의 이상 유무를 판단하는 단계를 포함하고,
    상기 비교 및 출력하는 단계는,
    상기 패턴 비교기에 의해 상기 제 1 병렬 데이터가 상기 제 2 병렬 데이터와 일치할 때는 상기 비교 결과로서 패스를 가리키는 제 1 결과 신호를 출력하고, 상기 제 1 병렬 데이터가 상기 제 2 병렬 데이터와 불일치할 때는 상기 비교 결과로서 폴트를 가리키는 제 2 결과 신호를 출력하는 단계를 포함하며,
    상기 제어하는 단계는,
    상기 주파수 추종 제어 회로에 의해 상기 확산 스펙트럼 클록이 원하는 주파수에서 변조될 때 상기 제 2 결과 신호가 출력되도록 상기 주파수 대역폭을 제어하는 단계를 포함하고,
    상기 판단하는 단계는,
    상기 테스터에 의해 상기 확산 스펙트럼 클록이 원하는 주파수에서 변조되는 경우에 상기 제 2 결과 신호의 입력 주기를 유지하며 상기 제 2 결과 신호가 상기 입력 주기와 다른 주기에서 입력될 때 상기 확산 스펙트럼 클록 발생기가 비정상인 것으로 판단하는 단계를 포함하는, 테스트 방법.
  19. 제 6 항 또는 제 7 항에 있어서,
    상기 CDR 회로는
    상기 직렬 데이터의 위상을 상기 동기 클록의 위상과 비교하도록 구성된 위상 검출기,
    상기 위상 검출기에 의한 비교 결과에 기초하여 패턴 데이터를 발생하도록 구성된 패턴 발생기, 및
    상기 패턴 데이터에 기초하여 기준 클록의 위상을 보간하고 상기 동기 클록으로서 상기 보간된 기준 클록을 출력하도록 구성된 위상 보간기를 구비하며,
    상기 패턴 발생기는
    상기 위상 검출기에 의한 상기 비교 결과에 기초하여 카운트 업하거나 카운트 다운하도록 구성된 업/다운 카운터를 구비하고,
    상기 패턴 발생기는 상기 업/다운 카운터의 값에 기초하여 상기 패턴 데이터를 발생하며,
    상기 주파수 추종 제어 회로는 상기 패턴 발생기에 제어 신호를 출력하여 상기 업/다운 카운터의 상한값 및/또는 하한값을 설정하는, 테스트 회로.
  20. 주파수 스펙트럼이 소정 범위 내에서 확산된 제 1 클록 신호에 동기하여 출력된 직렬 데이터를 수신하도록 구성되고, 상기 직렬 데이터에 따라서, 상기 직렬 데이터에 동기하는 제 2 클록 신호를 리커버링하도록 구성되는 제 1 회로, 및
    상기 제 1 회로에 연결되고, 상기 제 1 회로가 상기 제 2 클록 신호를 리커버링할 수 없도록 상기 제 1 회로를 제어하는 제 2 회로를 포함하는, 회로.
  21. 제 20 항에 있어서,
    상기 제 2 회로는, 상기 제 1 회로가 상기 제 2 클록 신호를 리커버링할 수 있는 상기 제 1 클록 신호의 주파수 범위를 변경함으로써 상기 제 1 회로가 상기 제 2 클록 신호를 리커버링할 수 없도록 상기 제 1 회로를 제어하는, 회로.
  22. 제 21 항에 있어서,
    상기 제 2 회로는 상기 제 1 클록 신호의 상기 주파수 범위를 좁히는, 회로.
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