KR20220091880A - 위상 보간 기반의 클럭 데이터 복원 회로 및 이를 포함하는 통신 장치 - Google Patents

위상 보간 기반의 클럭 데이터 복원 회로 및 이를 포함하는 통신 장치 Download PDF

Info

Publication number
KR20220091880A
KR20220091880A KR1020200183067A KR20200183067A KR20220091880A KR 20220091880 A KR20220091880 A KR 20220091880A KR 1020200183067 A KR1020200183067 A KR 1020200183067A KR 20200183067 A KR20200183067 A KR 20200183067A KR 20220091880 A KR20220091880 A KR 20220091880A
Authority
KR
South Korea
Prior art keywords
signal
profile
clock
code signal
phase
Prior art date
Application number
KR1020200183067A
Other languages
English (en)
Inventor
김한석
송호빈
박재현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200183067A priority Critical patent/KR20220091880A/ko
Priority to US17/469,062 priority patent/US11456851B2/en
Publication of KR20220091880A publication Critical patent/KR20220091880A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
    • H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
    • H03L7/102—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop the additional signal being directly applied to the controlled loop oscillator
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0004—Initialisation of the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

위상 보간 기반의 클럭 데이터 복원 회로는 위상 고정 루프, 코드 신호 생성기, 및 클럭 및 데이터 생성기를 포함한다. 위상 고정 루프는 제1 개시 신호에 기초하여, 주기적으로 변동하는 제1 프로파일을 가지도록 주파수 변조된 복수의 기준 클럭 신호들을 생성한다. 코드 신호 생성기는 제2 개시 신호에 기초하여, 주기적으로 변동하고 제1 프로파일과 다른 제2 프로파일을 가지는 제1 보상 코드 신호를 생성한다. 클럭 및 데이터 생성기는 클럭 신호를 기초로 입력 데이터 신호를 샘플링하여 복원 데이터 신호를 생성하고, 복수의 기준 클럭 신호들 및 제1 보상 코드 신호에 기초하여 클럭 신호를 생성하는 위상 보간기를 포함하며, 제1 보상 코드 신호에 기초하여 복수의 기준 클럭 신호들의 주파수 변조를 보상한다.

Description

위상 보간 기반의 클럭 데이터 복원 회로 및 이를 포함하는 통신 장치{PHASE INTERPOLATION BASED CLOCK DATA RECOVERY CIRCUIT AND COMMUNICATION DEVICE INCLUDING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 위상 보간 기반의 클럭 데이터 복원 회로 및 상기 위상 보간 기반의 클럭 데이터 복원 회로를 포함하는 통신 장치에 관한 것이다.
데이터를 고속으로 전송하는 송수신 시스템에서, 고속의 데이터와 동기된 클럭을 별도로 전송하는 대신에, 수신기 측에서 수신된 입력 데이터의 스트림(stream)으로부터 입력 데이터와 동기된 클럭을 생성하는 클럭 데이터 복원 회로가 이용되고 있다. 특히 최근에는 위상 보간(phase interpolation) 기술을 이용하여 입력 데이터와 동기된 클럭을 생성하는 위상 보간 기반의 클럭 데이터 복원 회로가 이용되고 있다. 위상 보간 기술은 서로 다른 위상을 가지는 입력 클럭들의 위상 범위 내의 위상을 가지는 클럭을 생성하는 방법을 나타낸다.
또한, 데이터를 고속으로 전송하는 송수신 시스템에서, 전자기 간섭(electromagnetic interference; EMI)을 감소시키기 위해 확산 스펙트럼 클럭킹(Spread Spectrum Clocking; SSC) 기술이 사용될 수 있다. 확산 스펙트럼 클럭킹 기술은, 예를 들어 클럭 신호에 삼각파 형태의 주파수 변조를 적용하는 방법을 나타낸다. 확산 스펙트럼 클럭킹 기술을 적용함으로써, 클럭 신호에 의도적으로 주파수 변동을 유발하여 전자기 간섭의 원인이 되는 특정 주파수로의 에너지 집중을 방지하고 노이즈를 감소시킬 수 있다.
본 발명의 일 목적은 자체적으로 생성된 확산 스펙트럼 클럭킹을 제거하는 기능을 가지는 위상 보간 기반의 클럭 데이터 복원 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 위상 보간 기반의 클럭 데이터 복원 회로를 포함하는 통신 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 위상 보간 기반의 클럭 데이터 복원 회로는 위상 고정 루프(Phase Locked Loop; PLL), 코드 신호 생성기, 및 클럭 및 데이터 생성기를 포함한다. 상기 위상 고정 루프는 제1 개시 신호에 기초하여, 주기적으로 변동하는 제1 프로파일(profile)을 가지도록 주파수 변조된 복수의 기준 클럭 신호들을 생성한다. 상기 코드 신호 생성기는 제2 개시 신호에 기초하여, 주기적으로 변동하고 상기 제1 프로파일과 다른 제2 프로파일을 가지는 제1 보상 코드 신호를 생성한다. 상기 클럭 및 데이터 생성기는 클럭 신호를 기초로 입력 데이터 신호를 샘플링하여 복원 데이터 신호를 생성하고, 상기 복수의 기준 클럭 신호들 및 상기 제1 보상 코드 신호에 기초하여 상기 클럭 신호를 생성하는 위상 보간기를 포함하며, 상기 제1 보상 코드 신호에 기초하여 상기 복수의 기준 클럭 신호들의 주파수 변조를 보상한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 통신 장치는 위상 보간 기반의 클럭 데이터 복원 회로를 포함한다. 상기 위상 보간 기반의 클럭 데이터 복원 회로는 통신 채널을 통하여 제공되는 입력 데이터 신호를 수신한다. 상기 위상 보간 기반의 클럭 데이터 복원 회로는 위상 고정 루프(Phase Locked Loop; PLL), 코드 신호 생성기, 및 클럭 및 데이터 생성기를 포함한다. 상기 위상 고정 루프는 제1 개시 신호에 기초하여, 주기적으로 변동하는 제1 프로파일(profile)을 가지도록 주파수 변조된 복수의 기준 클럭 신호들을 생성한다. 상기 코드 신호 생성기는 제2 개시 신호에 기초하여, 주기적으로 변동하고 상기 제1 프로파일과 다른 제2 프로파일을 가지는 제1 보상 코드 신호를 생성한다. 상기 클럭 및 데이터 생성기는 클럭 신호를 기초로 상기 입력 데이터 신호를 샘플링하여 복원 데이터 신호를 생성하고, 상기 복수의 기준 클럭 신호들 및 상기 제1 보상 코드 신호에 기초하여 상기 클럭 신호를 생성하는 위상 보간기를 포함하며, 상기 제1 보상 코드 신호에 기초하여 상기 복수의 기준 클럭 신호들의 주파수 변조를 보상한다.
상기와 같은 본 발명의 실시예들에 따른 위상 보간 기반의 클럭 데이터 복원 회로 및 통신 장치는, 제1 보상 코드 신호를 생성하는 코드 신호 생성기를 포함하여 구현될 수 있다. 제1 보상 코드 신호를 이용하여 위상 고정 루프에서 생성된 복수의 기준 클럭 신호들의 주파수 변조를 보상할 수 있다. 구체적으로, 확산 스펙트럼 클럭킹이 적용되는 경우에, 외부로부터 제공되는 입력 데이터 신호에 포함되는 주파수 변조 성분과 자체적/내부적으로 생성되는 복수의 기준 클럭 신호들에 포함되는 주파수 변조 성분 중에서, 자체적/내부적으로 생성된 주파수 변조 성분을 제거하는 기능을 가질 수 있다. 따라서, 위상 보간 기반의 클럭 데이터 복원 회로는 외부로부터 제공된 주파수 변조 성분만을 고려하여 동작하므로, 상대적으로 향상된 성능을 가질 수 있다.
도 1은 본 발명의 실시예들에 따른 위상 보간 기반의 클럭 데이터 복원 회로를 나타내는 블록도이다.
도 2a, 2b 및 2c는 도 1의 위상 보간 기반의 클럭 데이터 복원 회로의 동작을 설명하기 위한 도면들이다.
도 3은 도 1의 위상 보간 기반의 클럭 데이터 복원 회로의 일 예를 나타내는 블록도이다.
도 4는 도 3의 위상 보간 기반의 클럭 데이터 복원 회로의 동작을 설명하기 위한 도면이다.
도 5는 도 3의 위상 보간 기반의 클럭 데이터 복원 회로의 코드 신호 생성기에 포함되는 테이블 누적기의 일 예를 나타내는 블록도이다.
도 6a, 6b 및 6c는 도 3의 위상 보간 기반의 클럭 데이터 복원 회로의 코드 신호 생성기에 포함되는 저장 테이블의 예들을 나타내는 도면들이다.
도 7a, 7b, 8a, 8b, 8c, 8d, 8e, 8f 및 8g는 도 3의 위상 보간 기반의 클럭 데이터 복원 회로의 동작을 설명하기 위한 도면들이다.
도 9 및 10은 도 1의 위상 보간 기반의 클럭 데이터 복원 회로의 다른 예들을 나타내는 블록도들이다.
도 11a 및 11b는 도 10의 위상 보간 기반의 클럭 데이터 복원 회로의 동작을 설명하기 위한 도면이다.
도 12는 도 1의 위상 보간 기반의 클럭 데이터 복원 회로의 또 다른 예를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 클럭 데이터 복원 방법을 나타내는 순서도이다.
도 14는 본 발명의 실시예들에 따른 통신 장치 및 이를 포함하는 통신 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 위상 보간 기반의 클럭 데이터 복원 회로를 나타내는 블록도이다.
도 1을 참조하면, 위상 보간(phase interpolation) 기반의 클럭 데이터 복원 회로(100)는 위상 고정 루프(Phase Locked Loop; PLL)(200), 코드 신호 생성기(300), 및 클럭 및 데이터 생성기(400)를 포함한다.
위상 고정 루프(200)는 복수의 기준 클럭 신호들(RCLK)을 생성한다. 예를 들어, 복수의 기준 클럭 신호들(RCLK) 각각은 하이 레벨과 논리 레벨 사이를 스윙(swing) 또는 토글(toggle)하며, 기준 클럭 주파수를 가질 수 있다.
위상 고정 루프(200)는 제1 개시 신호(SSC_START)에 기초하여 복수의 기준 클럭 신호들(RCLK)에 대한 주파수 변조를 수행한다. 다시 말하면, 제1 개시 신호(SSC_START)에 기초하여 복수의 기준 클럭 신호들(RCLK)의 상기 기준 클럭 주파수가 변화할 수 있다.
예를 들어, 제1 개시 신호(SSC_START)가 활성화되는 경우에, 위상 고정 루프(200)는 주기적으로 변동하는 제1 프로파일(profile)을 가지도록 주파수 변조된 복수의 기준 클럭 신호들(RCLK)을 생성할 수 있다. 이 경우, 상기 기준 클럭 주파수는 상기 제1 프로파일에 따라서 주기적으로 변동할 수 있다.
한편, 도 10 등을 참조하여 후술하는 것처럼, 실시예에 따라서 제1 개시 신호(SSC_START)는 특정 동작 모드에서 비활성화될 수도 있다. 이 경우, 위상 고정 루프(200)는 복수의 기준 클럭 신호들(RCLK)에 대한 주파수 변조를 수행하지 않으며, 고정된 상기 기준 클럭 주파수를 가지는 복수의 기준 클럭 신호들(RCLK)을 생성할 수 있다.
코드 신호 생성기(300)는 제2 개시 신호(ACC_START)에 기초하여 제1 보상 코드 신호(CPCODE)를 생성한다. 예를 들어, 제1 보상 코드 신호(CPCODE)는 디지털 코드일 수 있고, 코드 신호 생성기(300)는 디지털 코드 신호 생성기라고 부를 수 있다. 코드 신호 생성기(300)의 예시적인 구조에 대해서는 도 3 등을 참조하여 후술하도록 한다.
예를 들어, 제2 개시 신호(ACC_START)가 활성화되는 경우에, 코드 신호 생성기(300)는 주기적으로 변동하고 상기 제1 프로파일과 다른 제2 프로파일을 가지는 제1 보상 코드 신호(CPCODE)를 생성할 수 있다. 제1 보상 코드 신호(CPCODE)는 복수의 기준 클럭 신호들(RCLK)의 주파수 변조를 보상하기 위해 이용될 수 있다.
일 실시예에서, 복수의 기준 클럭 신호들(RCLK)은 확산 스펙트럼 클럭킹(Spread Spectrum Clocking; SSC)에 기초하여 주파수 변조되며, 이에 따라 상기 제1 프로파일은 확산 스펙트럼 클럭킹에 기초하여 제공/구현될 수 있다. 이 경우, 복수의 기준 클럭 신호들(RCLK)의 주파수 변조를 보상하기 위한 제1 보상 코드 신호(CPCODE) 및 상기 제2 프로파일 또한 확산 스펙트럼 클럭킹에 기초하여 제공/구현될 수 있다.
일 실시예에서, 상기 제1 및 제2 프로파일들은 모두 위상 보간 기반의 클럭 데이터 복원 회로(100)의 내부에서 생성되고, 위상 보간 기반의 클럭 데이터 복원 회로(100)는 상기 제1 프로파일의 진폭(amplitude), 주파수(frequency), 시작 타이밍(timing) 등의 정보를 모두 알고 있으며, 따라서 상기 제2 프로파일은 복수의 기준 클럭 신호들(RCLK)의 주파수 변조를 보상하기 위해 상기 제1 프로파일과 정확히 반대되는 프로파일을 가지도록 구현될 수 있다. 상기 제1 및 제2 프로파일들의 예시적인 구성 및 이에 기초하여 생성되는 클럭 신호(CLK)의 프로파일의 예시적인 구성에 대해서는 도 2a, 2b 및 2c를 참조하여 후술하도록 한다.
확산 스펙트럼 클럭킹은 전자기 간섭(electromagnetic interference; EMI)을 감소시키기 위한 방식으로, 예를 들어 클럭 신호에 삼각파 형태의 주파수 변조를 적용하는 방법을 나타낼 수 있다. 다시 말하면, 확산 스펙트럼 클럭킹은 클럭 신호의 스펙트럼 피크를 확장하는 데 사용될 수 있고, 이는 전자기 간섭을 감소시킬 수 있다. 예를 들어, 확산 스펙트럼 클럭킹은 일정한 주파수를 가지도록 동작하는 대신에, 시간 함수로서 삼각파 형태의 주파수를 갖는 주파수 변조 신호를 생성하는 클럭 신호를 사용함으로써 구현될 수 있다. 예를 들어, 주파수 변조는 약 0.5% 내지 1.5% 진폭을 가질 수 있고(즉, 주파수는 주파수 변조의 결과로서 시간에 따라 대응하는 분율에 의해 변할 수 있다), 삼각파는 약 30 kHz 내지 33 kHz 범위의 주파수를 가질 수 있다.
클럭 및 데이터 생성기(400)는 클럭 신호(CLK)를 기초로 입력 데이터 신호(IDAT)를 샘플링하여 복원 데이터 신호(RDAT)를 생성하고, 복수의 기준 클럭 신호들(RCLK) 및 제1 보상 코드 신호(CPCODE)에 기초하여 클럭 신호(CLK)를 생성하는 위상 보간기(Phase Interpolator; PI)(410)를 포함하며, 제1 보상 코드 신호(CPCODE)에 기초하여 복수의 기준 클럭 신호들(RCLK)의 주파수 변조를 보상한다. 다시 말하면, 클럭 및 데이터 생성기(400)는 위상 보간 방식에 기초하여 구현될 수 있다. 클럭 및 데이터 생성기(400)의 예시적인 구조에 대해서는 도 3을 참조하여 후술하도록 한다.
위상 보간 방식은 서로 다른 위상을 가지는 입력 클럭 신호들의 위상 범위 내의 위상을 가지는 클럭 신호를 생성하기 위한 방식으로, 예를 들어 약 0도의 위상을 가지는 입력 클럭 신호와 약 90도의 위상을 가지는 입력 클럭 신호를 이용하여 약 0도에서 90도 범위 내의 위상을 가지는 클럭 신호를 생성하는 방법을 나타낼 수 있다. 상기와 같은 위상 보간 방식을 이용하는 경우에, 상대적으로 고속으로 전송되는 데이터 신호에 지터(jitter)가 발생하더라도 상대적으로 빠른 시간 내에 데이터 신호에 동기된 클럭 신호를 생성 및 제공할 수 있다.
일 실시예에서, 입력 데이터 신호(IDAT)는 주기적으로 변동하고 상기 제1 및 제2 프로파일들과 다른 제3 프로파일을 가지도록 주파수 변조되어 제공될 수 있다. 예를 들어, 복수의 기준 클럭 신호들(RCLK)과 유사하게, 입력 데이터 신호(IDAT) 또한 확산 스펙트럼 클럭킹에 기초하여 주파수 변조되며, 이에 따라 상기 제3 프로파일은 확산 스펙트럼 클럭킹에 기초하여 제공/구현될 수 있다.
일 실시예에서, 입력 데이터 신호(IDAT)는 외부의 장치로부터 수신되고, 위상 보간 기반의 클럭 데이터 복원 회로(100)는 상기 제3 프로파일과 관련된 정보를 전혀 알지 못하며, 따라서 상기 제3 프로파일은 상기 제1 프로파일과 전혀 상관관계(correlation)가 없을 수 있다. 상기 제3 프로파일의 예시적인 구성 및 그에 따라 수신단에서 주파수 변조가 체감되는 다양한 예들에 대해서는 도 8a 등을 참조하여 후술하도록 한다.
클럭 데이터 복원 회로는 통신 장치에서 수신기로 사용되며, 통신 장치는 송신기를 더 포함하고 송신기 및 수신기를 이용하여 다른 통신 장치와 데이터를 주고 받을 수 있다. 또한, 송신기 및 수신기를 구동하기 위해 위상 고정 루프가 필요하며, 위상 고정 루프를 구현하는데 상대적으로 큰 면적 및 많은 비용이 필요하므로, 일반적으로 통신 장치는 하나의 위상 고정 루프를 포함하고 송신기 및 수신기는 하나의 위상 고정 루프를 공유할 수 있다. 이 때, 통신 장치들 사이에서 전송되는 데이터 신호에 확산 스펙트럼 클럭킹이 적용되는 경우에, 위상 고정 루프는 확산 스펙트럼 클럭킹에 기초하여 주파수 변조된 클럭 신호를 생성하며, 위상 고정 루프에서 생성된 클럭 신호는 송신기 및 수신기에 의해 공유되므로, 수신기 또한 확산 스펙트럼 클럭킹에 기초하여 주파수 변조된 클럭 신호에 기초하여 동작할 수 있다.
본 발명의 실시예들에 따른 위상 보간 기반의 클럭 데이터 복원 회로(100)는, 제1 보상 코드 신호(CPCODE)를 생성하는 코드 신호 생성기(300)를 포함하여 구현될 수 있다. 제1 보상 코드 신호(CPCODE)를 이용하여 위상 고정 루프(200)에서 생성된 복수의 기준 클럭 신호들(RCLK)의 주파수 변조를 보상할 수 있다. 구체적으로, 확산 스펙트럼 클럭킹이 적용되는 경우에, 외부로부터 제공되는 입력 데이터 신호(IDAT)에 포함되는 주파수 변조 성분과 자체적/내부적으로 생성되는 복수의 기준 클럭 신호들(RCLK)에 포함되는 주파수 변조 성분 중에서, 자체적/내부적으로 생성된 주파수 변조 성분을 제거하는 기능을 가질 수 있다. 따라서, 위상 보간 기반의 클럭 데이터 복원 회로(100)는 외부로부터 제공된 주파수 변조 성분만을 고려하여 동작하므로, 상대적으로 향상된 성능을 가질 수 있다.
도 2a, 2b 및 2c는 도 1의 위상 보간 기반의 클럭 데이터 복원 회로의 동작을 설명하기 위한 도면들이다.
도 2a는 위상 고정 루프(200)에서 생성되는 복수의 기준 클럭 신호들(RCLK)에 대한 제1 프로파일(PROFILE_RCLK)을 나타내고, 도 2b는 코드 신호 생성기(300)에서 생성되는 제1 보상 코드 신호(CPCODE)에 대한 제2 프로파일(PROFILE_CPCODE)을 나타내며, 도 2c는 위상 보간기(410)에서 복수의 기준 클럭 신호들(RCLK) 및 제1 보상 코드 신호(CPCODE)에 기초하여 생성되는 클럭 신호(CLK)에 대한 프로파일(PROFILE_CLK)을 나타낸다. 도 2a, 2b 및 2c에서, 수평 축은 시간의 변화를 나타내고 수직 축은 각 신호의 주파수의 변화를 나타낸다.
도 2a 및 2b를 참조하면, 확산 스펙트럼 클럭킹이 적용되는 경우에, 제1 및 제2 프로파일들(PROFILE_RCLK, PROFILE_CPCODE) 각각은 삼각파 형태의 주파수 변조에 대응하며, 제1 및 제2 프로파일들(PROFILE_RCLK, PROFILE_CPCODE)은 서로 반대되는 형상을 가질 수 있다. 다시 말하면, 제1 프로파일(PROFILE_RCLK)을 모사하여 정확히 반대되는 형상을 가지도록 제2 프로파일(PROFILE_CPCODE)을 생성할 수 있다.
일 실시예에서, 제1 및 제2 프로파일들(PROFILE_RCLK, PROFILE_CPCODE) 각각은 단위 주기마다 규칙적으로 반복되는 파형을 가지고, 제1 프로파일(PROFILE_RCLK)은 상기 단위 주기의 제1 구간에서 제1 기울기로 증가하고 상기 단위 주기의 제2 구간에서 제2 기울기로 감소하는 파형을 가지며, 제2 프로파일(PROFILE_CPCODE)은 상기 제1 구간에서 상기 제2 기울기로 감소하고 상기 제2 구간에서 상기 제1 기울기로 증가하는 파형을 가질 수 있다.
구체적으로, 제1 프로파일(PROFILE_RCLK)의 파형은 제1 단위 주기(T1)의 제1 구간(TS11)에서 약 -X(X는 양의 실수) ppm부터 0 ppm까지 상기 제1 기울기로 증가하고, 제1 단위 주기(T1)의 제2 구간(TS12)에서 약 0 ppm부터 -X ppm까지 상기 제2 기울기로 감소할 수 있다. 제1 프로파일(PROFILE_RCLK)의 파형은 제1 단위 주기(T1) 이후의 제2 단위 주기(T2)의 제1 구간(TS21) 및 제2 구간(TS22)에서 제1 단위 주기(T1)의 제1 구간(TS11) 및 제2 구간(TS12)과 실질적으로 동일한 파형을 가질 수 있다. 제1 단위 주기(T1) 및 제2 단위 주기(T2)의 길이는 동일할 수 있다. 다시 말하면, 제1 프로파일(PROFILE_RCLK)의 파형은 하나의 단위 주기(예를 들어, 제1 단위 주기(T1)) 내에서 삼각형의 형상으로 주파수가 변화하도록 구현될 수 있다.
제2 프로파일(PROFILE_CPCODE)의 파형은 제1 단위 주기(T1)의 제1 구간(TS11)에서 약 0 ppm부터 -X ppm까지 상기 제2 기울기로 감소하고, 제1 단위 주기(T1)의 제2 구간(TS12)에서 약 -X ppm부터 0 ppm까지 상기 제1 기울기로 증가할 수 있다. 제2 프로파일(PROFILE_CPCODE)의 파형은 제2 단위 주기(T2)의 제1 구간(TS21) 및 제2 구간(TS22)에서 제1 단위 주기(T1)의 제1 구간(TS11) 및 제2 구간(TS12)과 실질적으로 동일한 파형을 가질 수 있다. 다시 말하면, 제2 프로파일(PROFILE_CPCODE)의 파형은 하나의 단위 주기(예를 들어, 제1 단위 주기(T1)) 내에서 역삼각형의 형상으로 주파수가 변화하도록 구현될 수 있다.
일 실시예에서, 하나의 단위 주기(예를 들어, 제1 단위 주기(T1)) 내에서 서브 구간들(예를 들어, 제1 구간(TS21) 및 제2 구간(TS22))의 길이는 동일할 수 있다. 이 경우, 상기 제1 기울기 및 상기 제2 기울기는 동일한 크기를 가질 수 있다. 예를 들어, 상기 제1 기울기가 A(A는 양의 실수)인 경우에 상기 제2 기울기는 -A일 수 있다.
일 실시예에서, X=5000일 수 있다. 다시 말하면, 약 0 ppm은 기본(또는 기준) 주파수와 실질적으로 동일한 주파수를 가지는 경우를 나타내고, 약 -5000 ppm은 기본 주파수 대비 약 0.5% 감소한 주파수를 가지는 경우를 나타낼 수 있다. 또한, 상기 단위 주기(예를 들어, 제1 단위 주기(T1))는 약 33 kHz에 대응하는 시간 간격을 나타낼 수 있다. 다만, 이는 예시적인 수치이며 본 발명은 이에 한정되지 않을 수 있다.
한편, 도 2a 및 2b는 기본 주파수 대비 감소하는 주파수만을 가지도록 구현되는 경우를 예시하였으나, 본 발명은 이에 한정되지 않으며, 기본 주파수 대비 증가 및 감소하는 주파수를 가지도록 구현될 수도 있다.
도 2c를 참조하면, 위상 보간기(410)는 정확히 반대되는 제1 및 제2 프로파일들(PROFILE_RCLK, PROFILE_CPCODE)을 가지는 복수의 기준 클럭 신호들(RCLK) 및 제1 보상 코드 신호(CPCODE)에 기초하여 클럭 신호(CLK)를 생성하며, 따라서 클럭 신호(CLK)의 프로파일(PROFILE_CLK)의 파형은 증가 및 감소 없이 항상 일정한(또는 고정된) 주파수를 가질 수 있다. 다시 말하면, 본 발명의 실시예들에 따라 제1 보상 코드 신호(CPCODE)를 이용하여 클럭 신호(CLK)를 생성하는 경우에, 복수의 기준 클럭 신호들(RCLK)에 포함되고 자체적으로 생성된 주파수 변조 성분을 제거하여 클럭 신호(CLK)를 생성할 수 있다.
도 3은 도 1의 위상 보간 기반의 클럭 데이터 복원 회로의 일 예를 나타내는 블록도이다. 이하 도 1과 중복되는 설명은 생략한다.
도 3을 참조하면, 위상 보간 기반의 클럭 데이터 복원 회로(100a)는 위상 고정 루프(200), 코드 신호 생성기(300a), 및 클럭 및 데이터 생성기(400a)를 포함한다.
위상 고정 루프(200)는 도 1의 위상 고정 루프(200)와 실질적으로 동일하며, 제1 개시 신호(SSC_START)에 기초하여 주기적으로 변동하는 상기 제1 프로파일(예를 들어, 도 2a의 제1 프로파일(PROFILE_RCLK))을 가지도록 주파수 변조된 복수의 기준 클럭 신호들(RCLK)을 생성한다.
코드 신호 생성기(300a)는 제2 개시 신호(ACC_START)에 기초하여 주기적으로 변동하는 상기 제2 프로파일(예를 들어, 도 2b의 제2 프로파일(PROFILE_CPCODE))을 가지는 제1 보상 코드 신호(CPCODE)를 생성한다.
코드 신호 생성기(300a)는 저장 테이블(310) 및 테이블 누적기(Table Accumulator; TABLE ACC)(320)를 포함할 수 있다.
저장 테이블(310)은 제1 보상 코드 신호(CPCODE)를 생성하기 위한 로우 데이터(RD1)를 저장할 수 있다. 예를 들어, 로우 데이터(RD1)는 상기 제2 프로파일의 미분 값을 포함할 수 있고, 저장 테이블(310)은 derivative SSC 저장 테이블이라고 부를 수 있다. 저장 테이블(310)의 예시적인 구성에 대해서는 도 6a, 6b 및 6c를 참조하여 후술하도록 한다.
일 실시예에서, 저장 테이블(310)은 EPROM(erasable programmable read-only memory) 장치, EEPROM(electrically erasable programmable read-only memory) 장치, 플래시 메모리(flash memory) 장치, PRAM(phase change random access memory) 장치, RRAM(resistance random access memory) 장치, NFGM(nano floating gate memory) 장치, PoRAM(polymer random access memory) 장치, MRAM(magnetic random access memory) 장치, FRAM(ferroelectric random access memory) 장치 등과 같은 임의의 비휘발성 메모리 장치에 저장되거나, DRAM(dynamic random access memory) 장치, SRAM(static random access memory) 장치 등과 같은 임의의 휘발성 메모리 장치에 저장될 수 있다.
테이블 누적기(320)는 제2 개시 신호(ACC_START) 및 로우 데이터(RD1)에 기초하여 제1 보상 코드 신호(CPCODE)를 생성할 수 있다. 예를 들어, 테이블 누적기(320)는 로우 데이터(RD1)를 누적(또는 적분)하는 적어도 하나의 누적기를 포함할 수 있다. 테이블 누적기(320)의 예시적인 구조에 대해서는 도 5를 참조하여 후술하도록 한다.
클럭 및 데이터 생성기(400a)는 클럭 신호(CLK)를 생성하며, 클럭 신호(CLK)를 기초로 입력 데이터 신호(IDAT)를 샘플링하여 복원 데이터 신호(RDAT)를 생성한다.
클럭 및 데이터 생성기(400a)는 위상 보간기(410), 위상 검출기(Phase Detector; PD)(420), 필터 회로(430) 및 제1 가산기(440)를 포함할 수 있다.
위상 검출기(420)는 클럭 신호(CLK)를 기초로 입력 데이터 신호(IDAT)를 샘플링하여 복원 데이터 신호(RDAT)를 생성할 수 있다. 예를 들어, 위상 검출기(420)는 클럭 신호(CLK)의 상승 에지에서 입력 데이터 신호(IDAT)를 샘플링하여 복원 데이터 신호(RDAT)를 생성하거나, 클럭 신호(CLK)의 하강 에지에서 입력 데이터 신호(IDAT)를 샘플링하여 복원 데이터 신호(RDAT)를 생성할 수 있다.
또한, 위상 검출기(420)는 입력 데이터 신호(IDAT)와 클럭 신호(CLK)의 위상 차이를 나타내는 업 신호(UPS) 및 다운 신호(DNS)를 생성할 수 있다. 예를 들어, 위상 검출기(420)는 입력 데이터 신호(IDAT)와 클럭 신호(CLK)의 위상 차에 선형적으로 비례하는 펄스 폭 차이를 가지는 업 신호(UPS) 및 다운 신호(DNS)를 생성할 수 있다. 즉, 입력 데이터 신호(IDAT)와 클럭 신호(CLK)의 위상 차가 연속적으로 증가될수록 위상 검출기(420)에 의해 생성된 업 신호(UPS) 및 다운 신호(DNS)의 펄스 폭 차이가 연속적으로 증가될 수 있다.
일 실시예에서, 위상 검출기(420)에 의해 생성된 업 신호(UPS) 및 다운 신호(DNS)는 클럭 신호(CLK)의 하강 에지에서 하강 에지들을 가지도록 정렬되고, 업 신호(UPS) 및 다운 신호(DNS)의 상승 에지들이 입력 데이터 신호(IDAT)와 클럭 신호(CLK)의 상기 위상 차에 상응하는 위상 차를 가질 수 있다. 다른 실시예에서, 위상 검출기(420)에 의해 생성된 업 신호(UPS) 및 다운 신호(DNS)는 클럭 신호(CLK)의 상승 에지에서 상승 에지들을 가지도록 정렬되고, 업 신호(UPS) 및 다운 신호(DNS)의 하강 에지들이 입력 데이터 신호(IDAT)와 클럭 신호(CLK)의 상기 위상 차에 상응하는 위상 차를 가질 수 있다. 또 다른 실시예에서, 업 신호(UPS) 및 다운 신호(DNS)는 업 신호(UPS) 및 다운 신호(DNS)의 펄스들의 중심이 일치하도록 정렬될 수 있으나, 이에 한정되지 않는다.
일 실시예에서, 위상 검출기(420)는 뱅뱅 타입의 위상 검출기(Bang-Bang Phase Detector)로 구현될 수 있으나, 본 발명은 이에 한정되지 않을 수 있다.
필터 회로(430)는 업 신호(UPS) 및 다운 신호(DNS)에 기초하여(예를 들어, 필터링하여) 제어 코드 신호(CTCODE)를 생성할 수 있다. 예를 들어, 제어 코드 신호(CTCODE)는 디지털 코드일 수 있고, 필터 회로(430)는 디지털 필터링을 수행하는 디지털 필터 회로라고 부를 수 있다.
필터 회로(430)는 제1 필터(KP)(431), 제2 필터(KI)(433), 제1 누적기(Accumulator; ACC)(435), 제2 가산기(437) 및 제2 누적기(439)를 포함할 수 있다.
제1 필터(431) 및 제2 필터(433)는 각각 업 신호(UPS) 및 다운 신호(DNS)를 필터링할 수 있다. 제1 누적기(435)는 제2 필터(433)의 출력을 누적할 수 있다. 예를 들어, 제1 필터(431)는 비례(proportional) 필터이고, 제2 필터(433)는 적분(integral) 필터일 수 있다. 예를 들어, 제1 필터(431)는 비례 경로를 형성하고, 제2 필터(433) 및 제1 누적기(435)는 적분 경로를 형성할 수 있다.
제2 가산기(437)는 제1 필터(431)의 출력 및 제1 누적기(435)의 출력을 합산할 수 있다. 제2 누적기(439)는 제2 가산기(437)의 출력을 누적하여 제어 코드 신호(CTCODE)를 생성할 수 있다.
제1 가산기(440)는 제어 코드 신호(CTCODE) 및 제1 보상 코드 신호(CPCODE)를 합산할 수 있다.
위상 보간기(410)는 복수의 기준 클럭 신호들(RCLK) 및 제1 보상 코드 신호(CPCODE)에 기초하여 클럭 신호(CLK)를 생성하며, 제1 보상 코드 신호(CPCODE)에 기초하여 복수의 기준 클럭 신호들(RCLK)의 주파수 변조를 보상할 수 있다. 도 3에 도시된 것처럼, 위상 보간기(410)는 제어 코드 신호(CTCODE) 및 제1 보상 코드 신호(CPCODE)가 합산된 제1 가산기(440)의 출력을 수신하며, 따라서 제1 가산기(440)의 출력에 기초하여 복수의 기준 클럭 신호들(RCLK)의 주파수 변조를 보상할 수 있다.
일 실시예에서, 복수의 기준 클럭 신호들(RCLK)은 각각 약 0도, 90도, 180도 및 270도의 위상을 가지는 4개의 기준 클럭 신호들을 포함할 수 있다. 위상 보간기(410)는 클럭 신호(CLK)가 현재 위치하는 사분면에 따라서 상기와 같은 4개의 기준 클럭 신호들 중에서 서로 인접한 위상을 가지는 2개의 기준 클럭 신호들을 선택하고, 선택된 기준 클럭 신호들 사이의 위상을 가지는 클럭 신호(CLK)를 생성할 수 있다.
도 4는 도 3의 위상 보간 기반의 클럭 데이터 복원 회로의 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 코드 신호 생성기(300a)에 포함되는 저장 테이블(310)에서 제공되는 로우 데이터(RD1)에 대한 프로파일(PROFILE_RD1)을 나타낸다.
일 실시예에서, 도 2b에 도시된 제2 프로파일(PROFILE_CPCODE)을 가지는 제1 보상 코드 신호(CPCODE)를 생성하기 위해, 로우 데이터(RD1)는 도 4에 도시된 프로파일(PROFILE_RD1)을 가질 수 있다.
구체적으로, 로우 데이터(RD1)의 프로파일(PROFILE_RD1)의 파형은 제1 단위 주기(T1)의 제1 구간(TS11)에서 상기 제2 기울기에 대응하는 제1 상수 값을 가지고, 제1 단위 주기(T1)의 제2 구간(TS12)에서 상기 제2 기울기에 대응하는 제2 상수 값을 가질 수 있다. 로우 데이터(RD1)의 프로파일(PROFILE_RD1)의 파형은 제2 단위 주기(T2)의 제1 구간(TS21) 및 제2 구간(TS22)에서 제1 단위 주기(T1)의 제1 구간(TS11) 및 제2 구간(TS12)과 실질적으로 동일한 파형을 가질 수 있다. 다시 말하면, 로우 데이터(RD1)의 프로파일(PROFILE_RD1)의 파형은 구형파의 형태로 구현될 수 있다.
도 5는 도 3의 위상 보간 기반의 클럭 데이터 복원 회로의 코드 신호 생성기에 포함되는 테이블 누적기의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 테이블 누적기(320a)는 제1 테이블 누적기(TABLE ACC1)(321) 및 제2 테이블 누적기(TABLE ACC2)(323)를 포함할 수 있다.
제1 테이블 누적기(321)는 제2 개시 신호(ACC_START)에 기초하여 저장 테이블(310)에서 제공되는 로우 데이터(RD1)를 누적할 수 있다. 제2 테이블 누적기(323)는 제2 개시 신호(ACC_START)에 기초하여 제1 테이블 누적기(321)의 출력을 누적하여 제1 보상 코드 신호(CPCODE)를 생성할 수 있다.
도 5에 도시된 것처럼, 2개의 테이블 누적기들(321, 323)을 직렬로 연결하는 경우에, 2개의 상수 값만을 포함하도록 저장 테이블(310)이 간소화될 수 있고, 이에 따라 저장 테이블(310)에 포함되는 데이터의 비트 수 및 저장 테이블(310)의 크기가 감소할 수 있다.
도 6a, 6b 및 6c는 도 3의 위상 보간 기반의 클럭 데이터 복원 회로의 코드 신호 생성기에 포함되는 저장 테이블의 예들을 나타내는 도면들이다.
도 6a, 6b 및 6c를 참조하면, 저장 테이블(310)은 각 구간의 길이에 대응하는 구간 정보 및 각 구간에서의 기울기 정보를 포함하여 구현될 수 있다.
일 실시예에서, 도 6a에 도시된 것처럼, 저장 테이블(310)은 단위 주기들(T1, T2)에 포함되는 모든 구간들(TS11, TS12, TS21, TS22)에서의 기울기에 대응하는 값들(S1, S2)을 포함할 수 있다. 예를 들어, 제1 구간들(TS11, TS21)에서의 상기 제2 기울기에 대응하는 값(S1) 및 제2 구간들(TS12, TS22)에서의 상기 제1 기울기에 대응하는 값(S2)을 포함할 수 있다. 예를 들어, 제1 구간들(TS11, TS21)은 감소 구간을 나타내고, 제2 구간들(TS12, TS22)은 증가 구간을 나타낼 수 있다.
다른 실시예에서, 제2 프로파일(PROFILE_CPCODE)의 파형은 하나의 단위 주기(예를 들어, 제1 단위 주기(T1))의 파형이 반복되는 형태로 구현될 수 있으며, 따라서 도 6b에 도시된 것처럼, 하나의 단위 구간에 포함되는 제1 및 제2 구간들(TS1, TS2)에서의 기울기에 대응하는 값들(S1, S2)만을 포함할 수 있다. 예를 들어, 제1 구간(TS1)에서의 상기 제2 기울기에 대응하는 값(S1) 및 제2 구간(TS2)에서의 상기 제1 기울기에 대응하는 값(S2)을 포함할 수 있다. 예를 들어, 제1 구간(TS1)은 도 6a의 제1 구간들(TS11, TS21)에 대응하고, 제2 구간(TS2)은 도 6a의 제2 구간들(TS12, TS22)에 대응할 수 있다.
또 다른 실시예에서, 상기 제1 기울기 및 상기 제2 기울기는 동일한 크기를 가질 수 있으며, 따라서 도 6c에 도시된 것처럼, 하나의 단위 구간에 포함되는 하나의 구간(TS)에서의 기울기에 대응하는 값(S1)만을 포함할 수 있다. 예를 들어, 구간(TS)은 도 6a의 제1 구간들(TS11, TS21) 및 도 6b의 제1 구간(TS1)에 대응하고, 값(S1)은 상기 제2 기울기에 대응할 수 있다. 예를 들어, 도 6a의 제2 구간들(TS12, TS22) 및 도 6b의 제2 구간(TS2)에서의 상기 제1 기울기는 S2=-S1에 의해 획득될 수 있다.
다만 본 발명은 이에 한정되지 않으며, 저장 테이블(310)의 구성은 실시예에 따라서 다양하게 변경될 수 있다.
도 7a, 7b, 8a, 8b, 8c, 8d, 8e, 8f 및 8g는 도 3의 위상 보간 기반의 클럭 데이터 복원 회로의 동작을 설명하기 위한 도면들이다.
도 7a 및 7b를 참조하면, 위상 고정 루프(200)에 인가되는 제1 개시 신호(SSC_START) 및 코드 신호 생성기(300a)에(즉, 테이블 누적기(320)에) 인가되는 제2 개시 신호(ACC_START)를 예시하고 있다.
일 실시예에서, 도 7a에 도시된 것처럼, 제1 및 제2 개시 신호들(SSC_START, ACC_START)은 제1 시점(t1)에서 동시에 활성화될 수 있다. 위상 고정 루프(200) 및 테이블 누적기(320)는 제1 및 제2 개시 신호들(SSC_START, ACC_START)에 기초하여 제1 및 제2 프로파일들(PROFILE_RCLK, PROFILE_CPCODE)을 가지는 복수의 기준 클럭 신호들(RCLK) 및 제1 보상 코드 신호(CPCODE)를 동시에 생성하기 시작할 수 있다.
다른 실시예에서, 도 7b에 도시된 것처럼, 제1 개시 신호(SSC_START)는 제1 시점(t1)에서 활성화되고, 제2 개시 신호(ACC_START)는 제1 시점(t1) 이후의 제2 시점(t2)에서 활성화될 수 있다. 위상 고정 루프(200)는 제1 개시 신호(SSC_START)에 기초하여 제1 시점(t1)에서 제1 프로파일(PROFILE_RCLK)을 가지는 복수의 기준 클럭 신호들(RCLK)을 생성하기 시작하며, 테이블 누적기(320)는 제2 개시 신호(ACC_START)에 기초하여 제2 시점(t2)에서 제2 프로파일(PROFILE_CPCODE)을 가지는 제1 보상 코드 신호(CPCODE)를 생성하기 시작할 수 있다.
상술한 것처럼, 제1 및 제2 개시 신호들(SSC_START, ACC_START)의 활성화 시점은 실시예에 따라서 다양하게 변경될 수 있다. 다만 상술한 것처럼, 제1 프로파일(PROFILE_RCLK)의 진폭, 주파수, 시작 타이밍 등의 정보를 모두 알고 있으므로, 제1 및 제2 개시 신호들(SSC_START, ACC_START)의 활성화 시점과 상관 없이 항상 제1 프로파일(PROFILE_RCLK)과 정확히 반대되는 제2 프로파일(PROFILE_CPCODE)을 가지도록 제1 보상 코드 신호(CPCODE)를 생성할 수 있다.
한편, 상세하게 도시하지는 않았으나, 제1 개시 신호(SSC_START)가 활성화되기 이전인 제1 시점(t1) 이전에, 복수의 기준 클럭 신호들(RCLK)은 생성되지 않거나 복수의 기준 클럭 신호들(RCLK)에 대한 주파수 변조가 수행되지 않을 수 있다. 제2 개시 신호(ACC_START)가 활성화되기 이전인 제1 시점(t1) 또는 제2 시점(t2) 이전에, 제1 보상 코드 신호(CPCODE)는 생성되지 않을 수 있다.
도 8a를 참조하면, 클럭 및 데이터 생성기(400a)에서 수신되는 입력 데이터 신호(IDAT)에 대한 제3 프로파일(PROFILE_IDAT)을 나타낸다.
도 8a에 도시된 것처럼, 확산 스펙트럼 클럭킹이 적용되는 경우에, 제3 프로파일(PROFILE_IDAT)은 제1 및 제2 프로파일들(PROFILE_RCLK, PROFILE_CPCODE)과 유사하게 삼각파 형태의 주파수 변조에 대응하며, 단위 주기마다 규칙적으로 반복되는 파형을 가질 수 있다. 예를 들어, 복수의 기준 클럭 신호들(RCLK)과 입력 데이터 신호(IDAT)에 동일한 방식의 확산 스펙트럼 클럭킹이 적용되며, 이 경우 도 2a 및 2b를 참조하여 상술한 것처럼 X=5000이고 TP=T1일 수 있다.
다만, 복수의 기준 클럭 신호들(RCLK)과 입력 데이터 신호(IDAT)에 동일한 방식의 확산 스펙트럼 클럭킹이 적용되더라도, 상술한 것처럼 제3 프로파일(PROFILE_IDAT)과 제1 프로파일(PROFILE_RCLK)은 어플리케이션에 따라 전혀 상관관계가 없을 수 있다. 이 경우, 후술하는 것처럼 본 발명의 실시예들이 적용되지 않는 경우에는 수신단에서 체감되는 주파수 변조가 달라질 수 있으며, 본 발명의 실시예들이 적용되는 경우에는 수신단에서 체감되는 주파수 변조가 일정할 수 있다.
도 8b 및 8c를 참조하면, 본 발명의 실시예들에 따른 자체적으로 생성된 주파수 변조 성분을 제거하는 기능이 적용되지 않은 경우에 있어서, 복수의 기준 클럭 신호들에 기초하여 생성되는 클럭 신호에 대한 프로파일(PROFILE_CLK_CASE1)의 일 예 및 이에 따라 수신단에서 체감되는 주파수 변조의 유효 프로파일(EPROFILE_RCV_CASE1)의 일 예를 나타낸다.
도 8a의 입력 데이터 신호(IDAT)에 대한 제3 프로파일(PROFILE_IDAT) 및 도 8b의 클럭 신호에 대한 프로파일(PROFILE_CLK_CASE1)이 중첩되는 경우에, 수신단에서는 도 8c에 도시된 유효 프로파일(EPROFILE_RCV_CASE1)과 같이 약 +X ppm부터 -X ppm까지 주파수가 변화하는 것으로 느껴질 수 있다.
도 8d 및 8e를 참조하면, 본 발명의 실시예들에 따른 자체적으로 생성된 주파수 변조 성분을 제거하는 기능이 적용되지 않은 경우에 있어서, 복수의 기준 클럭 신호들에 기초하여 생성되는 클럭 신호에 대한 프로파일(PROFILE_CLK_CASE2)의 다른 예 및 이에 따라 수신단에서 체감되는 주파수 변조의 유효 프로파일(EPROFILE_RCV_CASE2)의 다른 예를 나타낸다.
도 8a의 입력 데이터 신호(IDAT)에 대한 제3 프로파일(PROFILE_IDAT) 및 도 8d의 클럭 신호에 대한 프로파일(PROFILE_CLK_CASE2)이 중첩되는 경우에, 수신단에서는 도 8e에 도시된 유효 프로파일(EPROFILE_RCV_CASE2)과 같이 주파수의 변화 없이 일정한 것으로 느껴질 수 있다.
상술한 것처럼, 본 발명의 실시예들에 따른 자체적으로 생성된 주파수 변조 성분을 제거하는 기능이 적용되지 않은 경우에는, 수신단에서 체감되는 주파수 변조의 유효 프로파일이 도 8c 및 8e에 도시된 것처럼 형성되거나 그 밖에 다양한 형태로 형성될 수 있고, 이를 예측할 수 없다는 문제가 있었다.
도 8f 및 8g는 본 발명의 실시예들에 따른 자체적으로 생성된 주파수 변조 성분을 제거하는 기능이 적용되는 경우에 있어서, 복수의 기준 클럭 신호들(RCLK)에 기초하여 생성되는 클럭 신호(CLK)에 대한 프로파일(PROFILE_CLK_CASE3) 및 이에 따라 수신단에서 체감되는 주파수 변조의 유효 프로파일(EPROFILE_RCV_CASE3)을 나타낸다. 도 8f의 프로파일(PROFILE_CLK_CASE3)은 도 2c의 프로파일(PROFILE_CLK)과 실질적으로 동일할 수 있다.
도 8a의 입력 데이터 신호(IDAT)에 대한 제3 프로파일(PROFILE_IDAT) 및 도 8f의 클럭 신호(CLK)에 대한 프로파일(PROFILE_CLK_CASE3)이 중첩되는 경우에, 수신단에서는(즉, 본 발명의 실시예들에 따른 위상 보간 기반의 클럭 데이터 복원 회로(100a)에서는) 도 8g에 도시된 유효 프로파일(EPROFILE_RCV_CASE3)과 같이 주파수의 변화를 느낄 수 있다. 도 8g의 유효 프로파일(EPROFILE_RCV_CASE3)은 도 8a의 제3 프로파일(PROFILE_IDAT)과 실질적으로 동일할 수 있다.
상술한 것처럼, 본 발명의 실시예들에 따른 자체적으로 생성된 주파수 변조 성분을 제거하는 기능이 적용되는 경우에는, 도 8f에 도시된 것처럼 클럭 신호(CLK)에 대한 프로파일(PROFILE_CLK_CASE3)은 증가 및 감소 없이 항상 일정한 파형을 가지며, 수신단에서 체감되는 주파수 변조의 유효 프로파일이 항상 도 8g에 도시된 것처럼 형성될 수 있다. 따라서, 외부로부터 제공된 주파수 변조 성분만을 고려하여 동작하며, 상대적으로 향상된 성능을 가질 수 있다.
도 9 및 10은 도 1의 위상 보간 기반의 클럭 데이터 복원 회로의 다른 예들을 나타내는 블록도들이다. 이하 도 3과 중복되는 설명은 생략한다.
도 9를 참조하면, 위상 보간 기반의 클럭 데이터 복원 회로(100b)는 위상 고정 루프(200), 코드 신호 생성기(300b), 및 클럭 및 데이터 생성기(400a)를 포함하며, 모니터링 회로(500)를 더 포함할 수 있다.
모니터링 회로(500)를 더 포함하고 이에 따라 코드 신호 생성기(300b)의 구성이 일부 변경되는 것을 제외하면, 위상 보간 기반의 클럭 데이터 복원 회로(100b)는 도 3의 위상 보간 기반의 클럭 데이터 복원 회로(100a)와 실질적으로 동일할 수 있다.
입력 데이터 신호(IDAT)는 주기적으로 변동하는 상기 제3 프로파일(예를 들어, 도 8a의 제3 프로파일(PROFILE_IDAT))을 가지도록 변조되어 제공될 수 있다. 모니터링 회로(500)는 입력 데이터 신호(IDAT)의 주파수 변조를 모니터링하여 모니터링 결과 신호(MS)를 생성할 수 있다.
코드 신호 생성기(300b)는 제2 개시 신호(ACC_START) 및 모니터링 회로(500)에서 제공되는 모니터링 결과 신호(MS)에 기초하여 제1 보상 코드 신호(CPCODE')를 생성할 수 있다. 제1 보상 코드 신호(CPCODE')는 복수의 기준 클럭 신호들(RCLK)의 주파수 변조 및 입력 데이터 신호(IDAT)의 주파수 변조를 보상하기 위해 이용될 수 있다.
코드 신호 생성기(300b)는 로우 데이터(RD1)를 저장하는 저장 테이블(310), 및 제2 개시 신호(ACC_START), 모니터링 결과 신호(MS) 및 로우 데이터(RD1)에 기초하여 제1 보상 코드 신호(CPCODE')를 생성하는 테이블 누적기(320b)를 포함할 수 있다. 예를 들어, 모니터링 결과 신호(MS)에 기초하여 저장 테이블(310), 즉 로우 데이터(RD1)가 업데이트될 수 있다.
본 발명의 실시예들에 따른 위상 보간 기반의 클럭 데이터 복원 회로(100b)는, 코드 신호 생성기(300b) 및 모니터링 회로(500)를 포함하여 구현되며, 따라서 자체적으로 생성된 주파수 변조 성분 뿐만 아니라 외부로부터 제공된 주파수 변조 성분 또한 제거할 수 있어, 보다 향상된 성능을 가질 수 있다.
도 10을 참조하면, 위상 보간 기반의 클럭 데이터 복원 회로(100c)는 위상 고정 루프(200c), 코드 신호 생성기(300c), 및 클럭 및 데이터 생성기(400a)를 포함한다.
위상 고정 루프(200c) 및 코드 신호 생성기(300c)의 구성이 일부 변경되는 것을 제외하면, 위상 보간 기반의 클럭 데이터 복원 회로(100c)는 도 3의 위상 보간 기반의 클럭 데이터 복원 회로(100a)와 실질적으로 동일할 수 있다.
위상 고정 루프(200c)는 제1 개시 신호(SSC_START) 및 모드 선택 신호(MSEL)에 기초하여 복수의 기준 클럭 신호들(RCLK)을 생성할 수 있다.
모드 선택 신호(MSEL)는 정상 동작을 위한 제1 동작 모드 및 테스트 동작을 위한 제2 동작 모드를 나타낼 수 있다. 상기 제1 동작 모드는 정상 모드라고 부를 수 있고, 상기 제2 동작 모드는 테스트 모드라고 부를 수 있다.
구체적으로, 위상 고정 루프(200c)는 모드 선택 신호(MSEL)에 기초하여 상기 제1 동작 모드를 선택하고, 상기 제1 동작 모드에서 제1 개시 신호(SSC_START)를 활성화하여 상기 제1 프로파일을 가지도록 주파수 변조된 복수의 기준 클럭 신호들(RCLK)을 생성할 수 있다. 또한, 위상 고정 루프(200c)는 모드 선택 신호(MSEL)에 기초하여 상기 제2 동작 모드를 선택하고, 상기 제2 동작 모드에서 제1 개시 신호(SSC_START)를 비활성화하여 주파수 변조되지 않은 복수의 기준 클럭 신호들(RCLK)을 생성할 수 있다.
코드 신호 생성기(300c)는 제2 개시 신호(ACC_START) 및 모드 선택 신호(MSEL)에 기초하여 제1 보상 코드 신호(CPCODE) 또는 제1 코드 신호(TCODE)를 생성할 수 있다. 제1 보상 코드 신호(CPCODE)는 상기 제1 동작 모드에서 생성되어 복수의 기준 클럭 신호들(RCLK)의 주파수 변조를 보상하기 위해 이용될 수 있다. 제1 코드 신호(TCODE)는 상기 제2 동작 모드에서 생성되어 위상 보간 기반의 클럭 데이터 복원 회로(100c)의 특성을 테스트하기 위해 이용되고, 제1 보상 코드 신호(CPCODE)와 유사하게 디지털 코드일 수 있으며, 테스트 코드라고 부를 수 있다. 제1 코드 신호(TCODE)는 주기적으로 변동하고 상기 제1 및 제2 프로파일과 다른 제4 프로파일을 가질 수 있다.
코드 신호 생성기(300c)는 제1 저장 테이블(310), 제2 저장 테이블(315), 멀티플렉서(330) 및 테이블 누적기(320c)를 포함할 수 있다.
제1 저장 테이블(310)은 도 3의 저장 테이블(310)과 실질적으로 동일할 수 있다. 제2 저장 테이블(315)은 제1 코드 신호(TCODE)를 생성하기 위한 로우 데이터(RD2)를 저장할 수 있다.
멀티플렉서(330)는 모드 선택 신호(MSEL)에 기초하여 로우 데이터들(RD1, RD2) 중 하나를 출력할 수 있다. 예를 들어, 멀티플렉서(330)는 상기 제1 동작 모드에서 로우 데이터(RD1)를 출력하고, 상기 제2 동작 모드에서 로우 데이터(RD2)를 출력할 수 있다.
테이블 누적기(320c)는 상기 제1 동작 모드에서 제2 개시 신호(ACC_START) 및 로우 데이터(RD1)에 기초하여 제1 보상 코드 신호(CPCODE)를 생성하고, 상기 제2 동작 모드에서 제2 개시 신호(ACC_START) 및 로우 데이터(RD2)에 기초하여 제1 코드 신호(TCODE)를 생성할 수 있다.
일 실시예에서, 테이블 누적기(320c)가 도 5에 도시된 것처럼 구현되는 경우에, 테이블 누적기(320c)는 상기 제1 동작 모드에서는 2개의 테이블 누적기들(321, 323) 모두를 이용하여 제1 보상 코드 신호(CPCODE)를 생성할 수 있고, 상기 제2 동작 모드에서는 1개의 테이블 누적기(예를 들어, 제2 테이블 누적기(323))만을 이용하여 제1 코드 신호(TCODE)를 생성할 수 있다.
위상 보간기(410)는 상기 제1 동작 모드에서 상기 제1 프로파일을 가지는 복수의 기준 클럭 신호들(RCLK) 및 상기 제2 프로파일을 가지는 제1 보상 코드 신호(CPCODE)에 기초하여 클럭 신호(CLK)를 생성하고, 상기 제2 동작 모드에서 주파수 변조되지 않은 복수의 기준 클럭 신호들(RCLK) 및 상기 제4 프로파일을 가지는 제1 코드 신호(TCODE)에 기초하여 클럭 신호(CLK)를 생성할 수 있다. 상기 제2 동작 모드에서 클럭 신호(CLK)에 기초하여 상기 테스트 동작이 수행될 수 있다.
한편, 도시하지는 않았으나, 실시예에 따라서 위상 보간 기반의 클럭 데이터 복원 회로(100c)는 도 9의 모니터링 회로(500)를 더 포함하여 구현될 수도 있다.
도 11a 및 11b는 도 10의 위상 보간 기반의 클럭 데이터 복원 회로의 동작을 설명하기 위한 도면이다.
도 11a는 상기 제2 동작 모드에서 코드 신호 생성기(300c)에서 생성되는 제1 코드 신호(TCODE)에 대한 제4 프로파일(PROFILE_TCODE)을 나타내고, 도 11b는 코드 신호 생성기(300c)에 포함되는 제2 저장 테이블(315)에서 제공되는 로우 데이터(RD2)에 대한 프로파일(PROFILE_RD2)을 나타낸다.
도 11a 및 11b를 참조하면, 제4 프로파일(PROFILE_TCODE)은 정현파 또는 사인파(sine) 형태의 파형 및 단위 주기(TSIN)마다 규칙적으로 반복되는 파형을 가질 수 있다. 또한, 제4 프로파일(PROFILE_TCODE)을 가지는 제1 코드 신호(TCODE)를 생성하기 위해, 로우 데이터(RD2)는 도 11b에 도시된 프로파일(PROFILE_RD2)을 가질 수 있다.
일 실시예에서, 제1 코드 신호(TCODE)는 상기 테스트 동작 시에 사용되는 사인파형 지터(sinusoidal jitter)에 대응하며, 제1 코드 신호(TCODE)에 기초하여 빌트-인(built-in) JTOL(jitter tolerance) 측정을 수행할 수 있다. 이 경우, 상대적으로 간단한 구성의 제2 저장 테이블(315)을 이용하여 사인파형 지터를 생성할 수 있고, 사인파형 지터를 생성하기 위한 추가적인 구성이 필요하지 않으며, 따라서 테스트 효율이 향상될 수 있다.
도 12는 도 1의 위상 보간 기반의 클럭 데이터 복원 회로의 또 다른 예를 나타내는 블록도이다. 이하 도 3과 중복되는 설명은 생략한다.
도 12를 참조하면, 위상 보간 기반의 클럭 데이터 복원 회로(100d)는 위상 고정 루프(200d), 코드 신호 생성기(300d), 및 클럭 및 데이터 생성기(400a)를 포함한다.
위상 고정 루프(200d) 및 코드 신호 생성기(300d)의 구성이 일부 변경되는 것을 제외하면, 위상 보간 기반의 클럭 데이터 복원 회로(100d)는 도 10의 위상 보간 기반의 클럭 데이터 복원 회로(100c)와 실질적으로 동일할 수 있다.
위상 보간 기반의 클럭 데이터 복원 회로(100d)는 도 10의 위상 보간 기반의 클럭 데이터 복원 회로(100c)의 상기 제2 동작 모드에서의 동작만을 수행하도록 구현될 수 있다. 위상 고정 루프(200d)는 주파수 변조되지 않은 복수의 기준 클럭 신호들(RCLK)을 생성할 수 있다. 코드 신호 생성기(300d)는 제2 개시 신호(ACC_START)에 기초하여 제1 코드 신호(TCODE)를 생성할 수 있다. 코드 신호 생성기(300d)는 저장 테이블(315) 및 테이블 누적기(320d)를 포함하며, 각각 도 10의 제2 저장 테이블(315) 및 테이블 누적기(320c)와 유사할 수 있다.
도 13은 본 발명의 실시예들에 따른 클럭 데이터 복원 방법을 나타내는 순서도이다.
도 1 및 13을 참조하면, 본 발명의 실시예들에 따른 클럭 데이터 복원 방법에서, 제1 개시 신호(SSC_START)에 기초하여, 주기적으로 변동하는 제1 프로파일을 가지도록 주파수 변조된 복수의 기준 클럭 신호들(RCLK)을 생성한다(단계 S100). 예를 들어, 단계 S100은 위상 고정 루프(200)에 의해 수행되고, 상기 제1 프로파일은 도 2a에 도시된 것처럼 구현될 수 있다.
제2 개시 신호(ACC_START)에 기초하여, 주기적으로 변동하고 상기 제1 프로파일과 다른 제2 프로파일을 가지는 제1 보상 코드 신호(CPCODE)를 생성한다(단계 S200). 예를 들어, 단계 S200은 코드 신호 생성기(300)에 의해 수행되고, 상기 제2 프로파일은 도 2b에 도시된 것처럼 구현될 수 있다. 단계 S200의 구체적인 수행 방식은 도 3 내지 6을 참조하여 상술한 것과 실질적으로 동일할 수 있다.
복수의 기준 클럭 신호들(RCLK)을 기초로 위상 보간 방식을 수행하고, 제1 보상 코드 신호(CPCODE)를 기초로 복수의 기준 클럭 신호들(RCLK)의 주파수 변조를 보상하여 클럭 신호(CLK)를 생성한다(단계 S300). 예를 들어, 단계 S300은 클럭 및 데이터 생성기(400)에 포함되는 위상 보간기(410)에 의해 수행되고, 클럭 신호(CLK)의 프로파일은 도 2c에 도시된 것처럼 구현될 수 있다. 다시 말하면, 위상 고정 루프(200)에 의해 자체적으로 생성된 주파수 변조 성분이 제거될 수 있다.
클럭 신호(CLK)를 기초로 입력 데이터 신호(IDAT)를 샘플링하여 복원 데이터 신호(RDAT)를 생성한다(단계 S400). 예를 들어, 단계 S400은 클럭 및 데이터 생성기(400)에 의해 수행될 수 있다.
한편, 실시예에 따라서, 도 9를 참조하여 상술한 것처럼 입력 데이터 신호(IDAT)의 주파수 변조를 모니터링하는 동작 및 이에 기초하여 제1 보상 코드 신호(CPCODE')를 생성하는 동작이 추가적으로 수행될 수도 있고, 도 10을 참조하여 상술한 것처럼 모드 선택 신호(MSEL)에 기초하여 동작 모드를 선택하고 동작 모드에 따라서 제1 보상 코드 신호(CPCODE) 또는 제1 코드 신호(TCODE)를 생성하는 동작이 추가적으로 수행될 수도 있다.
한편, 본 발명의 실시예들은 컴퓨터로 판독 가능한 매체에 저장된 컴퓨터로 판독 가능한 프로그램 코드를 포함하는 제품 등의 형태로 구현될 수도 있다. 상기 컴퓨터로 판독 가능한 프로그램 코드는 다양한 컴퓨터 또는 다른 데이터 처리 장치의 프로세서로 제공될 수 있다. 상기 컴퓨터로 판독 가능한 매체는 컴퓨터로 판독 가능한 신호 매체 또는 컴퓨터로 판독 가능한 기록 매체일 수 있다. 상기 컴퓨터로 판독 가능한 기록 매체는 명령어 실행 시스템, 장비 또는 장치 내에 또는 이들과 접속되어 프로그램을 저장하거나 포함할 수 있는 임의의 유형적인 매체일 수 있다. 예를 들어, 상기 컴퓨터로 판독 가능한 매체는 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, 비일시적은 저장 매체가 신호(signal)를 포함하지 않으며 실재(tangible)한다는 것을 의미할 뿐 데이터가 저장 매체에 반영구적 또는 임시적으로 저장됨을 구분하지 않는다.
도 14는 본 발명의 실시예들에 따른 통신 장치 및 이를 포함하는 통신 시스템을 나타내는 블록도이다.
도 14를 참조하면, 통신 시스템(1000)은 제1 통신 장치(1100), 제2 통신 장치(1200) 및 채널(1300)을 포함한다.
제1 통신 장치(1100)는 제1 송신기(1110), 제1 수신기(1120) 및 제1 위상 고정 루프(1130)를 포함한다. 제2 통신 장치(1200)는 제2 송신기(1210), 제2 수신기(1220) 및 제2 위상 고정 루프(1230)를 포함한다. 제1 송신기(1110) 및 제1 수신기(1120)와 제2 송신기(1210) 및 제2 수신기(1220)는 채널(1300)을 통해 연결된다. 실시예에 따라서, 제1 및 제2 통신 장치들(1100, 1200) 각각은 복수의 송신기들 및 복수의 수신기들을 포함하며, 이들을 연결하기 위한 복수의 채널들을 포함할 수 있다.
제1 송신기(1110)는 제2 통신 장치(1200)로 전송하고자 하는 데이터 신호를 생성 및 출력하고, 제2 수신기(1220)는 채널(1300)을 통해 제공되는 상기 데이터 신호를 수신한다. 이와 유사하게, 제2 송신기(1210)는 제1 통신 장치(1100)로 전송하고자 하는 데이터 신호를 생성 및 출력하고, 제1 수신기(1120)는 채널(1300)을 통해 제공되는 상기 데이터 신호를 수신한다. 제1 위상 고정 루프(1130)는 제1 송신기(1110) 및 제1 수신기(1120)에 공급되는 기준 클럭 신호들을 생성하며, 제2 위상 고정 루프(1230)는 제2 송신기(1210) 및 제2 수신기(1220)에 공급되는 기준 클럭 신호들을 생성할 수 있다. 다시 말하면, 제1 송신기(1110) 및 제1 수신기(1120)는 제1 위상 고정 루프(1130)를 공유하며, 제2 송신기(1210) 및 제2 수신기(1220)는 제2 위상 고정 루프(1230)를 공유할 수 있다. 제1 통신 장치(1100) 및/또는 제2 통신 장치(1200)는 수신된 상기 데이터 신호에 기초하여 목표 동작(즉, 실행하고자 하는 동작)을 수행할 수 있다.
수신기들(1120, 1220)은 본 발명의 실시예들에 따른 위상 보간 기반의 클럭 데이터 복원 회로를 포함하여 구현되며, 본 발명의 실시예들에 따른 클럭 데이터 복원 방법을 수행할 수 있다. 다시 말하면, 수신기들(1120, 1220)은 위상 고정 루프들(1130, 1230)에 의해 자체적으로 생성된 주파수 변조 성분을 제거하는 기능을 가지도록 구현될 수 있다.
본 발명의 실시예들은 위상 보간 기반의 클럭 데이터 복원 회로 및 통신 장치를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC(Personal Computer), 서버 컴퓨터(server computer), 데이터 센터(data center), 워크스테이션(workstation), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone) 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 제1 개시 신호에 기초하여, 주기적으로 변동하는 제1 프로파일(profile)을 가지도록 주파수 변조된 복수의 기준 클럭 신호들을 생성하는 위상 고정 루프(Phase Locked Loop; PLL);
    제2 개시 신호에 기초하여, 주기적으로 변동하고 상기 제1 프로파일과 다른 제2 프로파일을 가지는 제1 보상 코드 신호를 생성하는 코드 신호 생성기; 및
    클럭 신호를 기초로 입력 데이터 신호를 샘플링하여 복원 데이터 신호를 생성하고, 상기 복수의 기준 클럭 신호들 및 상기 제1 보상 코드 신호에 기초하여 상기 클럭 신호를 생성하는 위상 보간기를 포함하며, 상기 제1 보상 코드 신호에 기초하여 상기 복수의 기준 클럭 신호들의 주파수 변조를 보상하는 클럭 및 데이터 생성기를 포함하는 위상 보간 기반의 클럭 데이터 복원 회로.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 프로파일들 각각은 삼각파 형태의 주파수 변조에 대응하며,
    상기 제1 및 제2 프로파일들은 서로 반대되는 형상을 가지는 것을 특징으로 하는 위상 보간 기반의 클럭 데이터 복원 회로.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 프로파일들 각각은 단위 주기마다 규칙적으로 반복되는 파형을 가지고,
    상기 제1 프로파일은 상기 단위 주기의 제1 구간에서 제1 기울기로 증가하고 상기 단위 주기의 제2 구간에서 제2 기울기로 감소하는 파형을 가지며,
    상기 제2 프로파일은 상기 제1 구간에서 상기 제2 기울기로 감소하고 상기 제2 구간에서 상기 제1 기울기로 증가하는 파형을 가지는 것을 특징으로 하는 위상 보간 기반의 클럭 데이터 복원 회로.
  4. 제 1 항에 있어서, 상기 코드 신호 생성기는,
    상기 제1 보상 코드 신호를 생성하기 위한 로우 데이터를 저장하는 저장 테이블; 및
    상기 제2 개시 신호 및 상기 로우 데이터에 기초하여 상기 제1 보상 코드 신호를 생성하는 테이블 누적기를 포함하는 것을 특징으로 하는 위상 보간 기반의 클럭 데이터 복원 회로.
  5. 제 4 항에 있어서, 상기 테이블 누적기는,
    상기 로우 데이터를 누적하는 제1 테이블 누적기; 및
    상기 제1 테이블 누적기의 출력을 누적하여 상기 제1 보상 코드 신호를 생성하는 제2 테이블 누적기를 포함하는 것을 특징으로 하는 위상 보간 기반의 클럭 데이터 복원 회로.
  6. 제 4 항에 있어서, 상기 저장 테이블은,
    상기 제2 프로파일의 증가 구간에서의 제1 기울기에 대응하는 제1 값 및 상기 제2 프로파일의 감소 구간에서의 제2 기울기에 대응하는 제2 값 중 적어도 하나를 포함하는 것을 특징으로 하는 위상 보간 기반의 클럭 데이터 복원 회로.
  7. 제 6 항에 있어서, 상기 저장 테이블은,
    상기 제2 프로파일의 상기 증가 구간 및 상기 감소 구간의 길이에 대응하는 구간 정보를 더 포함하는 것을 특징으로 하는 위상 보간 기반의 클럭 데이터 복원 회로.
  8. 제 1 항에 있어서, 상기 클럭 및 데이터 생성기는,
    상기 클럭 신호를 기초로 상기 입력 데이터 신호를 샘플링하여 상기 복원 데이터 신호를 생성하고, 상기 입력 데이터 신호와 상기 클럭 신호의 위상 차이를 나타내는 업 신호 및 다운 신호를 생성하는 위상 검출기;
    상기 업 신호 및 상기 다운 신호에 기초하여 제어 코드 신호를 생성하는 필터 회로; 및
    상기 제어 코드 신호 및 상기 제1 보상 코드 신호를 합산하는 제1 가산기를 더 포함하며,
    상기 위상 보간기는 상기 제1 가산기의 출력에 기초하여 상기 복수의 기준 클럭 신호들의 주파수 변조를 보상하는 것을 특징으로 하는 위상 보간 기반의 클럭 데이터 복원 회로.
  9. 제 1 항에 있어서,
    상기 입력 데이터 신호는 주기적으로 변동하고 상기 제1 및 제2 프로파일들과 다른 제3 프로파일을 가지도록 주파수 변조되어 제공되며,
    상기 입력 데이터 신호의 주파수 변조를 모니터링하는 모니터링 회로를 더 포함하고,
    상기 코드 신호 생성기는 상기 모니터링 회로의 출력을 추가적으로 이용하여 상기 제1 보상 코드 신호를 생성하는 것을 특징으로 하는 위상 보간 기반의 클럭 데이터 복원 회로.
  10. 통신 채널을 통하여 제공되는 입력 데이터 신호를 수신하기 위한 위상 보간 기반의 클럭 데이터 복원 회로를 포함하고,
    상기 위상 보간 기반의 클럭 데이터 복원 회로는,
    제1 개시 신호에 기초하여, 주기적으로 변동하는 제1 프로파일(profile)을 가지도록 주파수 변조된 복수의 기준 클럭 신호들을 생성하는 위상 고정 루프(Phase Locked Loop; PLL);
    제2 개시 신호에 기초하여, 주기적으로 변동하고 상기 제1 프로파일과 다른 제2 프로파일을 가지는 제1 보상 코드 신호를 생성하는 코드 신호 생성기; 및
    클럭 신호를 기초로 상기 입력 데이터 신호를 샘플링하여 복원 데이터 신호를 생성하고, 상기 복수의 기준 클럭 신호들 및 상기 제1 보상 코드 신호에 기초하여 상기 클럭 신호를 생성하는 위상 보간기를 포함하며, 상기 제1 보상 코드 신호에 기초하여 상기 복수의 기준 클럭 신호들의 주파수 변조를 보상하는 클럭 및 데이터 생성기를 포함하는 통신 장치.
KR1020200183067A 2020-12-24 2020-12-24 위상 보간 기반의 클럭 데이터 복원 회로 및 이를 포함하는 통신 장치 KR20220091880A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020200183067A KR20220091880A (ko) 2020-12-24 2020-12-24 위상 보간 기반의 클럭 데이터 복원 회로 및 이를 포함하는 통신 장치
US17/469,062 US11456851B2 (en) 2020-12-24 2021-09-08 Phase interpolation based clock data recovery circuit and communication device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200183067A KR20220091880A (ko) 2020-12-24 2020-12-24 위상 보간 기반의 클럭 데이터 복원 회로 및 이를 포함하는 통신 장치

Publications (1)

Publication Number Publication Date
KR20220091880A true KR20220091880A (ko) 2022-07-01

Family

ID=82118257

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200183067A KR20220091880A (ko) 2020-12-24 2020-12-24 위상 보간 기반의 클럭 데이터 복원 회로 및 이를 포함하는 통신 장치

Country Status (2)

Country Link
US (1) US11456851B2 (ko)
KR (1) KR20220091880A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11522573B1 (en) * 2021-11-05 2022-12-06 Realtek Semiconductor Corporation Transceiver apparatus and transceiver apparatus operation method thereof having phase-tracking mechanism

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230039135A (ko) * 2021-09-13 2023-03-21 삼성전자주식회사 패턴 생성기 및 이를 포함하는 내장 자체 시험 장치
US12003245B2 (en) * 2021-11-23 2024-06-04 Mediatek Inc. Clock and data recovery circuit with spread spectrum clocking synthesizer
US11569804B1 (en) * 2022-04-22 2023-01-31 Avago Technologies International Sales Pte. Limited INL detection and calibration for phase-interpolator

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6292507B1 (en) 1999-09-01 2001-09-18 Lexmark International, Inc. Method and apparatus for compensating a spread spectrum clock generator
US7432750B1 (en) * 2005-12-07 2008-10-07 Netlogic Microsystems, Inc. Methods and apparatus for frequency synthesis with feedback interpolation
JP2008175646A (ja) 2007-01-17 2008-07-31 Nec Electronics Corp 半導体装置、半導体装置のテスト回路、及び試験方法
EP2130055B1 (en) 2007-03-20 2011-05-18 Rambus Inc. Integrated circuit having receiver jitter tolerance ("jtol") measurement
US8379787B2 (en) * 2007-11-15 2013-02-19 Mediatek Inc. Spread spectrum clock generators
TW201104382A (en) * 2009-07-27 2011-02-01 Univ Nat Taiwan Spread spectrum clock generator with programmable spread spectrum
JP5300671B2 (ja) * 2009-09-14 2013-09-25 株式会社東芝 クロックリカバリ回路およびデータ再生回路
US8422536B2 (en) * 2010-05-05 2013-04-16 Lsi Corporation Spread spectrum clock signal generator method and system
US8415996B1 (en) 2011-06-24 2013-04-09 Altera Corporation Clock phase corrector
JP5792582B2 (ja) 2011-10-17 2015-10-14 ルネサスエレクトロニクス株式会社 半導体装置、受信機、送信機、送受信機及び通信システム
JP5926125B2 (ja) * 2012-06-08 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置
US8948332B2 (en) * 2012-11-16 2015-02-03 Analog Devices, Inc. Method of static phase offset correction for a linear phase detector
KR102029688B1 (ko) 2012-12-28 2019-10-08 주식회사 실리콘웍스 클럭 신호의 주파수 변화 제어 회로
JP6135217B2 (ja) 2013-03-18 2017-05-31 富士通株式会社 信号補正装置、送信装置、信号補正方法、及び伝送システム
US20150263848A1 (en) 2014-03-13 2015-09-17 Lsi Corporation Cdr relock with corrective integral register seeding
US9596074B2 (en) 2015-05-01 2017-03-14 Tektronix, Inc. Clock recovery for data signals
US9485082B1 (en) * 2015-06-23 2016-11-01 Qualcomm Incorporated Multi-mode phase-frequency detector for clock and data recovery
US9590640B1 (en) * 2015-12-16 2017-03-07 Realtek Semiconductor Corporation Clock and data recovery apparatus and method of the same
US9960774B2 (en) 2016-07-07 2018-05-01 Samsung Display Co., Ltd. Spread spectrum clocking phase error cancellation for analog CDR/PLL
US10425123B2 (en) 2017-07-18 2019-09-24 Intel Corporation Parts-per-million detection apparatus and method
US10224937B1 (en) 2018-04-20 2019-03-05 Xilinx, Inc. Clock and data recovery circuit having tunable fractional-N phase locked loop

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11522573B1 (en) * 2021-11-05 2022-12-06 Realtek Semiconductor Corporation Transceiver apparatus and transceiver apparatus operation method thereof having phase-tracking mechanism

Also Published As

Publication number Publication date
US11456851B2 (en) 2022-09-27
US20220209930A1 (en) 2022-06-30

Similar Documents

Publication Publication Date Title
KR20220091880A (ko) 위상 보간 기반의 클럭 데이터 복원 회로 및 이를 포함하는 통신 장치
US9025715B1 (en) Systems and methods for compensating a phase of a local clock of a storage device
US6703902B2 (en) Phase locked loop for reducing electromagnetic interference
JP5792582B2 (ja) 半導体装置、受信機、送信機、送受信機及び通信システム
US7221704B2 (en) All digital implementation of clock spectrum spreading (dither) for low power/die area
US7924965B2 (en) Clock generator, multimodulus frequency divider and deta-sigma modulater thereof
US8477895B1 (en) Adaptive timing using clock recovery
US7366271B2 (en) Clock and data recovery device coping with variable data rates
JP5553999B2 (ja) デジタル位相ロックループを実施するためのシステム及び方法
KR20110014230A (ko) 다중 위상 클록 발생 장치 및 방법
US10763866B2 (en) Electronic circuit configured to adjust sampling timing for recovering data
US7499511B2 (en) Clock recovery systems and methods for adjusting phase offset according to data frequency
KR20100077548A (ko) 위상동기회로
JP7111962B2 (ja) 制御信号送受信システム及び制御信号送受信方法
KR20070100996A (ko) 직렬 전송 방식에 사용되는 전송주파수 제어 방법, 이를기록한 기록매체 및 장치
US11075784B1 (en) Wideband multiphase transmitter with two-point modulation
US20150200707A1 (en) Adaptive spread-spectrum clocking
US8767876B2 (en) Filter offset compensation
JP4629462B2 (ja) 最適位相識別回路
US8339207B2 (en) System and method for effectively implementing a loop filter device
TW566004B (en) Phase locked loop for reducing electromagnetic interference
JPH10290209A (ja) 同期制御装置

Legal Events

Date Code Title Description
A201 Request for examination