JP2005233933A - 組合せ試験方法及び試験装置 - Google Patents

Abstract

【課題】 送信装置の出力信号が高速でも所望量のジッタを含む信号を入力する受信装置のテストを簡易に行える組合せ試験方法の提供。
【解決手段】 ＰＬＬ回路１０７はジッタ発生マクロ１０１よりジッタが印加された基準クロック信号を入力し、３２逓倍した逓倍クロック信号を生成する。シリアライザ１０５は、ＰＬＬ回路１０７が生成する逓倍クロック信号に同期しパターン発生部１０２からのテストパターンをシリアル変換したシリアルデータを出力する。デシリアライザ１０６は、シリアルデータからパラレルデータを再生する。当該逓倍クロック信号には基準クロック信号に印加されたジッタが重畳されているためデシリアライザ１０６に入力されるシリアルデータには所定量のジッタを超える量のジッタが重畳されている。パターン比較部１０３はデシアライザ１０６が正しくテストパターンを再生できたか判定する。
【選択図】 図１

Description

本発明は、組合せ試験方法及び試験装置に関し、更に詳しくは、第１形式のデータを第２形式のデータに変換する送信装置から送信された信号を、第２形式のデータから第１形式のデータを再生する受信装置に入力し、送信装置から送信された信号と、受信装置で再生された信号とが一致するか否かを判定する組合せ試験方法及び試験装置に関する。

近年、半導体装置では、データの転送速度が高速化しており、例えば数Ｇｂｐｓ（ギガビット／秒）といった高いデータレートでの伝送が実現されている。一般に、パラレル伝送では、信号間のスキュー調整が困難となるため、高速伝送には、シリアル伝送が用いられる傾向にある。図７は、２つの半導体装置の間で、パラレルデータをシリアル伝送により伝送する様子について示している。半導体装置Ａ（２０１）及び半導体装置Ｂ（２０２）は、それぞれ、伝送路２０３とのインタフェース部分に送受信装置（ＳｅｒＤｅｓ：シリアライザ・デシリアライザ）２０４及び２０５を有する。

各送受信装置２０４、２０５は、シリアライザ２１０とデシリアライザ２２０とを有する。シリアライザ２１０は、例えば、３１２．５ＭＨｚに対応するデータレートで入力された８ビットのパラレルデータを、２．５ＧＨｚに対応するデータレートのシリアルデータに変換し、そのシリアルデータを伝送路２０３に出力する。デシリアライザ２２０は、伝送路２０３を介してシリアルデータを入力し、そのシリアルデータをシリアライザ２１０とは逆の規則で変換して、３１２．５ＭＨｚに対応するデータレートのパラレルデータ（８ビット）を再生する。

図８は、送受信装置２０４（又は２０５）をループバック試験する際の様子を示している。シリアライザ２１０が出力するシリアルデータは数Ｇｂｐｓといった高速であるため、シリアルデータを用いて、直接にデータの良否を評価することは困難である。このため、通常、送受信装置の機能評価では、シリアライザ２１０とデシリアライザ２２０とを組み合わせて、同図に示すように、シリアライザ２１０が出力するシリアルデータをデシリアライザ２２０に入力し、デシリアライザ２２０がデータを正しく再生できるか否かを試験する手法が用いられる。

シリアライザ２１０は、ＰＬＬ（Phase Lock Loop）回路２１１を有しており、そのＰＬＬ回路２１１には、基準クロック信号ＣＬＫが入力される。ＰＬＬ回路２１１は、例えば、７８．１２５ＭＨｚの基準クロック信号ＣＬＫを３２逓倍し、２．５ＧＨｚの逓倍クロック信号を発生する。パターン発生部２３１は、３１２．５ＭｂｐｓのＰＲＢＳ（Pseudo Random Bit Sequence）信号を発生し、そのＰＲＢＳ信号を、テストパターンとしてシリアライザ２１０に入力する。シリアライザ２１０は、入力されたテストパターンをシリアルデータに変換し、そのシリアルデータを、ＰＬＬ回路２１１が発生する２．５ＧＨｚの逓倍クロック信号に同期して出力する。

シリアライザ２１０が出力するシリアルデータには、パラレルデータのデータレートに対応した周波数を有するクロック信号が埋め込まれており、デシリアライザ２２０は、入力されたシリアルデータから、ＣＤＲ（clock and data recovery）２２１によって、その埋め込まれたクロック信号を再生しつつ、パラレルデータ（テストパターン）を再生する。パターン比較部２３２は、パターン発生部２３１によってシリアライザ２１０に入力されたテストパターンと、デシリアライザ２２０によって再生されたテストパターンとを比較し、両者が一致するときにはＰａｓｓ（良）と判定し、一致しないときにはＦａｉｌ（不良）と判定する。このテスト結果は、測定器に入力され、測定器は、テスト結果Ｐａｓｓ又はＦａｉｌを表示する。

ところで、シリアライザ２１０は、その内部で、除去しきれないジッタとして、２．５Ｇｂｐｓ（周期４００ｐｓ）のシリアルデータに対して、０．１５ＵＩ（Unit Interval：データ周期に対するジッタ量の割合）（６０ｐｓ）程度のジッタを発生している。このため、上記ループバック試験では、デシリアライザ２２０は、シリアルデータに０．１５ＵＩのジッタが重畳された状態で、パラレルデータを正しく再生できるか否かがテストされていることとなる。しかし、実際の伝送路２０３（図７）では、シリアルデータに０．４ＵＩ〜０．６ＵＩ程度のジッタが重畳されることがある。このため、デシリアライザ２２０が、０．１５ＵＩのジッタを有するシリアルデータから正しくパラレルデータを再生できるか否かをテストするだけでは製品テストとしては不足であり、ループバック試験において、シリアルデータに０．４ＵＩ〜０．６ＵＩ程度のジッタが重畳された状態で、デシリアライザ２２０をテストしたいという要求がある。

０．４ＵＩ〜０．６ＵＩ程度のジッタが重畳されたシリアルデータから正しくパラレルデータを再生できるか否かをテストするためには、デシリアライザ２２０に入力するシリアルデータに、その範囲のジッタを印加する必要がある。従来、送信側から出力される信号にジッタを印加する技術としては、特許文献１に記載された技術がある。この技術では、図８のシリアライザ２１０からデシリアライザ２２０までに相当する信号ラインにジッタ印加部を設けて、シリアルデータに直接にジッタを印加している。また、ジッタが重畳された信号を発生させる別の技術としては、特許文献２に記載された技術がある。この技術では、ＰＬＬ回路を構成する電圧制御発振器の入力にジッタ信号を印加して、所望の量のジッタが重畳された周期性信号を発生させている。
特開２００２−３６８８２７号公報（図７） 特開平１０−２２４２１３号公報（図１及び図６）

しかしながら、図８に示すループバック試験において、特許文献１と同様にシリアルデータに直接にジッタを印加する場合には、シリアルデータは非常に高速であるため、高価なジッタ発生装置が必要になるという問題がある。また、特許文献２に記載された技術は、周期性信号にジッタを印加する技術であり、時々刻々と変化するシリアルデータにジッタを印加する技術ではない。このため、このようなジッタ発生装置を、そのままループバック試験に適用することはできない。

本発明の組合せ試験方法は、第１の周波数を有する第１クロック信号を入力し前記第１の周波数よりも高い第２の周波数を有する第２クロック信号を生成するＰＬＬ回路と、第１形式のデータを第２形式のデータに変換し、該第２形式のデータを前記第２クロック信号に同期して出力するデータ変換部とを有する送信装置、及び、前記第２形式のデータを受信し、該受信した第２形式のデータから前記第１形式のデータを再生するデータ再生部を有する受信装置を組合せ試験する試験方法であって、前記第１クロック信号に所定量のジッタを印加して前記ＰＬＬ回路に入力し、前記送信装置に入力する第１形式のデータと、前記受信装置で再生された第１形式のデータとが一致するか否かを判定することを特徴とする。

本発明の組合せ試験方法では、第２の周波数を有する第２クロック信号よりも周波数が低い第１クロック信号にジッタを印加することにより、第２の周波数に対応するデータレートで送信装置から出力される第２形式のデータにジッタを重畳させる。従来、データレートが高いデータにジッタを印加するためには、高速信号に対応した高価なジッタ発生装置を用いる必要があったが、本発明では、ジッタを印加する信号が低速な第１クロック信号であるため、高価なジッタ発生装置は必要とされない。このため、所望の量のジッタが重畳された第２形式のデータを入力する受信装置が、第１形式のデータを正しく再生できるか否かを、簡易に試験することができる。

本発明の組合せ試験方法及び上記方法を具現化した試験装置は、第２の周波数を有する第２クロック信号よりも周波数が低い第１クロック信号にジッタを印加することにより、第２の周波数に対応するデータレートで送信装置から出力される第２形式のデータにジッタを重畳させため、受信装置が、所望の量のジッタが重畳された第２形式のデータに基づいて第１形式のデータを正しく再生できるか否かを、簡易に試験することができる。

以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の一実施形態例のループバック試験装置を示している。このループバック試験装置１００は、ジッタ発生マクロ１０１と、パターン発生部１０２と、パターン比較部１０３と、モニタマクロ１０４とを有する。ループバック試験装置１００は、送信装置を構成するシリアライザ１０５、及び、受信装置を構成するデシリアライザ１０６と同じ半導体装置に内蔵される。ループバック試験装置１００は、シリアライザ１０５とデシリアライザ１０６とを組み合わせたループバック試験により、それらの機能を試験する。

パターン発生部１０２は、ＰＲＢＳ信号を発生し、そのＰＲＢＳ信号をパラレルデータのテストパターンとしてシリアライザ１０５に入力する。ジッタ発生マクロ１０１は、測定器から、例えば７８．１２５ＭＨｚの基準クロック信号ＣＬＫ（第１クロック信号）を入力し、その基準クロック信号ＣＬＫに、所定量のジッタ、例えば１００ｐｓのジッタを印加する。ジッタ発生マクロ１０１は、所定量のジッタを複数の周期（頻度）で印加可能である。ジッタ発生マクロ１０１が所定量のジッタを印加する周期は、モニタマクロ１０４から入力する制御信号ｃｎｔにより制御される。

図２は、ジッタ発生マクロ１０１の構成例を示している。ジッタ発生マクロ１０１は、パルス発生器１１０、差動対トランジスタＭ１及びＭ２、直列トランジスタＭ３、差動対トランジスタＭ４及びＭ５、負荷、定電流源１１２とを有する。図２に示す構成例では負荷として抵抗１１１ａ〜１１１ｄを利用したものを示している。パルス発生器１１０は、モニタマクロ１０４から入力する制御信号ｃｎｔに基ついて、組合せ試験時には、例えば１ＭＨｚ、２ＭＨｚ、３ＭＨｚ、４ＭＨｚ、及び、５ＭＨｚの何れかの周波数のパルス信号を出力し、また通常動作時には一定レベルの信号を出力する。なお、パルス発生器１１０が出力するパルス信号はトランジスタＭ３がオフするレベル以下にはならないように設定される。
差動対トランジスタＭ１及びＭ２のゲートは、それぞれ、一対の相補クロック信号を入力する端子Ｔ１及びＢ１に接続される。直列トランジスタＭ３のゲートは、パルス発生器１１０の出力に接続される。組合せ試験時においては、直列トランジスタＭ３を流れる電流は、パルス発生器１１０から直列トランジスタＭ３のゲートに入力されるパルス信号のレベル及びトランジスタＭ３の特性に基ついて変化する。

直列トランジスタＭ３を流れる電流が変化することにより、トランジスタＭ１及びＭ２の特性に基づいて、一対の相補クロック信号の出力である端子Ｂ２及びＴ２の出力振幅が、図３に示すように変化する。差動対トランジスタＭ４及びＭ５のゲートは、それぞれ一対の相補クロック信号を入力する端子Ｂ２及びＴ２に接続される。差動対トランジスタＭ４及びＭ５のゲートに、図３に示すような振幅の変化する信号が入力され、トランジスタＭ４及びＭ５の特性及び振幅変化の波形なまりによる遅延変動により、一対の相補クロック信号の出力端子Ｂ３及びＴ３の出力は、図４に示すようなジッタを含んだ信号となる（観測されるジッタ幅を図４の破線波形で示している）。ジッタ発生マクロ１０１の構成例により、所定量のジッタが基準クロック信号ＣＬＫに印加される。

シリアライザ１０５は、ＰＬＬ回路１０７を有し、ジッタ発生マクロ１０１を介して入力する基準クロック信号ＣＬＫに基づいて動作する。シリアライザ１０５は、例えば３１２．５Ｍｂｐｓのデータレートでパターン発生部１０２から入力するテストパターンを、所定の規則でパラレル−シリアル変換し、シリアルデータ化されたテストパターンを、例えば２．５Ｇｂｐｓのデータレートのシリアルデータで出力する。

図５（ａ）及び（ｂ）は、それぞれシリアライザ１０５の各部の動作をタイミングチャートで示している。ＰＬＬ回路１０７は、同図（ａ）に示されるように、ジッタ発生マクロ１０１によってジッタが印加された基準クロック信号ＣＬＫを入力し、例えばその基準クロック信号ＣＬＫを３２逓倍した２．５ＧＨｚの逓倍クロック信号（第２クロック信号）を発生する。この逓倍クロック信号には、基準クロック信号ＣＬＫに印加された所定量のジッタが重畳されている。シリアライザ１０５は、同図（ｂ）に示されるように、パターン発生部１０２から入力した、８ビットのテストパターンをシリアルデータに変換し、そのシリアルデータを、ＰＬＬ回路１０７が発生した逓倍クロック信号に同期して出力する。

ジッタ発生マクロ１０１が基準クロック信号ＣＬＫに印加する所定量のジッタが１００ｐｓであるとき、ジッタ発生マクロ１０１を介して基準クロック信号ＣＬＫを入力するＰＬＬ回路１０７は、１００ｐｓのジッタが重畳された逓倍クロック信号を発生する。シリアライザ１０５内では、除去しきれないジッタとして、６０ｐｓ程度のジッタが発生しており、シリアライザ１０５は、シリアライザ１０５内で発生するジッタ（６０ｐｓ）に、ジッタ発生マクロ１０１によって基準クロック信号ＣＬＫに印加されたジッタ（１００ｐｓ）を加えた１６０ｐｓ（０．４ＵＩ）のジッタを有するシリアルデータを出力する。ジッタ発生マクロ１０１が基準クロック信号ＣＬＫに印加するジッタ量は、通常のシリアライザ１０５及びデシリアライザ１０６の使用態様を考慮して、シリアルデータに重畳されるジッタが例えば０．４ＵＩ〜０．６ＵＩの範囲となるように選定される。

デシリアライザ１０６は、ＰＬＬ回路１０８及びＣＤＲ１０９を有する。デシリアライザ１０６は、シリアルデータ化されたテストパターンを、２．５Ｇｂｐｓのデータレートで入力する。デシリアライザ１０６は、入力したシリアルデータを、シリアライザ１０５のパラレル−シリアル変換とは逆の規則でシリアル−パラレル変換し、この変換によってパラレルデータに戻されたテストパターンを、３１２．５Ｍｂｐｓのデータレートで出力する。

図６は、デシリアライザ１０６の各部の動作をタイミングチャートで示している。デシリアライザ１０６は、ＰＬＬ回路１０８が発生するクロック信号に同期して、１６０ｐｓのジッタが重畳されたシリアルデータを入力する。シリアライザ１０５によって出力されたシリアルデータには、パラレルデータのデータレートに対応する周波数を有するクロック信号が埋め込まれており、ＣＤＲ１０９は、入力されたシリアルデータから、埋め込まれたクロック信号ＣＬＫＰを再生する。また、デシリアライザ１０６は、入力したシリアルデータを、シリアライザ１０５でのパラレル−シリアル変換とは逆の規則でシリアル−パラレル変換し、この変換により得られたパラレルデータであるテストパターンを出力する。

パターン比較部１０３には、デシリアライザ１０６でシリアル−パラレル変換によって再生されたテストパターンが入力される。パターン比較部１０３は、デシリアライザ１０６によって再生されたテストパターンと、シリアライザ１０５に入力されたテストパターン、即ちパターン発生部１０２から入力されたテストパターンとを比較し、両者が一致するか否かによってビットエラー発生の有無を判定する。パターン比較部１０３は、外部に、ビットエラーが発生しないときにはテスト結果Ｐａｓｓを出力し、ビットエラーが発生したときにはテスト結果Ｆａｉｌを出力する。

モニタマクロ１０４は、ジッタ発生マクロ１０１に対して制御信号ｃｎｔを送信し、シリアルデータに、所定量のジッタが重畳される頻度を制御する。モニタマクロ１０４は、基準クロック信号ＣＬＫにジッタが印加される周期と、その周期でジッタを印加した際のテスト結果（Ｐａｓｓ又はＦａｉｌ）とを対応付けて測定器に出力する。ループバック試験装置１００では、モニタマクロ１０４が送信する制御信号によって、例えば基準クロック信号ＣＬＫにジッタを印加する周期を１ＭＨｚ、２ＭＨｚ、・・・と徐々に増やしていき、ジッタ印加の各周期で、デシリアライザ１０６が正しくテストパターンを再生できるか否かをテストし、デシリアライザ１０６のジッタ耐量を評価する。

本実施形態例では、所定量のジッタを印加した基準クロック信号ＣＬＫをＰＬＬ回路１０７に入力して、シリアライザ１０５が出力するシリアルデータに、シリアライザ１０５内で発生する除去しきれないジッタを超える所望の量のジッタを重畳させている。一般に、データレートが高い高速信号にジッタを印加する場合には、高速信号に対応した高価な測定器やジッタ発生装置が必要である。本実施形態例では、例えば７８．１２５ＭＨｚと、シリアルデータに比して低速な基準クロック信号ＣＬＫにジッタを印加する構成を採用しているため、高速な信号に対応した測定器やジッタ発生装置を必要とすることなく、シリアルデータに所望のジッタが重畳された状態で、シリアライザ１０５及びデシリアライザ１０６をループバック試験することができる。また、ループバック試験装置１００をＬＳＩ等の半導体装置に内蔵したため、既存の測定器やＬＳＩテスタ等を使用することができ、特殊な測定器やＬＳＩテスタを必要としないという利点もある。

ここで、シリアルデータに重畳されるジッタの周波数帯１ＭＨｚ〜５ＭＨｚは、デシリアライザ１０６のＣＤＲ１０９の追従特性からすると追従することが困難な周波数帯であり、デシリアライザ１０６のジッタ耐量評価において重要な周波数領域である。従来、この周波数帯のジッタに対するデシリアライザ１０６のジッタ耐量を評価するためには、１ＭＨｚ〜５ＭＨｚの周期でジッタが重畳されたシリアルデータを発生させる高速なパターンジェネレータが必要であり、このパターンジェネレータは高価であるという問題があった。

本実施形態例では、モニタマクロ１０４が、送信する制御信号ｃｎｔによって、基準クロック信号ＣＬＫにジッタを印加する周期を制御し、ジッタ印加の各周期について、デシリアライザ１０６が正しくテストパターンを再生できるか否かをテストしている。本実施形態例では基準クロック信号ＣＬＫにジッタを印加してシリアルデータにジッタを重畳させているため、１ＭＨｚ〜５ＭＨｚの周波数帯のジッタに対するデシリアライザ１０６のジッタ耐量評価を、簡易に行うことができる。このため、例えばデシリアライザ１０６のジッタ耐量を顧客に対してデモンストレーションする際に、高価なパターンジェネレータ等を用意する必要がない。

なお、上記実施形態例では、シリアライザ１０５及びデシリアライザ１０６が同じ半導体装置に搭載され、組合せ試験が、ループバック試験として構成される例について説明したが、本発明の組合せ試験は、ループバック試験として構成されてなくてもよく、ある半導体装置に搭載されるシリアライザ１０５と、その半導体装置とは異なる半導体装置に搭載されるデシリアライザ１０６とを組み合わせて行うこともできる。

以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の組合せ試験方法及び試験装置は、上記実施形態例にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

本発明の一実施形態例の組合せ試験装置によるループバック試験の様子を示すブロック図である。 ジッタ発生マクロ１０１の構成を示す回路図である。 Ｔ２及びＢ２の信号波形を示す図である。 Ｔ３及びＢ３の信号波形を示す図である。 （ａ）及び（ｂ）は、それぞれシリアライザ１０５の各部の動作を示すタイミングチャートである。 デシリアライザ１０６の各部の動作を示すタイミングチャートである。 ２つの半導体装置の間のシリアル伝送の様子を示すブロック図である。 送受信装置２０４（又は２０５）のループバック試験の様子を示すブロック図である。

符号の説明

１００：ループバックテスト装置
１０１：ジッタ発生マクロ
１０２：パターン発生部
１０３：パターン比較部
１０４：モニタマクロ
１０５：シリアライザ
１０６：デシリアライザ
１０７、１０８：ＰＬＬ回路
１０９：ＣＤＲ
１１０：パルス発生器
１１１ａ〜１１１ｄ：抵抗
１１２：定電流源
Ｍ１〜Ｍ５：トランジスタ
２０１、２０２：半導体装置
２０３：伝送路
２０４、２０５：送受信装置
２１０：シリアライザ
２１１：ＰＬＬ回路
２２０：デシリアライザ
２２１：ＣＤＲ
２３１：パターン発生部
２３２：パターン比較部

Claims (13)

1. 第１の周波数を有する第１クロック信号を入力し前記第１の周波数よりも高い第２の周波数を有する第２クロック信号を生成するＰＬＬ回路と、第１形式のデータを第２形式のデータに変換し、該第２形式のデータを前記第２クロック信号に同期して出力するデータ変換部とを有する送信装置、及び、前記第２形式のデータを受信し、該受信した第２形式のデータから前記第１形式のデータを再生するデータ再生部を有する受信装置を組合せ試験する試験方法であって、
   前記第１クロック信号に所定量のジッタを印加して前記ＰＬＬ回路に入力し、
   前記送信装置に入力する第１形式のデータと、前記受信装置で再生された第１形式のデータとが一致するか否かを判定することを特徴とする組合せ試験方法。
2. 前記所定量のジッタを印加する頻度を、複数の頻度の内から選択可能とした、請求項１に記載の組合せ試験方法。
3. 前記第１形式のデータがパラレルデータであり、前記第２形式のデータがシリアルデータである、請求項１又は２に記載の組合せ試験方法。
4. 前記所定量のジッタを、前記送信装置の出力における第２データのジッタ量が０．４ＵＩ以上０．６ＵＩ以下となるように選定する、請求項１〜３の何れか一に記載の組合せ試験方法。
5. 前記組合せ試験がループバック試験である、請求項１〜４の何れか一に記載の組合せ試験方法。
6. 第１の周波数を有する第１クロック信号を入力し前記第１の周波数よりも高い第２の周波数を有する第２クロック信号を生成するＰＬＬ回路と、第１形式のデータを第２形式のデータに変換し、該第２形式のデータを前記第２クロック信号に同期して出力するデータ変換部とを有する送信装置、及び、前記第２形式のデータを受信し、該受信した第２形式のデータから前記第１形式のデータを再生するデータ再生部を有する受信装置を組合せ試験する試験装置であって、
   前記第１クロック信号に所定量のジッタを印加し、該所定量のジッタが印加された第１クロック信号を前記ＰＬＬ回路に入力するジッタ印加手段と、
   前記送信装置に入力する第１形式のデータと、前記受信装置で再生された第１形式のデータとが一致するか否かを判定する判定手段とを備えることを特徴とする組合せ試験装置。
7. 前記第１形式のデータを、テストパターンとして生成するパターン発生器を更に備える、請求項６に記載の組合せ試験装置。
8. 前記ジッタ印加手段は、複数の頻度の内から任意の頻度を選択し、該選択された頻度で前記所定量のジッタを印加する、請求項６又は７に記載の組合せ試験装置。
9. 前記ジッタ印加手段は、前記第１クロック信号及び該第１クロック信号と相補なクロック信号をそれぞれゲートに入力する差動対トランジスタと、該差動対トランジスタと直列に接続され、周波数が可変に設定されるパルス列をゲートに入力する直列トランジスタとを備える、請求項８に記載の組合せ試験装置。
10. 前記ジッタ印加手段が選択する頻度を指定し、該指定した頻度と、前記判定手段によって判定された結果とを対応付けて出力するモニタマクロを更に備える、請求項８又は９に記載の組合せ試験装置。
11. 前記組合せ試験がループバック試験である、請求項１〜４の何れか一に記載の組合せ試験装置。
12. クロック信号に基づいてパラレル形式のテストパターンをシリアル形式に変換するシリアライザと、
    前記シリアライザから出力されたシリアル形式のテストパターンをパラレル形式に変換するデシリアライザと、
    前記シリアライザに対して入力するテストパターンと、前記デシリアライザから出力されるテストパターンを比較する比較回路と、
    前記シリアライザに供給されるクロック信号に対してジッタを付加する組合せ試験装置。
13. クロック信号に対してジッタを付加し、
    ジッタが付加されたクロック信号に基づいてパラレル形式のテストパターンをシリアルデータに変換し、
    シリアルデータをパラレルデータに変換し、
    変換されたパラレルデータと、前記テストパターンを比較する組合せ試験方法。

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