JP2010522331A - 受信器ジッタ耐性(「jtol」)測定を有する集積回路 - Google Patents
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Abstract
Description
本発明は、一般的には集積回路および/またはこのような回路の高速信号伝送に関する。
集積回路は、受信信号内のノイズまたはジッタに対する耐性によって評価することができる。集積回路およびまたはシステムの性能は、特定数またはビットの転送中に発生した誤りビット(または誤りデータ値)の数を測定することによって測定することができる。この性能尺度はビットエラー率(「BER」)値として知られている。
受信器(RX)のジッタ耐性(JTOL)は、目標とするビットエラー率(BER)を達成しながら、RXが耐えることができる不要なタイミングノイズ(ジッタ)量の業界標準の尺度である。JTOLテストに関わるジッタの3つの主要成分−ランダムジッタ(RJ)、確定的ジッタ(DJ)、および正弦波ジッタ(SJ)がある。量制御されたDJは、シンボル間干渉(ISI)を加えるチャネル(例えば、PCBトレース)にデータストリームを通すことにより、高速データストリームに注入することができ、その一方で、RJおよびSJの導入は、多くの場合、高価な機器を必要とする。さらに、RXを完全に特徴付けるためには、RJおよびSJの量ならびにSJの周波数が可変であることが望まれる。
Claims (23)
- 少なくとも1つのクロック信号に注入される、制御された特性を有するジッタ信号を生成するジッタ生成器回路と、
前記ジッタ信号を有する前記少なくとも1つのクロック信号に従って入力信号をサンプリングする受信回路であって、ビットエラー率を得るために使用されるサンプリングデータ値を出力する、受信回路と
を備える、集積回路。 - 前記少なくとも1つのクロック信号は、少なくとも1つのデータクロック信号および少なくとも1つのエッジクロック信号を含み、前記受信回路は、
前記少なくとも1つのデータクロック信号に応答して、前記入力信号をサンプリングする少なくとも1つの第1の受信器と、
前記少なくとも1つのエッジクロック信号に応答して、前記入力信号をサンプリングする少なくとも1つの第2の受信器と
を備える、請求項1に記載の集積回路。 - 前記ジッタ生成器回路は、前記集積回路の第1の動作モードを示す制御信号に応答して、少なくとも1つのジッタ信号を出力することによって前記ジッタ信号を提供し、前記少なくとも1つのジッタ信号のそれぞれは、所定の周波数、所定の振幅、および所定の波形のうちの1つまたは組み合わせを有し、
前記ジッタ生成器回路は、前記集積回路の第2の動作モードを示す制御信号に応答して、前記少なくとも1つのジッタ信号の出力を停止する、請求項1に記載の集積回路。 - 前記少なくとも1つのジッタ信号は、実質的な方形波信号、実質的な三角波信号、実質的な正弦波信号、エミュレートされたランダムジッタ信号、および一定周波数オフセット信号からなる群のうちの1つまたは複数を含む、請求項3に記載の集積回路。
- 前記ジッタ生成器回路と前記受信回路との間に結合され、前記少なくとも1つのクロック信号を前記受信回路に出力するクロック・データ復元回路をさらに備える、請求項1に記載の集積回路。
- 前記クロック・データ復元回路は、
前記受信回路に結合された位相検出器と、
前記位相検出器に結合された周波数蓄積器と、
前記周波数蓄積器および前記位相検出器に結合された位相蓄積器と
を備える、請求項5に記載の集積回路。 - 前記クロック・データ復元回路は、前記周波数累積器と前記位相検出器との間の第1の入力、前記位相蓄積器と前記周波数蓄積器との間の第2の入力、および前記位相蓄積器と前記受信回路との間の第3の入力からなる群のうちの1つまたは複数をさらに含み、前記ジッタ生成器回路は、所定の振幅および所定の周波数をそれぞれ有する1つまたは複数のジッタ信号を、前記第1、第2、および第3の入力のうちの1つまたは複数に出力して、前記ジッタ信号を前記少なくとも1つのクロック信号に注入させる、前記ジッタ信号を生成する、請求項6に記載の集積回路。
- 前記クロック・データ復元回路は、第1の加算回路、第2の加算回路、および第3の加算回路のうちの1つまたは複数を含み、前記第1、第2、および第3の入力は、前記第1、第2、および第3の加算回路のそれぞれの入力である、請求項7に記載の集積回路。
- 前記受信回路に結合され、期待データ値セットを前記サンプリングデータ値と比較することによってエラーカウント値を出力するエラーカウンタであって、前記ビットエラー率の計算に使用される、エラーカウンタをさらに備える、請求項1に記載の集積回路。
- 少なくとも1つのクロック信号に応答して、入力信号をサンプリングする受信器回路と、
前記受信器回路からサンプリングデータ値を受信し、前記少なくとも1つのクロック信号を出力するクロック・データ復元回路と、
前記少なくとも1つのクロック信号が制御された量のジッタを有するように、少なくとも1つのジッタ信号を前記クロック・データ復元回路に出力するジッタ生成器回路と
を備える、集積回路。 - 前記クロック・データ復元回路は、位相検出器と、周波数蓄積器と、前記位相検出器に結合された第1の入力、前記周波数蓄積器に結合された出力、および第2の入力を有する加算回路とを含み、前記ジッタ生成器回路は、
方形波を前記加算回路の前記第2の入力に提供する方形波生成回路を備える、請求項10に記載の集積回路。 - 前記ジッタ生成器回路は、
カウント値を出力するバイナリカウンタと、
前記カウント値に応答して、少なくとも1つの値を出力する記憶回路と、
前記少なくとも1つの値および定数値に基づいて、積信号を出力する乗算回路と
を備える、請求項10に記載の集積回路。 - 前記クロック・データ復元回路は、出力を有する位相蓄積器を含み、前記ジッタ生成器回路は、
前記位相蓄積器出力の最下位ビットに加えられるべきNビットの形態のランダムジッタ信号を出力する疑似ランダムビットシーケンス回路を備える、請求項10に記載の集積回路。 - 集積回路を評価する方法であって、
量制御されたジッタを少なくとも1つの受信クロック信号に加えること、
前記少なくとも1つの受信クロック信号に応答して、入力信号をサンプリングして、サンプリングデータ値を生成すること、および
前記サンプリングデータ値および期待データ値セットに基づいてビットエラー率を計算すること
を含む、方法。 - 前記加えるステップは、
少なくとも1つのジッタ信号を生成すること、および
前記少なくとも1つのジッタ信号を、前記少なくとも1つのクロック信号を生成するクロック回路に注入すること
を含む、請求項14に記載の方法。 - 前記少なくとも1つのジッタ信号は、実質的な方形波信号、実質的な三角波信号、実質的な正弦波信号、エミュレートされたランダムジッタ信号、および一定周波数オフセット信号からなる群のうちの1つまたは複数を含む、請求項15に記載の方法。
- 前記少なくとも1つのジッタ信号は、制御可能な周波数を有し、前記方法は、前記少なくとも1つのジッタ信号の前記周波数を変更することをさらに含む、請求項15に記載の方法。
- 前記少なくとも1つのジッタ信号は、制御可能な振幅を有し、前記方法は、前記少なくとも1つのジッタ信号の前記振幅を変更することをさらに含む、請求項15に記載の方法。
- 前記計算するステップは、前記期待データ値セットを前記サンプリングデータ値と比較することによってエラーカウント値を得ることを含む、請求項14に記載の方法。
- 前記入力信号は、前記集積回路内の受信器と同じ基準クロックを使用して送信器によって送信され、前記加えるステップは、前記受信器に結合された位相蓄積器の入力に定数を加えることにより、前記送信器と前記受信器との間に周波数オフセットを強制することを含む、請求項14に記載の方法。
- 前記集積回路は、コードセットによって制御される位相補間器を含み、前記加えるステップは、前記位相補間器へのコードを調整することを含む、請求項14に記載の方法。
- 前記集積回路は周波数蓄積器を含み、前記加えるステップは、前記周波数蓄積器の入力に方形波を加えることを含む、請求項14に記載の方法。
- 前記集積回路は、制御入力を有する位相補間器を含み、前記加えるステップは、PRBSシーケンスを前記位相補間器の前記制御入力に加えることを含む、請求項14に記載の方法。
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