KR20200060612A - 데이터를 복원하기 위한 샘플링 타이밍을 조절하도록 구성되는 전자 회로 - Google Patents

데이터를 복원하기 위한 샘플링 타이밍을 조절하도록 구성되는 전자 회로 Download PDF

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Abstract

본 발명은 데이터를 복원하기 위한 샘플링 타이밍을 조절하도록 구성되는 전자 회로를 제공한다. 본 발명의 하나의 실시 예에 따른 전자 회로는 제1 수신 데이터를 기반으로 제1 참조 클록을 생성하고, 제1 수신 데이터가 제공된 이후에 제공되는 제2 수신 데이터를 기반으로 제2 참조 클록을 생성하도록 구성된 클록 복원 회로, 제1 참조 클록과 제2 참조 클록 사이의 위상 차이에 기초 위상을 갖는 샘플링 클록을 생성하도록 구성된 샘플링 클록 생성기 및 생성된 샘플링 클록에 기초하여 제2 수신 데이터를 복원하도록 구성된 샘플러를 포함한다.

Description

데이터를 복원하기 위한 샘플링 타이밍을 조절하도록 구성되는 전자 회로{ELECTRONIC CIRCUIT CONFIGURED TO ADJUST SAMPLING TIMING FOR RECOVERING DATA}
본 발명은 전자 회로에 관한 것으로, 좀 더 상세하게는 데이터를 복원하기 위한 샘플링 타이밍을 조절하도록 구성되는 전자 회로에 관한 것이다.
최근에 다양한 유형의 전자 장치들이 널리 이용되고 있다. 전자 장치는 그것에 포함되는 여러 전자 회로들의 동작들에 따라 고유의 기능을 제공한다. 전자 장치는 단독으로 동작할 수 있고, 또는 다른 전자 장치와 통신하면서 동작할 수 있다. 전자 장치는 다른 전자 장치와 통신하기 위해 송신 회로 및 수신 회로를 포함할 수 있다.
전자 장치의 수신 회로는 다른 전자 장치의 송신 회로로부터 데이터를 수신할 수 있다. 몇몇 경우, 수신 회로는 수신된 데이터로부터 클록을 복원(recovery)하고, 복원된 클록에 기초하여 데이터를 복원할 수 있는 클록 및 데이터 복원(CDR; Clock and Data Recovery) 회로를 채용할 수 있다. CDR 회로는 송신 회로와 수신 회로 사이의 통신 채널의 복잡도를 감소시키고 통신 속도를 향상시키는 데 유용할 수 있다.
CDR 회로의 동작에 있어서, 다양한 원인에 따라 수신 데이터 간격이 달라지는 경우(즉, 데이터 지터(jitter)가 발생되는 경우), 클록의 복원 시점에 따라 데이터를 복원하기 위한 샘플링 타이밍이 달라질 수 있다. 이 경우, 데이터의 수신 타이밍과 샘플링 타이밍의 불일치에 따른 샘플링 타이밍 오류가 발생될 수 있다. 샘플링 타이밍 오류에 따라 복원된 수신 데이터에 비트 오류가 발생될 수 있다. 특히, 지터 허용도(jitter tolerance)가 높지 않은 경우, 샘플링 타이밍에 따른 비트 오류의 발생 가능성이 높아질 수 있다.
본 발명의 목적은 지터 허용도를 향상시키기 위해 데이터를 복원하기 위한 샘플링 타이밍을 조절할 수 있는 전자 회로를 제공하는데 있다.
본 발명의 하나의 실시 예에 따른 전자 회로는 제1 수신 데이터를 기반으로 제1 참조 클록을 생성하고, 상기 제1 수신 데이터가 제공된 이후에 제공되는 제2 수신 데이터를 기반으로 제2 참조 클록을 생성하도록 구성된 클록 복원 회로, 상기 제1 참조 클록과 상기 제2 참조 클록 사이의 위상 차이에 기초한 위상을 갖는 샘플링 클록을 생성하도록 구성된 샘플링 클록 생성기 및 상기 생성된 샘플링 클록에 기초하여 상기 제2 수신 데이터를 복원하도록 구성된 샘플러를 포함한다.
본 발명의 하나의 실시 예에 따른 전자 회로는 수신 데이터를 기반으로 참조 클록을 생성하도록 구성된 클록 복원 회로 및 상기 참조 클록의 복원 시점에서 상기 수신 데이터의 지터(jitter) 값에 따라 선택된 위상을 갖는 샘플링 클록을 기반으로 상기 수신 데이터를 복원하도록 구성된 데이터 복원 회로를 포함한다.
본 발명의 하나의 실시 예에 따른 전자 회로는 수신 데이터를 기반으로 생성된 제1 참조 클록을 기준 지연 시간만큼 지연시켜 제1 딜레이 클록을 출력하도록 구성된 지연 고정 루프, 상기 수신 데이터를 기반으로 생성된 제2 참조 클록과 상기 제1 딜레이 클록 사이의 제1 위상 차이에 기초하여 제1 샘플링 클록의 제1 위상을 선택하도록 구성된 샘플링 클록 생성기 및 상기 선택된 제1 위상을 갖는 상기 제1 샘플링 클록에 기초하여 상기 수신 데이터를 복원하도록 구성된 샘플러를 포함하고, 상기 제2 참조 클록은 상기 제1 참조 클록이 생성된 이후에 생성된다.
본 발명에 따르면 수신 데이터의 지터 값에 따라 샘플링 타이밍을 조절할 수 있는 전자 회로를 제공할 수 있다.
또한, 복원된 수신 데이터의 비트 오류가 감소될 수 있고, 샘플링 마진이 증감됨에 따라 지터 허용도가 향상될 수 있다.
도 1은 본 발명의 하나의 실시 예에 따른 전자 시스템을 나타내는 블록도이다.
도 2a는 도 1의 수신 데이터의 지터 값의 예시를 보여주는 타이밍도이다.
도 2b는 도 1의 수신 데이터의 지터 값의 예시를 보여주는 그래프이다.
도 3a는 본 발명의 하나의 실시 예에 따른 수신 데이터의 지터 값이 기준 범위 이내인 경우, 생성되는 샘플링 클록의 예시를 설명하기 위한 그래프이다.
도 3b는 본 발명의 하나의 실시 예에 따른 수신 데이터의 지터 값이 기준 범위 이내인 경우, 생성되는 샘플링 클록의 예시를 보여주는 타이밍도이다.
도 4a는 본 발명의 하나의 실시 예에 따른 수신 데이터의 지터 값이 기준 범위를 초과하는 경우, 생성되는 샘플링 클록의 예시를 설명하기 위한 그래프이다.
도 4b는 본 발명의 하나의 실시 예에 따른 수신 데이터의 지터 값이 기준 범위를 초과하는 경우, 생성되는 샘플링 클록의 예시를 보여주는 타이밍도이다.
도 5는 도 1의 클록 복원 회로 및 데이터 복원 회로의 예시적인 동작을 보여주는 순서도이다.
도 6은 도 5의 동작에 따라 생성되는 샘플링 클록의 예시를 보여주는 타이밍도이다.
도 7은 도 1의 데이터 복원 회로의 예시적인 구성을 보여주는 블록도이다.
도 8은 도 7의 데이터 복원 회로의 예시적인 동작을 설명하기 위한 타이밍도이다.
도 9는 도 7의 샘플링 클록 생성기의 예시적인 구성을 보여주는 블록도이다.
도 10a는 도 9의 샘플링 클록 생성기의 예시적인 확장 구성을 보여주는 블록도이다.
도 10b는 도 10a의 샘플링 클록 생성기의 동작을 설명하기 위한 테이블의 예시를 보여준다.
도 11a 내지 도 11c는 도 10a의 샘플링 클록 생성기의 동작의 예시들을 설명하기 위한 타이밍도이다.
도 12는 본 발명의 실시 예들에 따른 시뮬레이션 결과를 보여주는 그래프이다.
도 13은 본 발명의 실시 예에 따른 전자 시스템의 예시적인 구성을 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 하나의 실시 예에 따른 전자 시스템(1000)을 나타내는 블록도이다. 도 1을 참조하면, 전자 시스템(1000)은 전자 장치들(1100, 1200)을 포함할 수 있다.
전자 장치들(1100, 1200)은 다양한 종류의 전자 장치들일 수 있다. 예를 들어, 전자 장치들(1100, 1200) 각각은 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 웨어러블(wearable) 장치, 전기 자동차, 워크스테이션, 서버 시스템 중 하나일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 전자 장치들(1100, 1200)은 서로 통신할 수 있는 어떠한 종류의 장치들로 구현될 수 있다.
전자 장치(1100)는 통신 채널들(1001, 1002)을 통해 전자 장치(1200)와 통신할 수 있다. 전자 장치(1100)는 전자 장치(1200)와 통신하기 위한 송신기(1101) 및 수신기(1102)를 포함할 수 있다. 전자 장치(1200)는 전자 장치(1100)와 통신하기 위한 수신기(1201) 및 송신기(1202)를 포함할 수 있다. 통신 채널들(1001, 1002) 각각은 전자 장치들(1100, 1200) 사이의 유선 통신을 위한 유선 채널(예를 들어, 도선, 케이블, 금속 패턴 등) 및/또는 전자 장치들(1100, 1200) 사이의 무선 통신을 위한 무선 채널(예를 들어, 공기, 물 등)을 포함할 수 있다.
이하에서는, 설명의 편의를 위해, 송신기(1202) 및 수신기(1102)와 관련되는 설명들을 생략할 것이다. 송신기(1202) 및 수신기(1102)의 동작은 아래에서 설명될 송신기(1101) 및 수신기(1201)의 동작과 실질적으로 동일하거나 유사할 수 있다.
송신기(1101)는 송신 데이터(tDAT)에 대응하는 신호를 출력할 수 있다. 송신 데이터(tDAT)는 전자 장치(1100) 내부에서 생성되어 전자 장치(1200)로 송신될 정보를 포함할 수 있다. 송신기(1101)로부터 출력되는 신호는 통신 채널(1001)을 통해 수신기(1201)로 제공될 수 있다. 송신기(1101)는 송신 데이터(tDAT)에 대응하는 신호를 적절하게 출력하기 위해 다양한 하드웨어 회로(예를 들어, 증폭 회로, 변조 회로, 인코더 회로 등)를 포함할 수 있다.
수신기(1201)는 통신 채널(1001)을 통해 제공되는 신호에 기초하여 수신 데이터(rDAT)를 출력할 수 있다. 수신 데이터(rDAT)는 송신 데이터(tDAT)에 포함되는 정보에 대응하는 정보를 포함할 수 있다. 수신기(1201)는 수신되는 신호로부터 수신 데이터(rDAT)를 적절하게 출력하기 위해 다양한 하드웨어 회로(예를 들어, 증폭 회로, 복조 회로, 디코더 회로 등)를 포함할 수 있다.
송신기(1101) 및 수신기(1201)는 통신 채널(1001)의 유형에 의존하여 다양한 인터페이스 규약(즉, 프로토콜(protocol)) 중 하나 이상에 따라 동작하고 구성될 수 있다. 예를 들어, 송신기(1101) 및 수신기(1201)는 TCP/IP(Transfer Control Protocol/Internet Protocol), USB(Universal Serial Bus), Firewire 등과 같은 다양한 유선 통신 규약 중 적어도 하나, 및/또는 LTE(Long Term Evolution), WIMAX(Worldwide Interoperability for Microwave Access), GSM(Global System for Mobile communications), CDMA(Code Division Multiple Access), Bluetooth, Wi-Fi(Wireless Fidelity), RFID(Radio Frequency Identification) 등과 같은 다양한 무선 통신 규약 중 적어도 하나를 지원할 수 있다.
전자 장치(1200)는 클록 복원 회로(100) 및 데이터 복원 회로(200)를 포함할 수 있다. 클록 복원 회로(100) 및 데이터 복원 회로(200)는 아래에서 설명될 동작들을 수행하기 위한 다양한 아날로그 및/또는 디지털 회로를 포함하는 전자 회로로 구현될 수 있다. 클록 복원 회로(100) 및 데이터 복원 회로(200)는 하나의 CDR(Clock and Data Recovery) 회로로 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 클록 복원 회로(100) 및 데이터 복원 회로(200)는 각각 별개의 회로로 구현될 수 있다.
클록 복원 회로(100)는 수신 데이터(rDAT)에 기초하여 참조 클록(RCLK)을 생성할 수 있다. 구체적으로, 클록 복원 회로(100)는 수신 데이터(rDAT)의 데이터 값의 천이(transition)에 기초하여 참조 클록(RCLK)을 생성할 수 있다. 예를 들어, 클록 복원 회로(100)는 수신 데이터(rDAT)의 데이터 값의 천이 타이밍을 감지하고, 천이 타이밍에 상승 에지(rising edge) 또는 하강 에지(falling edge)를 갖는 참조 클록(RCLK)을 생성할 수 있다. 클록 복원 회로(100)의 동작은 통상의 기술자들에 의해 잘 이해될 수 있으므로, 자세한 설명은 이하 생략될 것이다.
예시적으로, 수신 데이터(rDAT)는 복수의 패킷(packet)들을 포함할 수 있다. 수신 데이터(rDAT)에 포함된 패킷들 각각의 길이는 송신기(1101) 및 수신기(1201) 사이의 인터페이스 규약에 따라 정해질 수 있다. 클록 복원 회로(100)는 패킷 단위로 참조 클록(RCLK)을 생성할 수 있다. 예를 들어, 클록 복원 회로(100)는 제1 패킷의 시작 지점에서 데이터 값의 천이에 기초하여 제1 참조 클록(RCLK)을 생성하고, 제2 패킷의 시작 지점에서 데이터 값의 천이에 기초하여 제2 참조 클록(RCLK)을 생성할 수 있다. 즉, 참조 클록(RCLK)의 생성 시점은 수신 데이터(rDAT)의 패킷 길이에 따라 달라질 수 있다.
데이터 복원 회로(200)는 클록 복원 회로(100)로부터 참조 클록(RCLK)을 수신하고, 수신기(1201)로부터 수신 데이터(rDAT)를 수신할 수 있다. 데이터 복원 회로(200)는 참조 클록(RCLK)에 기초하여 수신 데이터(rDAT)를 복원할 수 있다. 이에 따라, 데이터 복원 회로(200)는 복원 데이터(sDAT)를 생성할 수 있다. 복원 데이터(sDAT)는 전자 장치(1100)가 전자 장치(1200)로 송신하고자 한 송신 데이터(tDAT)에 대응할 수 있다. 전자 장치(1200)는 복원 데이터(sDAT)에 기초하여 고유의 기능들을 제공할 수 있다.
데이터 복원 회로(200)는 샘플링 클록 생성기(210)를 포함할 수 있다. 샘플링 클록 생성기(210)는 샘플링 클록(SCLK)을 생성할 수 있다. 샘플링 클록(SCLK)은 참조 클록(RCLK)에 기초하여 생성될 수 있다. 예를 들어, 샘플링 클록(SCLK)은 참조 클록(RCLK)의 위상을 기준으로 일정한 위상 차이를 가지도록 생성될 수 있다. 데이터 복원 회로(200)는 샘플링 클록(SCLK)에 기초하여 수신 데이터(rDAT)를 샘플링할 수 있다. 즉, 데이터 복원 회로(200)는 수신 데이터(rDAT)를 샘플링하여 수신 데이터(rDAT)를 복원할 수 있다.
예시적으로, 샘플링 클록 생성기(210)는 수신 데이터(rDAT)의 지터(jitter) 값을 판별할 수 있다. 지터는 이상적인 수신 데이터(irDAT)의 데이터 값의 천이 지점과 실제 수신 데이터(rDAT)의 데이터 값의 천이 지점 사이의 위상 차이를 나타낸다. 예를 들어, 수신 데이터(rDAT)의 지터 값은 통신 채널(1001)의 영향 등 다양한 원인으로 인해 시간에 따라 달라질 수 있다.
샘플링 클록 생성기(210)는 참조 클록(RCLK)의 복원 시점에서 수신 데이터(rDAT)의 지터 값을 판별하고, 판별된 지터 값에 따라 샘플링 클록(SLCK)의 위상을 선택할 수 있다. 예를 들어, 지터 값이 기준 범위 이내인 경우, 샘플링 클록 생성기(210)는 미리 정해진 위상을 갖는 샘플링 클록(SCLK)에 기초하여 수신 데이터(rDAT)를 복원할 수 있다. 지터 값이 기준 범위를 초과하는 경우, 샘플링 클록 생성기(210)는 지터 값에 따라 위상이 보정된 샘플링 클록(SCLK)에 기초하여 수신 데이터(rDAT)를 복원할 수 있다. 여기서, 미리 정해진 위상은 지터 값과 관계없이 참조 클록(RCLK)의 위상으로부터 정해지는 위상일 수 있다. 즉, 미리 정해진 위상을 갖는 샘플링 클록(SCLK)과 참조 클록(RCLK) 사이의 위상 차이는 미리 설정되는 특정 값일 수 있다.
상술한 바와 같이, 샘플링 클록 생성기(210)는 참조 클록(RCLK)의 복원 시점에서 수신 데이터(rDAT)의 지터 값에 따라 샘플링 클록(SCLK)의 위상을 동적으로 조절할 수 있다. 이에 따라, 수신 데이터(rDAT)의 지터 값에 따라 수신 데이터(rDAT)에 대한 샘플링 타이밍이 조절될 수 있다. 이 경우, 샘플링 마진(margin)이 조절될 수 있고, 지터 허용도(jitter tolerance)가 향상될 수 있다.
도 2a는 도 1의 수신 데이터(rDAT)의 지터 값의 예시를 보여주는 타이밍도이고, 도 2b는 도 1의 수신 데이터(rDAT)의 지터 값의 예시를 보여주는 그래프이다. 도 2를 참조하면, 시간에 따른 이상적인 수신 데이터(irDAT) 및 실제 수신 데이터(rDAT)의 아이 다이어그램(eye diagram)이 도시된다. 도 2a에서 가로축은 시간을 나타낸다. 수신 데이터(irDAT)는 제1 내지 제8 데이터 심볼들(D1-D8)을 포함할 수 있다. 수신 데이터(irDAT)의 데이터 심볼들(D1-D8) 각각은 동일한 시간 간격 동안 데이터 값을 유지할 수 있다. 즉, 수신 데이터(irDAT)의 데이터 값은 일정한 주기에 따라 천이될 수 있다. 예를 들어, 수신 데이터(irDAT)의 데이터 값은 1 UI(Unit Interval) 간격에 따라 천이될 수 있다. 여기서, 1 UI 는 이상적인 수신 데이터(irDAT)에 포함된 하나의 데이터 심볼의 시간 간격을 의미할 수 있다.
수신 데이터(rDAT)는 제1 내지 제8 데이터 심볼들(D1-D8)을 포함할 수 있다. 수신 데이터(rDAT)의 데이터 심볼들(D1-D8) 각각의 시간 간격은 동일하지 않을 수 있다. 예를 들어, 수신 데이터(rDAT)의 수신 과정에서 다양한 원인으로 인해 데이터 심볼들(D1-D8) 각각의 시간 간격이 달라질 수 있다. 이에 따라, 수신 데이터(rDAT)에서 지터가 발생될 수 있고, 수신 데이터(rDAT)의 지터 값이 달라질 수 있다. 여기서, 수신 데이터(rDAT)의 지터 값은 수신 데이터(rDAT)의 데이터 심볼의 에지 지점과 수신 데이터(irDAT)의 대응하는 데이터 심볼의 에지 지점의 위상 차이로 결정될 수 있다.
도 2a에 도시된 바와 같이, 제1 내지 제9 시간(t1-t9)은 수신 데이터(rDAT)의 데이터 심볼들의 에지 지점을 나타낸다. 제1 내지 제9 시간(t1-t9)에서 수신 데이터(rDAT)의 위상과 수신 데이터(irDAT)의 위상을 비교하여 수신 데이터(rDAT)의 지터 값이 판별될 수 있다.
제1 시간(t1), 제5 시간(t5) 및 제9 시간(t9)에서 수신 데이터(irDAT)의 위상과 수신 데이터(rDAT)의 위상은 동일할 수 있다. 이에 따라, 제1 시간(t1), 제5 시간(t5) 및 제9 시간(t9)에서 수신 데이터(rDAT)의 지터 값은 0 UI 일 수 있다. 제2 시간(t2)에서 수신 데이터(rDAT)의 위상은 수신 데이터(irDAT)의 위상보다 a UI 만큼 느릴 수 있다. 이에 따라, 제2 시간(t2)에서 수신 데이터(rDAT)의 지터 값은 a UI 일 수 있다. 마찬가지로, 제3 시간(t3) 및 제4 시간(t4)에서 수신 데이터(rDAT)의 지터 값은 각각 b UI 및 c UI 일 수 있다. 제2 내지 제4 시간(t2-t4)에서 수신 데이터(rDAT)의 위상이 수신 데이터(irDAT)의 위상보다 느리므로, 판별되는 지터 값은 양의 값일 수 있다. 예를 들어, 지터 값은 0 UI 내지 1 UI 사이의 값일 수 있으나, 본 발명은 이에 한정되지 않는다.
제6 시간(t6)에서 수신 데이터(rDAT)의 위상은 수신 데이터(irDAT)의 위상보다 d UI 만큼 빠를 수 있다. 이에 따라, 제6 시간(t6)에서 수신 데이터(rDAT)의 지터 값은 d UI 일 수 있다. 마찬가지로, 제7 시간(t7) 및 제8 시간(t8)에서 수신 데이터(rDAT)의 지터 값은 각각 e UI 및 f UI 일 수 있다. 제6 내지 제8 시간(t6-t8)에서 수신 데이터(rDAT)의 위상이 수신 데이터(irDAT)의 위상보다 빠르므로, 판별되는 지터 값은 음의 값일 수 있다. 예를 들어, 지터 값은 -1 UI 내지 0 UI 사이의 값일 수 있으나, 본 발명은 이에 한정되지 않는다.
도 2b를 참조하면, 시간에 따른 수신 데이터(rDAT)의 지터 값의 변화가 도시된다. 도 2b에서 가로축은 시간을 나타내고, 세로축은 지터 값을 나타낸다. 지터 값의 단위는 UI 일 수 있다. 2b에 도시된 바와 같이, 수신 데이터(rDAT)의 지터 값의 변화는 정현파(sine wave) 형태일 수 있다. 도 2b의 수신 데이터(rDAT)의 지터 값들은 도 2a의 제1 내지 제9 시간(t1-t9)에서 판별되는 지터 값들을 포함할 수 있다. 2b에 도시된 바와 같이, 제1 시간(t1), 제5 시간(t5) 및 제9 시간(t9)에서 지터의 크기는 최소가 되고, 제3 시간(t3) 및 제7 시간(t7)에서 지터의 크기는 최대가 될 수 있다. 즉, 수신 데이터(rDAT)의 지터 값은 시간에 따라 달라질 수 있다.
도 2a 및 도 2b에서는 수신 데이터(rDAT)의 지터 값이 정현파 형태로 주기에 따라 반복되는 것으로 도시되었지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 수신 데이터(rDAT)의 지터 값은 주기와 관계없이 다양한 값들로 변화될 수 있다. 이하에서는, 설명의 편의를 위해, 수신 데이터(rDAT)의 지터 값이 도 2b의 정현파 형태로 변하는 것으로 가정한다.
도 1 내지 도 2b를 참조하면, 클록 복원 회로(100)는 제1 내지 제9 시간(t1-t9) 중 한 시점에서 참조 클록(RCLK)을 복원할 수 있다. 수신 데이터(irDAT)를 기반으로 복원된 참조 클록(RCLK)의 위상을 기준으로 하는 경우, 참조 클록(RCLK)의 위상은 수신 데이터(rDAT)의 지터 값에 따라 달라질 수 있다. 즉, 참조 클록(RCLK)의 복원 시점에 따라 참조 클록(RCLK)의 위상이 달라질 수 있다. 예를 들어, 제1 시간(t1)에서 참조 클록(RCLK)이 복원되는 경우, 참조 클록(RCLK)의 위상은 0 UI 일 수 있다. 제3 시간(t3)에서 참조 클록(RCLK)이 복원되는 경우, 참조 클록(RCLK)의 위상은 b UI 일 수 있다.
데이터 복원 회로(200)는 참조 클록(RCLK)의 복원 시점에서 수신 데이터(rDAT)의 지터 값에 따라 샘플링 클록(SCLK)의 위상을 선택할 수 있다. 예를 들어, 제1 시간(t1)에서 참조 클록(RCLK)이 복원된 경우의 선택되는 샘플링 클록(SCLK)의 위상은 제3 시간(t3)에서 참조 클록(RCLK)이 복원된 경우의 선택되는 샘플링 클록(SCLK)의 위상과 다를 수 있다. 이하에서는, 도 3a 내지 도 4b를 참조로 하여 참조 클록(RCLK)의 복원 시점에 따른 데이터 복원 회로(200)의 동작을 상세하게 설명한다.
도 3a는 본 발명의 하나의 실시 예에 따른 수신 데이터(rDAT)의 지터 값이 기준 범위 이내인 경우, 생성되는 샘플링 클록(SCLK)의 예시를 설명하기 위한 그래프이다. 도 3b는 본 발명의 하나의 실시 예에 따른 수신 데이터(rDAT)의 지터 값이 기준 범위 이내인 경우, 생성되는 샘플링 클록(SCLK)의 예시를 보여주는 타이밍도이다.
도 3a를 참조하면, 시간에 따른 수신 데이터(rDAT)의 지터 값의 변화가 정현파 형태로 도시된다. 도 3a에서 가로축은 시간을 나타내고, 세로축은 지터 및 클록 위상을 나타낸다. 시간(ta)에서 참조 클록(RCLK)이 복원 되는 경우, 참조 클록(RCLK)의 복원 시점(ta)에서 수신 데이터(rDAT)의 지터 값은 0 UI 일 수 있다. 이 경우, 수신 데이터(rDAT)의 지터 값은 기준 범위 이내의 값일 수 있다. 기준 범위는 미리 정해진 위상을 갖는 샘플링 클록(SCLK)(즉, 위상이 보정되지 않은 샘플링 클록(SCLK))에 기초하여 수신 데이터(rDAT)가 복원되더라도 비트 오류가 발생되지 않을 수 있는 지터 값의 범위일 수 있다. 기준 범위는 수신 데이터(rDAT)의 지터 값의 변화 정도에 기초하여 미리 설정될 수 있다. 예를 들어, 도 3a에 도시된 바와 같이, 기준 범위는 -r UI 이상 r UI 이하의 지터 값의 범위일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
지터 값이 기준 범위 이내인 경우, 미리 정해진 위상을 갖는 샘플링 클록(SCLK)이 생성될 수 있다. 이 경우, 샘플링 클록(SCLK)의 위상은 참조 클록(RCLK)의 위상보다 0.5 UI 또는 -0.5 UI 만큼 빠르거나 느릴 수 있다. 즉, 미리 정해진 위상은 참조 클록(RCLK)의 위상과 0.5 UI 의 위상 차이가 있는 위상일 수 있다. 도 3a에 도시된 바와 같이, 수신 데이터(rDAT)의 지터 값이 0 UI 인 시점(ta)에서 복원된 참조 클록(RCLK)의 위상을 0 UI라 가정하면, 샘플링 클록(SCLK)의 위상은 0.5 UI 또는 -0.5 UI 일 수 있다. 예를 들어, 샘플링 클록(SCLK[n])의 위상이 -0.5 UI 인 경우, 샘플링 클록(SCLK[n+1])의 위상은 0.5 UI 일 수 있다. 즉, 생성되는 샘플링 클록들(SCLK[n], SCLK[n+1])의 위상은 미리 정해진 위상으로 동일할 수 있다.
도 1 및 도 3b를 참조하면, 클록 복원 회로(100)는 제1 내지 제3 데이터 심볼들(D1-D3)을 포함하는 수신 데이터(rDAT)에 기초하여 참조 클록(RCLK)을 복원할 수 있다. 클록 복원 회로(100)는 지터 값이 0 UI 인 시점(ta)에서 참조 클록(RCLK)을 복원할 수 있다. 데이터 복원 회로(200)는 참조 클록(RCLK)의 복원 시점(ta)에서 수신 데이터(rDAT)의 지터 값이 기준 범위 이내인 것을 판별할 수 있다. 이에 따라, 데이터 복원 회로(200)는 미리 정해진 위상을 갖는 샘플링 클록(SCLK)에 기초하여 수신 데이터(rDAT)를 복원할 수 있다.
데이터 복원 회로(200)는 참조 클록(RCLK)으로부터 0.5 UI 만큼 지연된 샘플링 클록(SCLK[1]), 샘플링 클록(SCLK[1])으로부터 1 UI 만큼 지연된 샘플링 클록(SCLK[2]) 및 샘플링 클록(SCLK[2])으로부터 1 UI 만큼 지연된 샘플링 클록(SCLK[3])에 기초하여 수신 데이터(rDAT)를 샘플링할 수 있다. 즉, 제1 시간(t1), 제2 시간(t2) 및 제3 시간(t3)에서 수신 데이터(rDAT)가 샘플링될 수 있다. 이 경우, 수신 데이터(rDAT)의 지터 값이 변하더라도, 비트 오류 없이 수신 데이터(rDAT)가 복원될 수 있다.
도 4a는 본 발명의 하나의 실시 예에 따른 수신 데이터(rDAT)의 지터 값이 기준 범위를 초과하는 경우, 생성되는 샘플링 클록(SCLK)의 예시를 설명하기 위한 그래프이다. 도 4b는 본 발명의 하나의 실시 예에 따른 수신 데이터(rDAT)의 지터 값이 기준 범위를 초과하는 경우, 생성되는 샘플링 클록(SCLK)의 예시를 보여주는 타이밍도이다.
도 4a를 참조하면, 시간에 따른 수신 데이터(rDAT)의 지터 값의 변화가 정현파 형태로 도시된다. 도 4a에서 가로축은 시간을 나타내고, 세로축은 지터 및 클록 위상을 나타낸다. 시간(tb)에서 참조 클록(RCLK)이 복원 되는 경우, 참조 클록(RCLK)의 복원 시점(tb)에서 수신 데이터(rDAT)의 지터 값은 c UI 일 수 있다. 이 경우, 수신 데이터(rDAT)의 지터 값은 기준 범위를 초과하는 값일 수 있다.
지터 값이 기준 범위를 초과하는 경우, 미리 정해진 위상과 비교하여 보정된 위상(이하, 보정된 위상으로 지칭함)을 갖는 샘플링 클록(SCLK)이 생성될 수 있다. 도 4a에 도시된 바와 같이, 수신 데이터(rDAT)의 지터 값이 c UI 인 시점(tb)에서 복원된 참조 클록(RCLK)의 위상을 c UI 라 가정하면, 미리 정해진 위상은 c+0.5 UI 또는 c-0.5 UI 일 수 있다. 미리 정해진 위상의 보정에 따른 보정된 위상은 cp1 UI 또는 cp2 UI 일 수 있다. 예를 들어, 샘플링 클록(SCLK[n])의 위상이 cp2 UI 인 경우, 샘플링 클록(SCLK[n+1])의 위상은 cp1 UI 일 수 있다. 샘플링 클록들(SCLK[n], SCLK[n+1])의 위상은 동일한 위상 보정 값에 기초하여 보정되므로, 생성되는 샘플링 클록들(SCLK[n], SCLK[n+1])의 위상은 보정된 위상으로 동일할 수 있다.
보정된 위상 값 cp1 UI 및 cp2 UI 은 참조 클록(RCLK)의 복원 시점(tb)에서 수신 데이터(rDAT)의 지터 값에 따라 결정될 수 있다. 예를 들어, 보정된 위상은 미리 정해진 위상보다 수신 데이터(rDAT)의 지터 값인 c UI 만큼 빠를 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 보정된 위상은 미리 정해진 위상보다 수신 데이터(rDAT)의 지터 값에 비례하는 위상만큼 빠를 수 있다.
지터 값이 기준 범위를 초과함에도 불구하고 샘플링 클록(SCLK)의 위상이 보정되지 않으면(즉, 샘플링 클록(SCLK)의 위상이 미리 정해진 위상인 경우), 복원된 수신 데이터(rDAT)(즉, 복원 데이터(sDAT))에 비트 오류가 발생될 수 있다. 도 4a에 도시된 바와 같이, 수신 데이터(rDAT)의 지터 값이 c-0.5 UI 보다 작아지는 구간(A)에서 비트 오류가 발생될 수 있다. 반면에, 샘플링 클록(SLCK)의 위상이 보정되는 경우, 수신 데이터(rDAT)의 지터 값이 c-0.5 UI 보다 작아지는 구간(A)에서 비트 오류가 발생되지 않을 수 있다.
도 4b를 참조하면, 클록 복원 회로(100)는 제1 내지 제3 데이터 심볼들(D1-D3)을 포함하는 수신 데이터(rDAT)에 기초하여 참조 클록(RCLK)을 복원할 수 있다. 클록 복원 회로(100)는 지터 값이 c UI 인 시점(tb)에서 참조 클록(RCLK)을 복원할 수 있다. 데이터 복원 회로(200)는 참조 클록(RCLK)의 복원 시점(tb)에서 수신 데이터(rDAT)의 지터 값이 기준 범위를 초과하는 것을 판별할 수 있다. 이에 따라, 데이터 복원 회로(200)는 보정된 위상을 갖는 샘플링 클록(SCLK)에 기초하여 수신 데이터(rDAT)를 복원할 수 있다.
데이터 복원 회로(200)는 참조 클록(RCLK)으로부터 0.125 UI 만큼 지연된 샘플링 클록(SCLK[1]), 샘플링 클록(SCLK[1])으로부터 1 UI 만큼 지연된 샘플링 클록(SCLK[2]) 및 샘플링 클록(SCLK[2])으로부터 1 UI 만큼 지연된 샘플링 클록(SCLK[3])에 기초하여 수신 데이터(rDAT)를 샘플링할 수 있다. 즉, 제1 시간(t1'), 제2 시간(t2') 및 제3 시간(t3')에서 수신 데이터(rDAT)가 샘플링될 수 있다. 이 경우, 수신 데이터(rDAT)의 지터 값이 변하더라도, 비트 오류 없이 수신 데이터(rDAT)가 복원될 수 있다.
이와 같이, 보정된 위상을 갖는 샘플링 클록(SCLK)은 제1 시간(t1'), 제2 시간(t2') 및 제3 시간(t3')에서 상승 에지를 가질 수 있다. 반면에, 샘플링 클록(SCLK)의 위상이 보정되지 않으면(즉, 샘플링 클록(SCLK)의 위상이 미리 정해진 위상이면), 샘플링 클록(SCLK)은 제1 시간(t1), 제2 시간(t2) 및 제3 시간(t3)에서 상승 에지를 가질 수 있다. 이 경우, 도 4b에 도시된 바와 같이, 수신 데이터(rDAT)에 대하여 샘플링 타이밍 오류가 발생될 수 있다. 예를 들어, 제3 데이터 심볼(D3) 값과 연관된 비트 오류가 발생될 수 있다.
도 5는 도 1의 클록 복원 회로(100) 및 데이터 복원 회로(200)의 예시적인 동작을 보여주는 순서도이다. 도 1 및 도 5를 참조하면, S101 단계에서, 클록 복원 회로(100)는 제1 수신 데이터(rDAT1)를 기반으로 제1 참조 클록(RCLK1)을 생성할 수 있다. S102 단계에서, 클록 복원 회로(100)는 제2 수신 데이터(rDAT2)를 기반으로 제2 참조 클록(RCLK2)을 생성할 수 있다. 제1 수신 데이터(rDAT1)는 제1 패킷에 대응하고, 제2 수신 데이터(rDAT2)는 제1 패킷 이후에 수신되는 제2 패킷에 대응할 수 있다. 제1 수신 데이터(rDAT1)가 제2 수신 데이터(rDAT2)보다 먼저 클록 복원 회로(100)로 제공되므로, 클록 복원 회로(100)는 제1 참조 클록(RCLK1)을 생성한 후 제2 참조 클록(RCLK2)을 생성할 수 있다.
이와 같이, 클록 복원 회로(100)는 하나의 패킷에 대응하는 수신 데이터(rDAT)가 제공될 때마다(즉, 주기적으로) 순차적으로 참조 클록(RCLK)을 생성할 수 있다.
S103 단계에서, 데이터 복원 회로(200)는 제1 참조 클록(RCLK1)과 제2 참조 클록(RCLK2) 사이의 위상 차이에 기초하여 제2 수신 데이터(rDAT2)의 지터 값을 판별할 수 있다. 예시적으로, 데이터 복원 회로(200)는 제1 참조 클록(RCLK1)과 제2 참조 클록(RCLK2) 사이의 위상 차이를 누적하여 누적된 위상 차이를 산출할 수 있다. 누적된 위상 차이는 순차적으로 생성되는 두 개의 참조 클록들(RCLKs) 사이의 위상 차이를 누적한 값일 수 있다. 예를 들어, 데이터 복원 회로(200)는 제1 참조 클록(RCLK1) 이전의 참조 클록(RCLK)과 제1 참조 클록(RCLK1) 사이의 위상 차이 및 제1 참조 클록(RCLK1)과 제2 참조 클록(RCLK2)의 위상 차이를 누적하여 누적된 위상 차이를 산출할 수 있다. 데이터 복원 회로(200)는 누적된 위상 차이에 기초하여 제2 수신 데이터(rDAT2)의 지터 값을 판별할 수 있다. 두 개의 참조 클록들(RCLKs) 사이의 위상 차이에 기초하여 수신 데이터(rDAT)의 지터 값을 판별하는 상세한 설명은 후술될 것이다.
S104 단계에서, 데이터 복원 회로(200)는 판별된 지터 값에 따라 선택된 위상을 갖는 샘플링 클록(SCLK)에 기초하여 제2 수신 데이터(rDAT2)를 복원할 수 있다. 예를 들어, 판별된 지터 값이 기준 범위 이내인 경우, 데이터 복원 회로(200)는 미리 정해진 위상을 샘플링 클록(SCLK)의 위상으로 선택하고, 미리 정해진 위상을 갖는 샘플링 클록(SCLK)에 기초하여 제2 수신 데이터(rDAT2)를 복원할 수 있다. 판별된 지터 값이 기준 범위를 초과하는 경우, 데이터 복원 회로(200)는 보정된 위상을 샘플링 클록(SCLK)의 위상으로 선택하고, 보정된 위상을 갖는 샘플링 클록(SCLK)에 기초하여 제2 수신 데이터(rDAT2)를 복원할 수 있다.
도 6은 도 5의 동작에 따라 생성되는 샘플링 클록(SCLK)의 예시를 보여주는 타이밍도이다. 도 1 및 도 6을 참조하면, 제1 내지 제3 수신 데이터(rDAT1-rDAT3)가 순차적으로 제공될 수 있다. 제1 수신 데이터(rDAT1)는 제1 및 제2 데이터 심볼들(D1, D2)을 포함하고, 제2 수신 데이터(rDAT2)는 제3 및 제4 데이터 심볼들(D3, D4)을 포함하고, 제3 수신 데이터(rDAT3)는 제5 및 제6 데이터 심볼들(D5, D6)을 포함할 수 있다.
클록 복원 회로(100)는 제1 수신 데이터(rDAT1)를 기반으로 제1 참조 클록(RCLK1)을 생성할 수 있다. 제1 참조 클록(RCLK1)의 복원 시점(t1)에서 제1 수신 데이터(rDAT1)의 지터 값은 0 UI 일 수 있다. 즉, 제1 참조 클록(RCLK1)의 위상은 이상적인 수신 데이터(irDAT)의 위상과 동일할 수 있다. 예시적으로, 제1 참조 클록(RCLK1)은 트레이닝(training) 과정을 통해 수신 데이터(irDAT)의 위상과 동일한 위상을 가지도록 생성될 수 있다.
제1 참조 클록(RCLK1)이 생성되기 이전에 수신 데이터(rDAT)가 제공되지 않은 경우(즉, 이전 참조 클록(RCLK)이 생성되지 않은 경우), 데이터 복원 회로(200)는 제1 참조 클록(RCLK1)의 복원 시점(t1)에서 지터 값이 0 UI 인 것을 전제로 샘플링 클록들(SCLK[1], SCLK[2])을 생성할 수 있다. 이에 따라, 샘플링 클록들(SCLK[1], SCLK[2])의 위상은 미리 정해진 위상으로 선택될 수 있다. 즉, 샘플링 클록들(SCLK[1], SCLK[2])과 제1 참조 클록(RCLK1) 사이의 위상 차이는 0.5 UI 일 수 있다. 데이터 복원 회로(200)는 샘플링 클록들(SCLK[1], SCLK[2])을 기반으로 제2 시간(t2) 및 제3 시간(t3)에서 제1 수신 데이터(rDAT1)를 샘플링할 수 있다. 이에 따라, 제1 수신 데이터(rDAT1)가 복원될 수 있다.
제1 참조 클록(RCLK1)이 생성된 이후, 클록 복원 회로(100)는 제2 수신 데이터(rDAT2)를 기반으로 제2 참조 클록(RCLK2)을 생성할 수 있다. 제2 참조 클록(RCLK2)의 복원 시점(t4)에서 제2 수신 데이터(rDAT2)의 지터 값은 0.25 UI 일 수 있다. 제2 참조 클록(RLCK2)의 위상은 제2 수신 데이터(rDAT2)의 위상과 동일하므로, 제1 참조 클록(RCLK1)과 제2 참조 클록(RCLK2) 사이의 위상 차이는 0.25 UI 일 수 있다. 데이터 복원 회로(200)는 위상 차이에 기초하여 제2 수신 데이터(rDAT2)의 지터 값이 0.25 UI 인 것으로 판별할 수 있다.
데이터 복원 회로(200)는 판별된 지터 값에 따라 샘플링 클록들(SCLK[3], SCLK[4])을 생성할 수 있다. 데이터 복원 회로(200)는 샘플링 클록들(SCLK[3], SCLK[4])의 위상을 미리 정해진 위상보다 0.25 UI 만큼 느린 위상으로 선택할 수 있다. 즉, 샘플링 클록들(SCLK[3], SCLK[4])과 제2 참조 클록(RCLK2) 사이의 위상 차이는 0.25 UI 일 수 있다. 데이터 복원 회로(200)는 샘플링 클록들(SCLK[3], SCLK[4])을 기반으로 제5 시간(t5) 및 제6 시간(t6)에서 제2 수신 데이터(rDAT2)를 샘플링할 수 있다. 이에 따라, 제2 수신 데이터(rDAT2)가 복원될 수 있다.
제2 참조 클록(RCLK2)이 생성된 이후, 클록 복원 회로(100)는 제3 수신 데이터(rDAT3)를 기반으로 제3 참조 클록(RCLK3)을 생성할 수 있다. 제3 참조 클록(RCLK3)의 복원 시점(t7)에서 제3 수신 데이터(rDAT3)의 지터 값은 -0.25 UI 일 수 있다. 이 경우, 제2 참조 클록(RCLK2)과 제3 참조 클록(RCLK3) 사이의 위상 차이는 -0.5 UI 일 수 있다. 데이터 복원 회로(200)는 제1 참조 클록(RCLK1)과 제2 참조 클록(RCLK2)의 위상 차이인 0.25 UI 에 제2 참조 클록(RCLK2)과 제3 참조 클록(RCLK3)의 위상 차이인 -0.5 UI 를 누적할 수 있다. 데이터 복원 회로(200)는 누적된 위상 차이인 -0.25 UI 에 기초하여 제3 수신 데이터(rDAT3)의 지터 값이 -0.25 UI 인 것으로 판별할 수 있다.
데이터 복원 회로(200)는 판별된 지터 값에 따라 샘플링 클록들(SCLK[5], SCLK[6])을 생성할 수 있다. 데이터 복원 회로(200)는 샘플링 클록들(SCLK[5], SCLK[6])의 위상을 미리 정해진 위상보다 0.75 UI 만큼 느린 위상으로 선택할 수 있다. 즉, 샘플링 클록들(SCLK[5], SCLK[6])과 제3 참조 클록(RCLK3) 사이의 위상 차이는 0.75 UI 일 수 있다. 데이터 복원 회로(200)는 샘플링 클록들(SCLK[5], SCLK[6])을 기반으로 제8 시간(t8) 및 제9 시간(t9)에서 제3 수신 데이터(rDAT3)를 샘플링할 수 있다. 이에 따라, 제3 수신 데이터(rDAT3)가 복원될 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 데이터 복원 회로(200)는 연속하여 제공되는 두 개의 참조 클록들(RCLKs) 사이의 위상 차이에 기초하여 수신 데이터(rDAT)의 지터 값을 판별할 수 있다. 이하에서는, 데이터 복원 회로(200)가 참조 클록들(RCLKs) 사이의 위상 차이를 산출하는 동작을 상세하게 설명할 것이다.
도 7은 도 1의 데이터 복원 회로(200)의 예시적인 구성을 보여주는 블록도이다. 도 7을 참조하면, 전자 장치(1200)는 수신기(1201), 클록 복원 회로(100) 및 데이터 복원 회로(200)를 포함할 수 있다. 도 7의 수신기(1201), 클록 복원 회로(100)는 도 1의 수신기(1201) 및 클록 복원 회로(100)와 실질적으로 동일하거나 유사하게 동작하므로 자세한 설명은 생략된다.
도 7에 도시된 바와 같이, 클록 복원 회로(100)는 수신 데이터(rDAT)를 기반으로 복원된 참조 클록(RCLK)을 데이터 복원 회로(200)로 제공할 수 있다. 예를 들어, 클록 복원 회로(100)는 제1 수신 데이터(rDAT1)를 기반으로 복원된 제1 참조 클록(RCLK1)을 데이터 복원 회로(200)로 제공할 수 있다. 이후, 클록 복원 회로(100)는 제2 수신 데이터(rDAT2)를 기반으로 복원된 제2 참조 클록(RCLK2)을 데이터 복원 회로(200)로 제공할 수 있다.
데이터 복원 회로(200)는 샘플링 클록 생성기(210), 지연 고정 루프(DLL; Delay Locked Loop)(220) 및 샘플러(230)를 포함할 수 있다. 지연 고정 루프(220)는 클록 복원 회로(100)로부터 참조 클록(RCLK)을 수신할 수 있다. 지연 고정 루프(220)는 참조 클록(RCLK)을 지연시켜 딜레이 클록(DCLK)을 생성할 수 있다.
지연 고정 루프(220)는 다양한 지연 시간에 따라 참조 클록(RCLK)을 지연시켜 딜레이 클록(DCLK)을 생성할 수 있다. 예를 들어, 딜레이 클록(DCLK)은 참조 클록(RCLK)으로부터 0.5 UI 만큼 지연된 클록 및 0.5 UI 만큼 지연된 클록을 기준으로 1 UI 간격으로 지연된 클록들을 포함할 수 있다. 즉, 딜레이 클록(DCLK)은 지터 값이 기준 범위 이내인 경우 샘플링 클록(SCLK)의 위상으로 선택되는 위상(즉, 미리 정해진 위상)을 갖는 클록들을 포함할 수 있다.
딜레이 클록(DCLK)은 기준 딜레이 클록(rDCLK)을 포함할 수 있다. 기준 딜레이 클록(rDCLK)은 참조 클록(RCLK)으로부터 기준 지연 시간만큼 지연되어 생성될 수 있다. 기준 지연 시간은 수신 데이터(rDAT)의 하나의 패킷의 길이에 대응하는 시간일 수 있다. 예를 들어, 제1 수신 데이터(rDAT1)가 이상적인 수신 데이터(irDAT)의 하나의 패킷에 대응하고, 제1 수신 데이터(rDAT1)의 길이가 14 UI 인 것으로 가정하면, 기준 지연 시간은 14 UI 일 수 있다. 이에 따라, 참조 클록(RCLK)으로부터 기준 지연 시간만큼 지연되어 생성되는 기준 딜레이 클록(rDCLK)의 위상은 참조 클록(RCLK)의 위상과 동일할 수 있다.
샘플링 클록 생성기(210)는 기준 딜레이 클록(rDCLK)을 이용하여 참조 클록(RCLK)의 복원 시점에서 수신 데이터(rDAT)의 지터 값을 판별할 수 있다. 예를 들어, 샘플링 클록 생성기(210)는 제1 참조 클록(RCLK1)으로부터 생성된 기준 딜레이 클록(rDCLK)과 제2 참조 클록(RCLK2) 사이의 위상 차이를 판별할 수 있다. 기준 딜레이 클록(rDCLK)의 위상은 제1 참조 클록(RCLK1)의 위상과 동일하므로, 기준 딜레이 클록(rDCLK)과 제2 참조 클록(RCLK2) 사이의 위상 차이는 제1 참조 클록(RCLK1)과 제2 참조 클록(RCLK2) 사이의 위상 차이와 동일할 수 있다. 샘플링 클록 생성기(210)는 위상 차이로부터 제2 수신 데이터(rDAT2)의 지터 값을 판별할 수 있다.
샘플링 클록 생성기(210)는 판별된 지터 값에 따라 선택된 위상을 갖는 샘플링 클록(SCLK)을 생성할 수 있다. 샘플링 클록 생성기(210)는 딜레이 클록(DCLK)을 이용하여 선택된 위상을 갖는 샘플링 클록(SCLK)을 생성할 수 있다. 예를 들어, 제2 수신 데이터(rDAT2)의 지터 값에 따라 샘플링 클록(SCLK)의 위상이 미리 정해진 위상으로 선택되는 경우, 샘플링 클록 생성기(210)는 제2 참조 클록(RCLK2)으로부터 생성된 딜레이 클록(DCLK)을 이용하여 미리 정해진 위상을 갖는 샘플링 클록(SCLK)을 생성할 수 있다. 딜레이 클록(DCLK)이 미리 정해진 위상을 갖는 클록을 포함하는 경우, 샘플링 클록 생성기(210)는 딜레이 클록(DCLK)을 그대로 이용(예를 들어, 바이패스(bypass))하여 샘플링 클록(SLCK)을 생성할 수 있다.
예를 들어, 제2 수신 데이터(rDAT2)의 지터 값에 따라 샘플링 클록(SCLK)의 위상이 보정된 위상으로 선택되는 경우, 샘플링 클록 생성기(210)는 제2 참조 클록(RCLK2)으로부터 생성된 딜레이 클록(DCLK)을 이용하여 보정된 위상을 갖는 샘플링 클록(SCLK)을 생성할 수 있다. 딜레이 클록(DCLK)이 보정된 위상을 갖는 클록을 포함하지 않는 경우, 샘플링 클록 생성기(210)는 딜레이 클록(DCLK)의 위상을 보정(예를 들어, 위상 보간 또는 위상 이동)하여 보정된 위상을 갖는 샘플링 클록(SLCK)을 생성할 수 있다.
샘플러(230)는 샘플링 클록 생성기(210)로부터 출력된 샘플링 클록(SCLK)에 기초하여 수신 데이터(rDAT)를 복원할 수 있다. 샘플러(230)는 수신 데이터(rDAT)의 복원에 따라 생성된 복원 데이터(sDAT)를 출력할 수 있다.
도 8은 도 7의 데이터 복원 회로(200)의 예시적인 동작을 설명하기 위한 타이밍도이다. 도 7 및 도 8을 참조하면, 클록 복원 회로(100)는 제1 수신 데이터(rDAT1)를 기반으로 제1 시간(t1)에서 제1 참조 클록(RCLK1)을 생성할 수 있다. 지연 고정 루프(220)는 제1 참조 클록(RCLK1)을 기준 지연 시간만큼 지연시켜 기준 딜레이 클록(rDCLK)을 생성할 수 있다. 이 경우, 기준 딜레이 클록(rDCLK)은 제2 시간(t2)에서 상승 에지를 가질 수 있다. 클록 복원 회로(100)는 제2 수신 데이터(rDAT2)를 기반으로 제3 시간(t3)에서 제2 참조 클록(RCLK2)을 생성할 수 있다.
샘플링 클록 생성기(210)는 제2 참조 클록(RCLK2)과 기준 딜레이 클록(rDCLK) 사이의 위상 차이를 0.25 UI 로 판별할 수 있다. 이에 따라, 샘플링 클록 생성기(210)는 제2 수신 데이터(rDAT2)의 지터 값을 0.25 UI 로 판별할 수 있다. 샘플링 클록 생성기(210)는 판별된 지터 값에 따라 샘플링 클록(SCLK)의 위상을 선택할 수 있다. 선택된 샘플링 클록(SCLK)의 위상은 제2 참조 클록(RCLK2)의 위상보다 0.25 UI 느릴 수 있다. 샘플링 클록 생성기(210)는 딜레이 클록들(DCLK[1], DCLK[2])을 이용하여 샘플링 클록들(SCLK[1], SCLK[2])을 생성할 수 있다. 딜레이 클록들(DCLK[1], DCLK[2])은 지연 고정 루프(220)에 의해 제2 참조 클록(RCLK2)으로부터 생성될 수 있다. 딜레이 클록(DCLK[1])은 제2 참조 클록(RCLK2)보다 0.5 UI 지연되고, 딜레이 클록(DCLK[2])은 딜레이 클록(DCLK[1])보다 1 UI 지연될 수 있다. 샘플링 클록 생성기(210)는 딜레이 클록들(DCLK[1], DCLK[2])의 위상을 -0.25 UI 만큼 보정하여 샘플링 클록들(SCLK[1], SCLK[2])을 생성할 수 있다. 샘플러(230)는 샘플링 클록들(SCLK[1], SCLK[2])에 기초하여 제4 시간(t4) 및 제6 시간(t6)에서 제2 수신 데이터(rDAT2)를 샘플링할 수 있다.
도 9는 도 7의 샘플링 클록 생성기(210)의 예시적인 구성을 보여주는 블록도이다. 도 9를 참조하면, 샘플링 클록 생성기(210)는 위상 감지기(211), 누적기(212) 및 위상 선택기(213)를 포함할 수 있다.
위상 감지기(211)는 참조 클록(RCLK)과 기준 딜레이 클록(rDCLK) 사이의 위상 차이(PDI)를 감지할 수 있다. 기준 딜레이 클록(rDCLK)은 지연 고정 루프(220)에 의해 이전 참조 클록(RCLK)으로부터 생성될 수 있다. 위상 감지기(211)는 위상 차이(PDI)를 누적기(212)로 제공할 수 있다.
누적기(212)는 위상 차이(PDI)를 누적하여 누적된 위상 차이(APDI)를 산출할 수 있다. 누적기(212)는 누적된 위상 차이(APDI)를 위상 선택기(213)로 제공할 수 있다.
위상 선택기(213)는 누적된 위상 차이(APDI)에 기초하여 샘플링 클록(SCLK)의 위상을 선택할 수 있다. 위상 선택기(213)는 선택된 위상을 갖는 샘플링 클록(SCLK)을 출력할 수 있다. 출력된 샘플링 클록(SCLK)은 샘플러(230)로 제공될 수 있다. 위상 선택기(213)는 딜레이 클록(DCLK)을 이용하여 샘플링 클록(SCLK)을 생성할 수 있다. 딜레이 클록(DCLK)은 지연 고정 루프(220)에 의해 참조 클록(RCLK)으로부터 생성될 수 있다.
도 10a는 도 9의 샘플링 클록 생성기(210)의 예시적인 확장 구성을 보여주는 블록도이고, 도 10b는 도 10a의 샘플링 클록 생성기(210)의 동작을 설명하기 위한 테이블(MT)의 예시를 보여준다. 구체적으로, 도 10a의 샘플링 클록 생성기(210)는 도 10b의 테이블(MT)에 기초하여 동작할 수 있다.
도 10a 및 도 10b를 참조하면, 샘플링 클록 생성기(210)는 위상 감지기(211), 덧셈기(212a), 코드 선택기(212b), 위상 선택기(213) 및 보간기(214)를 포함할 수 있다. 덧셈기(212a) 및 코드 선택기(212b)는 도 9의 누적기(212)에 포함될 수 있다.
보간기(214)는 지연 고정 루프(220)로부터 확장 딜레이 클록들(eDCLK[1]-eDCLK[4]) 및 기준 딜레이 클록(rDCLK)을 수신할 수 있다. 확장 딜레이 클록들(eDCLK[1]-eDCLK[4]) 및 기준 딜레이 클록(rDCLK)은 지연 고정 루프(220)로부터 생성되는 딜레이 클록(DCLK)에 포함될 수 있다. 확장 딜레이 클록들(eDCLK[1]-eDCLK[4])의 지연 시간은 기준 딜레이 클록(rDCLK)의 지연 시간(즉, 기준 지연 시간)을 기준으로 특정 범위 이내일 수 있다. 예를 들어, 확장 딜레이 클록들(eDCLK[1]-eDCLK[4])의 지연 시간은 기준 지연 시간을 기준으로 -0.5 UI 내지 0.5 UI 이내일 수 있다. 기준 딜레이 클록(rDCLK)의 위상이 0 UI 라고 가정하면, 확장 딜레이 클록들(eDCLK[1]-eDCLK[4])의 위상은 각각 -0.5 UI, -0.25 UI, 0.25 UI 및 0.5 UI 일 수 있으나, 본 발명이 이제 한정되는 것은 아니다.
보간기(214)는 확장 딜레이 클록들(eDCLK[1]-eDCLK[4]) 및 기준 딜레이 클록(rDCLK)에 기초하여 위상 보간을 통해 보간 클록들(ICLK[1]-ICLK[4])을 생성할 수 있다. 예를 들어, 위상 보간을 통해 생성된 보간 클록들(ICLK[1]-ICLK[4])의 위상은 각각 0.375 UI, 0.125 UI, -0.125 UI 및 -0.375 UI 일 수 있다. 보간기(214)는 보간 클록들(ICLK[1]-ICLK[4])을 위상 감지기(211)로 제공할 수 있다.
위상 감지기(211)는 제1 내지 제4 위상 감지 회로들(211a-211d)을 포함할 수 있다. 제1 위상 감지 회로(211a)는 참조 클록(RCLK)의 위상과 보간 클록(ICLK[1])의 위상을 비교하고 비교 결과를 출력할 수 있다. 예를 들어, 제1 위상 감지 회로(211a)는 참조 클록(RCLK)의 위상이 보간 클록(ICLK[1])의 위상보다 빠른 경우 비교 결과로서 '1' 을 출력할 수 있다. 제1 위상 감지 회로(211a)는 참조 클록(RCLK)의 위상이 보간 클록(ICLK[1])의 위상보다 느린 경우 비교 결과로서 '0' 을 출력할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 마찬가지로, 제2 내지 제4 위상 감지 회로들(211b-211d)은 참조 클록(RCLK)의 위상과 보간 클록들(ICLK[2]-ICLK[4])의 위상을 비교하고 비교 결과들을 출력할 수 있다.
즉, 위상 감지기(211)로부터 출력되는 비교 결과들은, 도 10b에 도시된 바와 같이, 이진수 코드(code) 형태일 수 있다. 즉, 위상 감지기(211)로부터 출력되는 위상 차이(PDI)는 코드 형태일 수 있다. 위상 감지기(211)는 위상 차이(PDI)를 덧셈기(212a)로 제공할 수 있다.
덧셈기(212a)는 위상 차이(PDI)를 누적할 수 있다. 덧셈기(212a)는 코드 형태로 표현되는 위상 차이(PDI)가 수신되는 경우, 위상 차이(PDI)를 코드에 대응하는 십진수 값으로 판별할 수 있다. 예를 들어, 도 10b에 도시된 바와 같이, '0000' 코드가 수신되는 경우, 덧셈기(212a)는 위상 차이(PDI)를 '-2' 로 판별할 수 있다. '1100' 코드가 수신되는 경우, 덧셈기(212a)는 위상 차이(PDI)를 '0' 으로 판별할 수 있다.
덧셈기(212a)는 판별된 위상 차이(PDI)에 기초하여 누적 값을 산출할 수 있다. 예를 들어, 덧셈기(212a)로부터 산출되는 누적 값은 '-2', '-1', '0', '1', '2' 일 수 있다. 즉, 덧셈기(212a)는 누적 값이 도 10b의 테이블(MT)의 십진수 값에 대응하도록 누적 값을 산출할 수 있다. 예를 들어, 덧셈기(212a)는 룩 어헤드(look-ahead) 방식으로 누적 값들을 미리 산출하고, 수신되는 위상 차이(PDI)에 기초하여 미리 산출된 누적 값들 중 하나를 선택할 수 있다.
덧셈기(212a)는 누적 값에 따라 대응하는 누적 신호(AS)를 코드 선택기(212b)로 제공할 수 있다. 예를 들어, 누적 값이 '-2' 인 경우, 덧셈기(212a)는 누적 신호(AS[1])를 코드 선택기(212b)로 제공할 수 있다.
코드 선택기(212b)는 덧셈기(212a)로부터 제공되는 누적 신호(AS)에 기초하여 미리 저장된 코드들 중 하나를 출력할 수 있다. 코드 선택기(212b)는 도 10b의 코드들을 미리 저장할 수 있다. 예를 들어, '-2' 에 대응하는 누적 신호(AS[1])가 제공된 경우, 코드 선택기(212b)는 '0000' 코드를 출력할 수 있다. 이에 따라, 코드 선택기(212b)로부터 출력되는 누적된 위상 차이(APDI)는 코드 형태로 표현될 수 있다. 코드 선택기(212b)는 누적된 위상 차이(APDI)를 위상 선택기(213)로 제공할 수 있다.
위상 선택기(213)는 누적된 위상 차이(APDI)에 기초하여 샘플링 클록(SCLK)의 위상을 선택할 수 있다. 위상 선택을 위해, 위상 선택기(213)는 도 10b의 테이블(MT)을 이용할 수 있다. 위상 선택기(213)는 누적된 위상 차이(APDI)에 대응하는 위상 보정 값을 적용할 수 있다. 예를 들어, 누적된 위상 차이(APDI)가 '1100' 인 경우, 위상 선택기(213)는 위상 보정 값으로 0 UI 를 적용할 수 있다. 즉, 위상 선택기(213)는 샘플링 클록(SCLK)의 위상을 미리 정해진 위상으로 선택할 수 있다. 누적된 위상 차이(APDI)가 '1110' 인 경우, 위상 선택기(213)는 위상 보정 값으로 0.25 UI 를 적용할 수 있다. 즉, 위상 선택기(213)는 샘플링 클록(SCLK)의 위상을 미리 정해진 위상보다 0.25 UI 만큼 느린 위상으로 선택할 수 있다. 위상 선택기(213)는 딜레이 클록(DCLK)을 이용해 선택된 위상을 갖는 샘플링 클록(SCLK)을 생성할 수 있다.
도 10a 및 도 10b에서 설명된 예시들은 샘플링 클록 생성기(210)의 구체적인 동작을 설명하기 위한 것이며, 본 발명이 이에 한정되지 않는다. 예를 들어, 보간기(214)에 의해 생성되는 보간 클록(ICLK)의 위상 간격이 작아지는 경우(즉, 보간 클록(ICLK)의 개수가 많아지는 경우), 위상 감지기(211)로부터 출력되는 코드의 개수가 더 많아질 수 있다. 이 경우, 샘플링 클록 생성기(210)는 각각의 코드에 대응하는 위상 보정 값에 따라 더 정밀하게 위상 보정을 수행할 수 있다.
도 10a에 도시된 바와 같이, 본 발명의 하나의 실시 예에 따른 샘플링 클록 생성기(210)는 아날로그 회로를 포함하지 않고, 게이트(gate) 레벨의 디지털 회로로만 구현될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 본 발명의 실시 예에 따른 샘플링 클록 생성기(210)는 아날로그 회로를 포함할 수 있다.
도 11a 내지 도 11c는 도 10a의 샘플링 클록 생성기(210)의 동작의 예시들을 설명하기 위한 타이밍도이다. 샘플링 클록 생성기(210)는 도 11a 내지 도 11c에서 설명되는 동작들을 순차적으로 수행하는 것으로 가정한다.
도 11a를 참조하면, 제1 참조 클록(RCLK1)의 복원 시점에서 수신 데이터(rDAT)의 지터 값이 0 UI 인 경우, 샘플링 클록 생성기(210)에 의해 생성되는 제1 샘플링 클록(SCLK1)이 도시된다. 제1 참조 클록(RCLK1) 이전의 이전 참조 클록(RCLK)의 복원 시점에서 수신 데이터(rDAT)의 지터 값이 0 UI 인 경우, 이전 참조 클록(RCLK)으로부터 생성되는 제1 기준 딜레이 클록(rDCLK1)의 위상과 제1 참조 클록(RCLK1)의 위상은 동일할 수 있다. 이 경우, 제1 내지 제4 위상 감지 회로들(211a-211d)로부터 출력되는 위상 차이(PDI)는 '1100' 일 수 있다. 덧셈기(212a)는 제공되는 위상 차이(PDI)에 기초하여 '0' 에 대응하는 누적 신호(AS[3])를 출력할 수 있다. 코드 선택기(212b)는 누적 신호(AS[3])에 응답하여 '1100' 을 누적된 위상 차이(APDI)로서 출력할 수 있다. 위상 선택기(213)는 위상 보정 값으로 '1100' 에 대응하는 0 UI를 적용할 수 있다. 이에 따라, 위상 선택기(213)는 제1 샘플링 클록(SCLK1)의 위상을 미리 정해진 위상으로 선택할 수 있다. 즉, 제1 샘플링 클록(SLCK1)의 위상은 제1 참조 클록(RCLK1)의 위상보다 0.5 UI 만큼 느릴 수 있다.
도 11b를 참조하면, 제2 참조 클록(RCLK2)의 복원 시점에서 수신 데이터(rDAT)의 지터 값이 0.25 UI 인 경우, 샘플링 클록 생성기(210)에 의해 생성되는 제2 샘플링 클록(SCLK2)이 도시된다. 제1 참조 클록(RCLK1)의 복원 시점에서 수신 데이터(rDAT)의 지터 값이 0 UI 이므로, 제1 참조 클록(RCLK1)으로부터 생성되는 제2 기준 딜레이 클록(rDCLK2)의 위상은 제2 참조 클록(RCLK2)의 위상보다 0.25 UI 빠를 수 있다. 이 경우, 제1 내지 제4 위상 감지 회로들(211a-211d)로부터 출력되는 위상 차이(PDI)는 '1000' 일 수 있다. 덧셈기(212a)는 이전에 저장된 '0' 에 위상 차이(PDI)에 대응하는 '-1' 을 더하여 누적 값을 산출할 수 있다. 이에 따라, 덧셈기(212a)는 '-1' 에 대응하는 누적 신호(AS[2])를 출력할 수 있다. 코드 선택기(212b)는 누적 신호(AS[2])에 응답하여 '1000' 을 누적된 위상 차이(APDI)로서 출력할 수 있다. 위상 선택기(213)는 위상 보정 값으로 '1000' 에 대응하는 -0.25 UI를 적용할 수 있다. 이에 따라, 위상 선택기(213)는 제2 샘플링 클록(SCLK2)의 위상을 미리 정해진 위상보다 0.25 UI 만큼 빠른 위상으로 선택할 수 있다. 즉, 제2 샘플링 클록(SLCK2)의 위상은 제2 참조 클록(RCLK2)의 위상보다 0.25 UI 만큼 느릴 수 있다.
도 11c를 참조하면, 제3 참조 클록(RCLK3)의 복원 시점에서 수신 데이터(rDAT)의 지터 값이 -0.25 UI 인 경우, 샘플링 클록 생성기(210)에 의해 생성되는 제3 샘플링 클록(SCLK3)이 도시된다. 제2 참조 클록(RCLK2)의 복원 시점에서 수신 데이터(rDAT)의 지터 값이 0.25 UI 이므로, 제2 참조 클록(RCLK2)으로부터 생성되는 제3 기준 딜레이 클록(rDCLK3)의 위상은 제3 참조 클록(RCLK3)의 위상보다 0.5 UI 느릴 수 있다. 이 경우, 제1 내지 제4 위상 감지 회로들(211a-211d)로부터 출력되는 위상 차이(PDI)는 '1111' 일 수 있다. 덧셈기(212a)는 이전에 저장된 '-1' 에 위상 차이(PDI)에 대응하는 '2' 를 더하여 누적 값을 산출할 수 있다. 이에 따라, 덧셈기(212a)는 '1' 에 대응하는 누적 신호(AS[4])를 출력할 수 있다. 코드 선택기(212b)는 누적 신호(AS[4])에 응답하여 '1110' 을 누적된 위상 차이(APDI)로서 출력할 수 있다. 위상 선택기(213)는 위상 보정 값으로 '1110' 에 대응하는 0.25 UI 를 적용할 수 있다. 이에 따라, 위상 선택기(213)는 제3 샘플링 클록(SCLK3)의 위상을 미리 정해진 위상보다 0.25 UI 만큼 느린 위상으로 선택할 수 있다. 즉, 제3 샘플링 클록(SLCK3)의 위상은 제3 참조 클록(RCLK3)의 위상보다 0.75 UI 만큼 느릴 수 있다.
상술한 바와 같이, 도 10a에서 설명된 샘플링 클록 생성기(210)에 따르면, 참조 클록(RCLK)의 복원 시점에서 지터 값이 -0.125 UI 내지 0.125 UI 범위 이내이면(또는, 누적된 위상 차이(PDI)가 -0.125 UI 내지 0.125 UI 범위 이내이면), 위상 보정 값이 0 UI 일 수 있다. 즉, 샘플링 클록(SCLK)의 위상이 보정되지 않을 수 있다. 참조 클록(RCLK)의 복원 시점에서 지터 값이 -0.125 UI 내지 0.125 UI 범위를 초과하면(또는, 누적된 위상 차이(PDI)가 -0.125 UI 내지 0.125 UI 범위를 초과하면), 샘플링 클록(SCLK)의 위상이 보정될 수 있다. 이 경우, 기준 범위는 -0.125 UI 내지 0.125 UI 일 수 있다.
상술한 바와 같이, 본 발명의 실시 예들에 따른 데이터 복원 회로(200)는 수신 데이터(rDAT)의 지터 값에 따라 샘플링 타이밍을 조절할 수 있다. 이에 따라, 수신 데이터(rDAT)의 복원에 있어서, 비트 오류가 감소될 수 있다. 또한, 샘플링 타이밍이 조절되는 경우, 샘플링 마진(margin)이 증가될 수 있고, 지터 허용도가 향상될 수 있다.
도 12는 본 발명의 실시 예들에 따른 시뮬레이션 결과를 보여주는 그래프이다. 도 12를 참조하면, 지터 주파수에 따른 지터 허용도의 변화가 도시된다. 도 12에서 가로축은 지터 주파수를 나타내고, 세로축은 지터 허용도를 나타낸다.
지터 주파수가 상대적으로 작은 경우(예를 들어, 지터 주파수가 10 MHz 보다 작은 경우), 종래 기술 및 본 발명의 실시 예들에 따르면 지터 허용도는 1 UI 이상일 수 있다. 그러나, 지터 주파수가 상대적으로 큰 경우(예를 들어, 지터 주파수가 70 MHz 보다 큰 경우), 종래 기술에 따르면 지터 허용도가 약 0.5 UI 일 수 있다. 반면에, 지터 주파수가 상대적으로 큰 경우, 본 발명의 실시 예들에 따르면 지터 허용도가 약 0.7 UI 일 수 있다. 즉, 본 발명의 실시 예들에 따르면 종래 기술보다 지터 허용도의 최소값이 개선될 수 있다. 따라서, 본 발명의 실시 예들에 따르면 비트 오류의 발생이 감소될 수 있다.
본 발명의 실시 예들에 따르면, 수신 데이터(rDAT)의 하나의 패킷 길이(1T)에 따라 지터 허용도가 달라질 수 있다. 하나의 패킷 길이(1T)는 인터페이스 규약(즉, 통신 프로토콜)에 따라 결정될 수 있다. 도 12에 도시된 바와 같이, 지터 주파수가 상대적으로 작은 구간에서, 하나의 패킷 길이(1T)가 14 UI 인 경우의 지터 허용도는 종래 기술에 따른 지터 허용도보다 작을 수 있다. 그러나, 지터 주파수가 상대적으로 작은 구간에서, 하나의 패킷 길이(1T)가 7 UI 인 경우의 지터 허용도는 종래 기술에 따른 지터 허용도와 유사할 수 있다. 즉, 본 발명의 실시 예들에 따르면, 지터 주파수가 상대적으로 작은 구간에서 지터 허용도의 손해 없이, 지터 허용도의 최소값이 개선될 수 있다.
도 13은 본 발명의 실시 예에 따른 전자 시스템(2000)의 예시적인 구성을 보여주는 블록도이다.
전자 시스템(2000)은 메인 프로세서(2100), 워킹 메모리(2200), 스토리지 장치(2300), 통신 블록(2400), 유저 인터페이스(2500), 및 버스(2600)를 포함할 수 있다. 예를 들어, 전자 시스템(2000)은 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 웨어러블 장치, 전기 자동차, 워크스테이션 등과 같은 전자 장치들 중 하나일 수 있다. 전자 시스템(2000)은 최종 사용자(End-user)에 의해 이용되는 전자 장치일 수 있고, 또는 서버 시스템, 데이터 센터 등과 같은 대규모 시스템의 구성 요소일 수 있다.
메인 프로세서(2100)는 전자 시스템(2000)의 전반적인 동작들을 제어할 수 있다. 메인 프로세서(2100)는 다양한 종류의 산술 연산들 및/또는 논리 연산들을 처리할 수 있다. 예를 들어, 메인 프로세서(2100)는 범용 프로세서, 전용 프로세서, 또는 어플리케이션 프로세서(Application Processor)로 구현될 수 있다.
워킹 메모리(2200)는 전자 시스템(2000)의 동작에 이용되는 데이터를 저장할 수 있다. 예시적으로, 워킹 메모리(2200)는 메인 프로세서(2100)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 예를 들어, 워킹 메모리(2200)는 DRAM(Dynamic RAM), SDRAM(Synchronous RAM) 등과 같은 휘발성 메모리, 및/또는 PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지 장치(2300)는 전력 공급에 관계없이 데이터를 저장할 수 있다. 예를 들어, 스토리지 장치(1300)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다. 예를 들어, 스토리지 장치(2300)는 HDD(Hard Disk Drive), SSD(Solid State Drive), 카드 스토리지, 임베디드(Embedded) 스토리지 등과 같은 스토리지 매체를 포함할 수 있다.
통신 블록(2400)은 전자 시스템(2000)의 외부 장치 또는 외부 시스템과 통신할 수 있다. 통신 블록(2400)은 MODEM(Modulator/Demodulator) 칩 또는 장치, 네트워크 카드, 통신 스위치, 허브, 라우터 등과 같이 통신 서비스를 제공할 수 있는 구성 요소일 수 있다. 예를 들어, 통신 블록(2400)은 LTE, WIMAX, GSM, CDMA, Bluetooth, NFC(Near Field Communication), Wi-Fi, RFID 등과 같은 다양한 무선 통신 규약 중 적어도 하나, 및/또는 TCP/IP, USB, Firewire 등과 같은 다양한 유선 통신 규약 중 적어도 하나를 지원할 수 있다.
통신 블록(2400)은 통신 서비스를 제공하기 위해 송신 회로, 수신 회로, CDR 회로(2410) 등과 같은 다양한 전자 회로를 포함할 수 있다. CDR 회로(2410)는 도 1 내지 도 12를 통해 설명된 클록 복원 회로(100) 및 데이터 복원 회로(200)의 기능들을 포함할 수 있다. 즉, CDR 회로(2410)는 수신 데이터의 지터 값에 기초하여 샘플링 타이밍을 조절할 수 있다. 따라서, 샘플링 타이밍 오류가 해소될 수 있고, 지터 허용도가 증가될 수 있다.
유저 인터페이스(2500)는 사용자와 전자 시스템(2000) 사이의 통신을 중재할 수 있다. 예를 들어, 유저 인터페이스(2500)는 키보드, 마우스, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서 등과 같은 입력 인터페이스를 포함할 수 있다. 예를 들어, 유저 인터페이스(2500)는 LCD(Liquid Crystal Display) 장치, LED(Light Emitting Diode) 표시 장치, OLED(Organic LED) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, 스피커, 모터 등과 같은 출력 인터페이스를 포함할 수 있다.
버스(2600)는 전자 시스템(2000)의 구성 요소들 사이에서 통신 경로를 제공할 수 있다. 전자 시스템(2000)의 구성 요소들은 버스(2600)의 버스 포맷에 기초하여 서로 데이터를 교환할 수 있다. 예를 들어, 버스 포맷은 USB, SCSI(Small Computer System Interface), PCIe(Peripheral Component Interconnect Express), M-PCIe(Mobile PCIe), ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), EIDE(Enhanced IDE), NVMe(Nonvolatile Memory Express), UFS(Universal Flash Storage) 등과 같은 다양한 인터페이스 규약 중 하나 이상을 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 클록 복원 회로
200: 데이터 복원 회로
210: 샘플링 클록 생성기
211: 위상 감지기
212: 누적기
213: 위상 선택기
214: 보간기
220: 지연 고정 루프
230: 샘플러
1000: 전자 시스템
1100, 1200: 전자 장치

Claims (20)

  1. 제1 수신 데이터를 기반으로 제1 참조 클록을 생성하고, 상기 제1 수신 데이터가 제공된 이후에 제공되는 제2 수신 데이터를 기반으로 제2 참조 클록을 생성하도록 구성된 클록 복원 회로;
    상기 제1 참조 클록과 상기 제2 참조 클록 사이의 위상 차이에 기초한 위상을 갖는 샘플링 클록을 생성하도록 구성된 샘플링 클록 생성기; 및
    상기 생성된 샘플링 클록에 기초하여 상기 제2 수신 데이터를 복원하도록 구성된 샘플러를 포함하는 전자 회로.
  2. 제 1 항에 있어서,
    상기 클록 복원 회로는 상기 제2 수신 데이터가 제공된 이후에 제공되는 제3 수신 데이터를 기반으로 제3 참조 클록을 생성하도록 더 구성되고,
    상기 샘플링 클록 생성기는 상기 제2 참조 클록과 상기 제3 참조 클록 사이의 위상 차이에 기초하여 상기 샘플링 클록의 상기 위상을 조절하도록 더 구성되고,
    상기 샘플러는 상기 위상이 조절된 상기 샘플링 클록에 기초하여 상기 제3 수신 데이터를 복원하도록 더 구성된 전자 회로.
  3. 제 1 항에 있어서,
    상기 제1 참조 클록을 기준 지연 시간만큼 지연시켜 제1 딜레이 클록을 출력하도록 구성된 지연 고정 루프를 더 포함하고,
    상기 샘플링 클록 생성기는 상기 제2 참조 클록 및 상기 제1 딜레이 클록에 기초하여 상기 제1 참조 클록과 상기 제2 참조 클록 사이의 상기 위상 차이를 판별하는 전자 회로.
  4. 제 3 항에 있어서,
    상기 지연 고정 루프는 상기 제2 참조 클록을 지연시켜 미리 정해진 위상을 갖는 제2 딜레이 클록을 출력하도록 더 구성되고,
    상기 샘플링 클록 생성기는 상기 제2 딜레이 클록에 기초하여 상기 위상을 갖는 상기 샘플링 클록을 생성하는 전자 회로.
  5. 제 3 항에 있어서,
    상기 샘플링 클록 생성기는,
    상기 제2 참조 클록 및 상기 제1 딜레이 클록에 기초하여 상기 위상 차이를 감지하도록 구성된 위상 감지기;
    상기 감지된 위상 차이에 기초하여 누적된 위상 차이를 산출하도록 구성된 누적기; 및
    상기 누적된 위상 차이에 기초하여 상기 샘플링 클록의 상기 위상을 선택하고, 상기 선택된 위상을 갖는 상기 샘플링 클록을 출력하도록 구성된 위상 선택기를 포함하는 전자 회로.
  6. 제 5 항에 있어서,
    상기 샘플링 클록 생성기는 상기 제1 딜레이 클록을 포함하는 딜레이 클록들에 기초하여 위상 보간을 통해 보간 클록들을 생성하도록 구성된 보간기를 더 포함하고,
    상기 위상 감지기는 상기 제2 참조 클록의 위상과 상기 보간 클록들의 위상들을 비교하여 상기 위상 차이를 감지하는 전자 회로.
  7. 제 5 항에 있어서,
    상기 위상 선택기는 상기 누적된 위상 차이가 기준 범위 이내인 경우, 미리 정해진 위상을 갖는 상기 샘플링 클록을 출력하고, 상기 누적된 위상 차이가 상기 기준 범위를 초과하는 경우, 상기 미리 정해진 위상과 비교하여 보정된 위상을 갖는 상기 샘플링 클록을 출력하는 전자 회로.
  8. 수신 데이터를 기반으로 참조 클록을 생성하도록 구성된 클록 복원 회로; 및
    상기 참조 클록의 복원 시점에서 상기 수신 데이터의 지터(jitter) 값에 따라 선택된 위상을 갖는 샘플링 클록을 기반으로 상기 수신 데이터를 복원하도록 구성된 데이터 복원 회로를 포함하는 전자 회로.
  9. 제 8 항에 있어서,
    상기 참조 클록의 상기 복원 시점에서 상기 수신 데이터의 상기 지터 값이 기준 범위 이내인 경우, 상기 데이터 복원 회로는 미리 정해진 위상을 갖는 상기 샘플링 클록에 기초하여 상기 수신 데이터를 복원하는 전자 회로.
  10. 제 9 항에 있어서,
    상기 미리 정해진 위상을 갖는 상기 샘플링 클록과 상기 참조 클록의 위상 차이는 미리 설정된 특정 값인 전자 회로.
  11. 제 9 항에 있어서,
    상기 참조 클록의 상기 복원 시점에서 상기 수신 데이터의 상기 지터 값이 상기 기준 범위를 초과하는 경우, 상기 미리 정해진 위상과 비교하여 보정된 위상을 갖는 상기 샘플링 클록을 기반으로 상기 수신 데이터를 복원하는 전자 회로.
  12. 제 11 항에 있어서,
    상기 참조 클록의 복원 시점에서 상기 수신 데이터의 상기 지터 값이 상기 기준 범위를 초과하는 경우, 상기 데이터 복원 회로는 상기 지터 값에 대응하는 위상만큼 상기 샘플링 클록의 위상을 보정하는 전자 회로.
  13. 제 8 항에 있어서,
    상기 데이터 복원 회로는,
    상기 참조 클록의 상기 복원 시점 이전에 복원된 이전 참조 클록을 기준 지연 시간만큼 지연시켜 제1 딜레이 클록을 생성하도록 구성된 지연 고정 루프;
    상기 참조 클록 및 상기 제1 딜레이 클록에 기초하여 상기 수신 데이터의 상기 지터 값을 판별하고, 상기 판별된 지터 값에 따라 상기 선택된 위상을 갖는 상기 샘플링 클록을 출력하도록 구성된 샘플링 클록 생성기; 및
    상기 출력된 샘플링 클록에 기초하여 상기 수신 데이터를 복원하도록 구성된 샘플러를 포함하는 전자 회로.
  14. 제 13 항에 있어서,
    상기 샘플링 클록 생성기는 상기 참조 클록과 상기 제1 딜레이 클록 사이의 위상 차이에 기초하여 상기 수신 데이터의 상기 지터 값을 판별하는 전자 회로.
  15. 제 13 항에 있어서,
    상기 지연 고정 루프는 상기 참조 클록을 지연시켜 미리 정해진 위상을 갖는 제2 딜레이 클록을 생성하도록 더 구성되고,
    상기 샘플링 클록 생성기는 상기 제2 딜레이 클록을 기반으로 상기 샘플링 클록을 생성하는 전자 회로.
  16. 제 13 항에 있어서,
    상기 기준 지연 시간은 상기 수신 데이터의 하나의 패킷(packet) 길이에 대응하는 전자 회로.
  17. 수신 데이터를 기반으로 생성된 제1 참조 클록을 기준 지연 시간만큼 지연시켜 제1 딜레이 클록을 출력하도록 구성된 지연 고정 루프;
    상기 수신 데이터를 기반으로 생성된 제2 참조 클록과 상기 제1 딜레이 클록 사이의 제1 위상 차이에 기초하여 제1 샘플링 클록의 제1 위상을 선택하도록 구성된 샘플링 클록 생성기; 및
    상기 선택된 제1 위상을 갖는 상기 제1 샘플링 클록에 기초하여 상기 수신 데이터를 복원하도록 구성된 샘플러를 포함하고,
    상기 제2 참조 클록은 상기 제1 참조 클록이 생성된 이후에 생성되는 전자 회로.
  18. 제 17 항에 있어서,
    상기 지연 고정 루프는 상기 제2 참조 클록을 상기 기준 지연 시간만큼 지연시켜 제2 딜레이 클록을 출력하도록 더 구성되고,
    상기 샘플링 클록 생성기는 상기 제1 위상 차이 및 상기 수신 데이터를 기반으로 생성된 제3 참조 클록과 상기 제2 딜레이 클록 사이의 제2 위상 차이를 누적한 누적된 위상 차이에 기초하여 제2 샘플링 클록의 제2 위상을 선택하도록 더 구성되고,
    상기 샘플러는 상기 선택된 제2 위상을 갖는 상기 제2 샘플링 클록에 기초하여 상기 수신 데이터를 복원하도록 더 구성되고,
    상기 제3 참조 클록은 상기 제2 참조 클록이 생성된 이후에 생성되는 전자 회로.
  19. 제 18 항에 있어서,
    상기 제1 샘플링 클록의 상기 제1 위상은 상기 제2 샘플링 클록의 상기 제2 위상과 다른 전자 회로.
  20. 제 18 항에 있어서,
    상기 샘플링 클록 생성기는 상기 누적된 위상 차이가 기준 범위 이내인 경우, 상기 제2 위상을 미리 정해진 위상으로 선택하고, 상기 누적된 위상 차이가 상기 기준 범위를 초과하는 경우, 상기 제2 위상을 보정된 위상으로 선택하는 전자 회로.
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