TWI568226B - 用於鮑率時序恢復的方法及設備 - Google Patents

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西塔拉曼 伊爾
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Description

用於鮑率時序恢復的方法及設備
本發明係關於用於鮑率時序恢復的方法及設備。
鮑率(亦即，資料取樣的速率)相位偵測器由於比基於超取樣(oversampling)的時序恢復有較佳的功率、較低的複雜性及面積使用率，而被廣泛用於高速序列鏈路(例如，資料速率大於80億位元/秒(8Gb/s)的鏈路)。然而，通常被稱為基於Mueller-Muller相位偵測器的時序函數的常用之時序函數可能需要在傳輸器或接收器中將強預先加強(pre-emphasis)施加到信號，以便將來自第一前標記(pre-cursor)之符號間干擾(Inter-Symbol Interference；簡稱ISI)驅動到零，因而提供一強時序鎖定(timing lock)。在本發明中，時序鎖定意指以一種對輸入時基誤差(jitter)能夠有最大容許度之方式將取樣時脈邊緣定位。
接收資料眼(data eye)內之該取樣時脈邊緣位置的左右置中(亦即，水平置中(horizontal centering))是 該預先加強之一強函數(strong function)。對於預先加強之外可能需要解強(de-emphase)的高損耗通道而言，可以可被施加的最大提升(亦即，預先加強及解強的組合)以及接收器的可用增益(available gain)限制所形成的資料眼邊緣，這是因為高度微縮(highly scaled)的互補金屬氧化物半導體(CMOS)製程中難以實現高增益及高頻寬。因此，目前非常需要一種無須太多的預先加強且因而可容忍非零的第一前標記ISI且不需要額外增益之鮑率取樣方法。
某些實施例說明了一種接收器，該接收器有一修正型Mueller-Muller類型B(Mueller-Muller Type B；簡稱MMB)相位偵測器，其中自資料位元序列中之現行位元不等於次一位元的那些取樣資料位元中收集相位資訊。在一實施例中，提供了一種設定決策回饋等化器(Decision Feedback Equalizer；簡稱DFE)的第一前標記階(tap)的值而使標記與前標記間之差異最大化(亦即，增加)之方法。在一實施例中，提供了一控制迴路，用以管理調適序列，使Mueller-Muller類型A(Mueller-Muller Type A；簡稱MMA)相位偵測器被用於建立初始條件，以供利用該修正型MMB相位偵測器執行的最終操作。雖然係參照Mueller-Muller類型相位偵測器而說明各實施例，但是亦可根據該等實施例的各種觀點而使用其他類型的相位 偵測器。
在一實施例中，提供了一種設備，該設備包含一DFE、以及在操作上被耦合到該DFE之一相位偵測器。在一實施例中，該相位偵測器收集具有現行位元的值不等於次一位元的值之現行位元及次一位元之至少三個資料位元。在一實施例中，該相位偵測器根據實質上等於零的混合脈波響應之第一後標記值而設定一取樣相位。在一實施例中，該第三資料位元是被用於決定該相位偵測器輸出的方向之前一位元。在一實施例中，該設備進一步包含用於將該DFE之第一階(後文中被稱為DFE1)之值初始化為一非零值之邏輯。在一實施例中，當該相位偵測器被啟用時，該邏輯可操作而控制DFE1。在一實施例中，該邏輯可操作而決定DFE1。在一實施例中，該邏輯可操作而使用下列各項中之至少一項決定DFE1：符號對符號最小均方(Sign-Sign Least Mean Square；簡稱SS-LMS)、基於位元錯誤之逼零(zero-forcing)、或均方誤差(Means Square Error)。在一實施例中，該相位偵測器產生一時序誤差(timing error)估計，該時序誤差估計受到以現行位元與次一位元間之差異表現的一過濾因素之影響。
在一實施例中，該設備進一步包含另一相位偵測器，用以根據對混合脈波響應的脈波響應前標記及後標記值之等化而設定一初始取樣相位。在一實施例中，該另一相位偵測器被用於產生係為MMA時序誤差估計或一Qureshi時序誤差估計的一時序誤差估計。在一實施例中，該設備 進一步包含用於將時脈資料恢復的操作排序使該另一相位偵測器在該相位偵測器操作之前操作之邏輯。在一實施例中，該相位偵測器產生係為一修正型MMB時序誤差估計之一時序誤差估計。
該等實施例導致優於傳統鮑率相位偵測方法的一些改良，這些改良包括：在減少許多預先加強或甚至無須預先加強的情形下之時脈及資料恢復；資料眼中之取樣邊緣位置之較佳水平置中；以及對接收器增益的較低要求。勝過傳統鮑率相位偵測的這些例示優點能夠將鮑率相位偵測的功率、面積、及複雜性效益用於在高損耗通道(例如，損耗大於30分貝之通道)中操作之序列鏈路(例如，快速週邊組件互連(Peripheral Component Interface Eexpress；簡稱PCIe)。
100‧‧‧計算系統
101、102‧‧‧裝置
103‧‧‧傳輸器
104、200‧‧‧接收器
105‧‧‧用於鮑率時序恢復之設備
201‧‧‧電壓共模方塊
R1、R2‧‧‧電阻
202‧‧‧類比前端
203‧‧‧積分器
204‧‧‧誤差取樣器
205‧‧‧資料取樣器
206‧‧‧電流數位至類比轉換器
207‧‧‧重定時器
208‧‧‧數位部分
209‧‧‧類比增益控制邏輯
210‧‧‧偏移校準邏輯
211‧‧‧決策回饋等化邏輯
212‧‧‧時脈資料恢復邏輯
301、303、401、402‧‧‧波形
1600‧‧‧計算裝置
1610、1690‧‧‧處理器
1620‧‧‧音訊子系統
1630‧‧‧顯示子系統
1632‧‧‧顯示介面
1640‧‧‧輸入/輸出控制器
1650‧‧‧電源管理
1660‧‧‧記憶體子系統
1670‧‧‧連接
1672‧‧‧細胞式連接
1674‧‧‧無線連接
1680‧‧‧周邊連接
1682‧‧‧至其他計算裝置
1684‧‧‧來自周邊裝置
若參閱前文中之實施方式以及本發明揭示的各實施例之圖式，將可更完整地了解本發明揭示的該等實施例，然而，該等圖式不應被理解為將本發明之揭示限制在特定實施例，而是該等圖式只係用於解說及了解。
第1圖示出具有一接收器之一計算系統，該接收器有根據本發明揭示的一實施例之鮑率時序恢復設備。
第2圖示出具有根據本發明揭示的一實施例之鮑率時序恢復設備之一接收器。
第3圖示出使用Mueller-Muller類型A相位偵測器的 時脈邊緣定位之一圖形。
第4圖示出根據一實施例的傳輸器、通道、接收器前端、及接收器決策回饋等化器的等化混合脈波響應之一圖形。
第5圖示出根據本發明揭示的一實施例的CDR之組合迴路調適之一方法流程圖。
第6圖示出根據本發明揭示的一實施例藉由計算標記與前標記間之差異的導數而動態地設定DFE的第一階之值(DFE1)之一方法流程圖。
第7圖示出具有根據本發明揭示的一實施例的鮑率時序恢復設備之一智慧型裝置或一電腦系統或一系統單晶片(SoC)。
在下文的說明中，述及許多特定細節，以便提供對本發明揭示的實施例之更徹底解說。然而，熟悉此項技術者將可易於了解：可在沒有這些特定細節的情形下，實施本發明揭示的實施例。在其他的情形中，並未詳細示出而是以方塊圖的形式示出習知的結構及裝置，以便避免模糊了本發明揭示的實施例。
請注意，在該等實施例之對應的圖式中，係以線表示信號。某些線可能是較粗的，而指示更為成分結構之信號路徑，且/或某些線之一或多個末端上可具有箭頭，而指示主要資訊流方向。此類指示之用意不是限制。更確切地 講，係配合一或多個實施例而使用該等線，以便有助於更易於了解某一電路或某一邏輯單元。因設計需要或偏好而指定之任何被示出的信號可實際上包含可沿著任一方向行進的一或多個信號，且可以任何適當類型的信號體系實施該等信號。
在整份說明書及申請專利範圍中，術語"被連接"意指被連接的裝置間之直接電氣連接，並無任何中間裝置。術語"被耦合"意指被連接的裝置間之直接電氣連接、或經由一或多個被動或主動中間裝置之間接連接。術語"電路"意指被配置成相互合作而提供所需功能之一或多個被動及/或主動組件。術語"信號"意指至少一電流信號、電壓信號、或資料/時脈信號。"一"("a"或"an")及"該"("the")之意義包括複數參照。"在...中"("in")之意義包括"在...中"("in")及"在...上"("on")。
術語"微縮"("scaling")通常意指設計(電路圖及佈局)自一製程技術至另一製程技術。術語"微縮"("scaling")通常也意指在相同的技術節點內縮小佈局及裝置的尺寸。術語"微縮"("scaling")亦可意指相對於諸如功率位準等的另一參數而調整(例如，降低)信號頻率。術語"實質上"("substantially")、"靠近"("close")、"大概"("approximately")、"接近"("near")、以及"大約"("about")通常中意指在目標值的±20%之內。
除非另有指定，否則將"第一"、"第二"、及"第三"等的序數形容詞用來描述一般物體時，只是指示被提到的相 像的物體之不同的例子，且其用意並非意味著被以此種方式描述的該等物體必須按照特定的時間、空間、排行、或任何其他方式之順序。
用於該等實施例時，電晶體是包含汲極、源極、閘極、及基體(bulk)端之金屬氧化物半導體(Metal Oxide Semiconductor；簡稱MOS)。該等電晶體亦包括三閘極及鰭式場效電晶體(FinFET)、環繞式閘極(gate all around)圓柱形電晶體、或諸如奈米碳管(carbon nanotube)或自旋電子元件(spintronic device)等的實施電晶體功能之其他裝置。源極及汲極端可以是相同的端，且在本發明中可互換地使用源極及汲極端。熟悉此項技術者當可了解：可在不脫離本發明揭示之範圍下，使用諸如雙極型接面電晶體(bipolar junction transistor)(例如，雙極型接面電晶體(BJT)PNP/NPN、雙載子互補金屬氧化物半導體(BiCMOS)電晶體、互補金屬氧化物半導體(CMOS)電晶體、或增強型場效電晶體(eFET)等的雙極型接面電晶體)等的其他電晶體。術語"MN"指示n型電晶體(例如，N型金屬氧化物半導體(NMOS)、NPNBJT等的n型電晶體)，且術語"MP"指示p型電晶體(例如，P型金屬氧化物半導體(PMOS)、PNP BJT等的p型電晶體)。
第1圖示出具有一接收器之一計算系統100，該接收器有根據本發明揭示的一實施例之鮑率時序恢復設備。在一實施例中，計算系統100包含裝置101、裝置102、及 傳輸線(Transmission Line；簡稱TL)。裝置101包含一傳輸器(TX)103，用以將資料經由該TL而傳輸到裝置102之接收器(RX)104。在一實施例中，RX 104包含用於鮑率時序恢復之設備105。
在一實施例中，用於鮑率時序恢復之設備105包含：一DFE：以及一第二相位偵測器(例如，在本發明中也被稱為"另一"相位偵測器之MMA相位偵測器)，用以收集有一現行位元Dk及一前一位元Dk-1的至少兩個資料位元D，且根據對混合脈波響應的前標記及後標記值之等化而設定一初始取樣相位。在一實施例中，用於鮑率時序恢復之設備105進一步包含在操作上被耦合到該DFE之一第一相位偵測器(例如，修正型MMB相位偵測器)。在一實施例中，該第一相位偵測器收集現行位元Dk的值不等於次一位元Dk+1的值之至少三個資料位元。在一實施例中，該第三資料位元被用於決定該相位偵測器輸出的方向。在一實施例中，該第一相位偵測器根據實質上等於零的混合脈波響應之後標記值而設定一取樣相位。在一實施例中，該設備進一步包含在該第一相位偵測器被啟用時控制DFE1而使得該脈波響應上存在第一前標記實質上是零(或是零)的至少一取樣點之邏輯。
第2圖示出具有根據本發明揭示的一實施例之鮑率時序恢復設備之一接收器200(例如，RX 104)。需要指出的是：第2圖中具有與任何其他圖式的元件的參考編號(或名稱)相同的參考編號(或名稱)之那些元件可以類 似於所述的方式(但不限於此種方式)之任何方式操作或工作。
在一實施例中，接收器200包含一類比部分，該類比部分有：電壓共模方塊(Voltage Common Mode block；簡稱VCM)201、電阻R1及R2、類比前端(Analog Front End；簡稱AFE)202、積分器203、誤差取樣器204、資料取樣器205、電流數位至類比轉換器(Current Digital to Analog Converter；簡稱I-DAC)206、以及重定時器207。在一實施例中，接收器200包含一數位部分RxDig 208，該RxDig 208包含用於鮑率時序恢復之設備。在一實施例中，RxDig 208包含類比增益控制(Analog Gain Control；簡稱AGC)邏輯209、偏移校準邏輯210、DFE邏輯211、時脈資料恢復CDR邏輯212。
此處有一些被用於本發明揭示的符號及縮寫字："CDR"意指時脈資料恢復(Clock Data Recovery)；"DFE"意指決策回饋等化(Decision Feedback Equalization)；"SS-LMS"意指符號對符號最小均方(Sign-Sign Least Mean Square)；"DFE1"意指第一後標記DFE階之值；"Vref"意指被用於產生誤差樣本之參考電壓。參考電壓也被稱為"目標信號值"；"Dn意指第n個類比資料樣本之值；"En=｜Dn｜-Vref"意指第n個類比資料樣本與目標信號值間之差異；"dn"意指第n個樣本之正負號；"en"意指第n個樣本的誤差之正負號；""意指第n個樣本之相位誤差；"h0"意指混合脈波響應(例如，傳輸 器有限脈衝響應(finite impulse response)、通道、接收器線性等化(linear equalization)、以及接收器DFE)之標記值；"h1"意指混合脈波響應之第一後標記值；"h-1"意指混合脈波響應之第一前標記值；以及"h(t)"意指係為一時間函數之混合脈波響應。
在一實施例中，AFE 202經由TL自TX 103接收Data_in。在一實施例中，在由AFE 202的一放大器(圖中未示出)接收資料之前，VCM 201先設定差動信號Data_in之共模。在一實施例中，AGC邏輯209利用一控制信號γn控制該放大器的增益。在一實施例中，該資料被AFE 202恢復，且被加法器203取樣且執行一段時間內之積分，而產生誤差樣本e[m-1：0]及資料樣本d[m-1：0]，RxDIG 208然後將該等樣本用於恢復時脈且調整實質上在資料眼的中央之取樣時脈邊緣位置(下文中被稱為ΦVCO)。
在一實施例中，資料取樣器205將AFE 202之輸出yn取樣，而產生"m"個資料樣本(亦即dn-1...dn-m)。在一實施例中，誤差取樣器204將該現行AFE輸出yn與Vref比較，而產生"m"個誤差樣本(亦即en-1...en-m)。在一實施例中，I-DAC 206自偏移校準邏輯210接收"P-1"個控制位元c1至cP，而產生用於消除AFE 202的輸出上的信號yn中出現的ISI之電壓VCn，其中"P"、"m"、及"n"是整數。將參照第3-6圖而說明第2圖。
第3圖示出使用MMA相位偵測器的時脈邊緣定位之 一圖形300。需要指出的是：第3圖中具有與任何其他圖式的元件的參考編號(或名稱)相同的參考編號(或名稱)之那些元件可以類似於所述的方式(但不限於此種方式)之任何方式操作或工作。
此處，x軸是時間，且y軸是電壓。波形301是AFE 202之輸出及誤差取樣器204之輸入。當資料樣本Dn(亦即，波形301)大於+Vref時，E(亦即，誤差)是正的，且en等於"+1"。當資料樣本Dn(亦即，波形301)小於+Vref且大於零時，E是負的，且en等於"-1"。當資料樣本Dn(亦即，波形301)小於0且大於-Vref時，E是負的，且en等於"-1"。當資料樣本Dn(亦即，波形301)小於-Vref時，E是正的，且en等於"+1"。波形303 CK示出用於擷取資料的各取樣邊緣位置。第3圖中之表302示出該第二相位偵測器(例如，MMA相位偵測器)之真值表，且根據該真值表而以下式計算相位誤差：
其中e=sign(E)
請再參閱第2圖，在一實施例中，MMA相位偵測器(係為CDR 212的一部分)被用於建立初始條件。在一實施例中，MMA相位偵測器收集有一現行位元及一前一位元的至少兩個資料位元，且根據對DFE 211的脈波響應之前標記值及後標記值之等化而設定一初始取樣相位。在一實施例中，MMA相位偵測器調整取樣相位，使來自第 一前標記及第一後標記階的ISI是相等的，如下式所示：h 1-h -1=0
在一實施例中，在一MMA相位偵測器設定的用於初始取樣相位的初始條件之後，修正型MMB相位偵測器(係為CDR 212的一部分)開始自下式所示之位元序列中之現行位元不等於次一位元的那些取樣資料位元收集相位資訊的操作：
在一實施例中，邏輯(該邏輯可以是CDR 212的一部分)可操作而設定DFE 211之DFE1，使該標記與前標記間之差異被最大化(亦即，增加)。在一實施例中，該修正型MMB相位偵測器收集至少三個資料位元，使現行位元的值不等於次一位元的值。在一實施例中，該修正型MMB相位偵測器根據實質上等於零的該混合脈波響應之第一後標記值而設定一取樣相位。此處，當取樣位置自鎖定位置移開時，由於第一後標記造成的ISI提供了與時序有關的回饋，因而可以混合脈波響應之方式將時序函數平衡點表示為下式：h 1=0
在DFE 211將DFE1驅動到零的一典型序列鏈路中，可能無法使用該MMB時序函數，這是因為用於時序(CDR)及第一後標記取消(DFE1)的準則基本上是相同 的，因而導致一欠定問題(underdetermined problem)。在某些實施例中，提出了縱然在具有第一後標記DFE的系統中也可使用該MMB時序函數的設定DFE1之替代方法。在此種實施例中，此時可將(自修正型MMB相位偵測器取得的)該MMB時序函數用於設定取樣位置(亦即，時脈邊緣位置)，而不需要有來自第一前標記的零或小ISI。在此種情形中，CDR 212處於其鎖定位置且DFE1的值改變時，將造成第一後標記ISI的產生，該第一後標記ISI將時序回饋提供給CDR 212迴路，因而迫使取樣位置朝向使該第一後標記ISI回到零而移動。
雖然該等實施例說明了設定被耦合到修正型MMB相位偵測器的DFE1之兩個例子，但是可將任何數目的準則用於設定被耦合到該MMB時序函數的DFE1。一個此種例子是當Vref追蹤所有樣本的中位數強度時。在一個此種實施例中，首先計算大於Vref(亦即，En>0)且dn=dn+1的那些樣本之機率p。在一實施例中，在計算了機率p之後，將DFE1設定成如下式所示的使該機率p等於一預定常數：P(E k >0｜d n =d n+1)=p
在一實施例中，如果DFE1被設定為使該機率p等於0.5，則所得到的時脈邊緣取樣位置等同於自被耦合到一逼零DFE1控制的傳統MMA相位偵測器得到的時脈邊緣取樣位置。換言之，次一位元對現行位元沒有任何最終影響。另一方面，如果機率p被設定為大於0.5的任何值， 則前標記(次一位元)的影響將建設性地加到該標記(現行位元)，亦即，前標記ISI大於零。因而將導致取樣位置在時間上比p=0.5的情形向後推。
另一例子是當Vref追蹤次一資料位元不等於現行資料位元(亦即，dn！=dn+1)的一些資料樣本之中位數強度時。在此種實施例中，使用DFE1作為掃描時脈邊緣的取樣位置之一旋鈕時，DFE1被設定為Vref被最大化(亦即，其範圍內之最大值)之一值。可將該操作(亦即，導數DFE)表示為下式：
其中h(t)是混合脈波響應，且TU1導致一單位間隔(Unit Interval；簡稱UI)內之一時間位移(time offset)。假定該時間TUI與DFE1值間之間為一線性關係，且假定此種線性關係在DFE1有小擾動時是有效的，則根據一實施例而執行上述相對於DFE1值的導數。第6圖示出根據本發明揭示的一實施例的基於導數DFE之鮑率時序恢復之一方法流程圖。
第4圖示出在根據一實施例的接收器決策回饋等化器之前及之後的傳輸器、通道、接收器前端的混合脈波響應之一圖形400。需要指出的是：第4圖中具有與任何其他圖式的元件的參考編號(或名稱)相同的參考編號(或名稱)之那些元件可以類似於所述的方式(但不限於此種方式)之任何方式操作或工作。
此處，x軸示出以進入的資料Data_in的單位間隔(UI)表示之時間，且y軸是由於寬度為一UI的單一傳輸脈波而產生之信號大小。圖形400示出相互重疊的兩個波形。第一波形是波形401，且第二波形是波形402。波形402代表在DFE 211修正之前的鏈路脈波響應。此處，波形401代表在該DFE修正之後的鏈路脈波響應。自樣本時間上的脈波響應之後標記項是零可清楚地看出該DFE的行動。
請再參閱第2圖，在一實施例中，將DFE1與一修正型MMB相位偵測器結合，其中取樣位元流被過濾，以便將有效相位樣本限制在次一位元與現行位元不同的那些相位樣本。在一實施例中，可在一Vref追蹤迴路(Vref追蹤迴路是用於追蹤脈波響應標記的振幅之一迴路)中實施相同的過濾。在一實施例中，將該DFE1用於搜尋具有最大Vref的時脈邊緣取樣位置之構想被延伸到一種對DFE1週期性地執行顯性顫動之動態實施例，以便估計過濾後脈波響應之導數：h(t)-h(t-TUI)。將參照第5圖及第6圖而說明此種導數計算的演算法之流程圖。
請再參閱第2圖，在初始迴路擷取期間將鎖定CDR 212及DFE1迴路的操作排序時，如果DFE1值在初始時是0，則在大多數的情形中，可能沒有任何有效的取樣位置，且因而CDR 212迴路可能無法鎖定。因此，零的DFE1可能不是時脈邊緣擷取的一切實可行之初始條件。在一實施例中，使用MMA時序函數以及接續使用諸如傳 統SS-LMS更新之DFE1擷取，而執行初始擷取。在完成了該初始擷取之後，將時序函數切換到MMB，然後切換到該流程圖所示之DFE1演算法。表1中總結了前端衰減器、Vref、CDR 212、以及DFE1及DFE2控制迴路的狀態之混合調適序列。
在符號列之下的第一列指示MMA相位偵測器執行時序函數的時間0至T0之持續時間，且使用SS-LMS計算DFE1。SS-LMS是計算DFE1的許多方法中之一種方法。在該實施例中，CDR 212之第二階迴路被開啟，且修正型MMB相位偵測器保持關閉。此處，CDR 212迴路的第二階意指具有一第二階迴路濾波器(loop filter)之一控制迴路。雖然該等實施例說明了一第二階迴路，但是亦可根據應用而使用較高階(例如，第三階)或較低階迴路。符號列之下的該第一列是Vref追蹤該標記且執行逼零而計算DFE1之初始相位。在該實施例中，DFE1之初始值被保留(亦即，凍結)。
在使用SS-LMS(與逼零相同)計算了DFE1之後，且在T0至T1的持續時間中，修正型MMB相位偵測器被開啟，且MMA被關閉。在該實施例中，Vref追蹤標記與前標記間之差異。在該實施例中，CDR 212之第二階迴路被關閉。該DFE1值保持舊值，且修正型MMB相位偵測器開始計算新的取樣位置ΦVCO。在時間T1與T2之間，CDR 212之第二階迴路被開啟，而追蹤進入的資料流與接收器參考時脈間之頻率差異。在時間T2與T3之間，使用導數方法(例如，第6圖之流程圖600)計算該DFE1值，同時CDR 212持續根據修正型MMB相位偵測器時序函數更新取樣位置。該程序持續進行，且在資料眼的中央使用該等DFE1值(以及高階DFE值)定位時脈邊緣。
自該等實施例可明顯得知與習知方案相比時的數種技術效果。例如，該等實施例導致：較高的眼邊緣及時基誤差容許度；在傳輸器端將較多的等化自前標記移到後標記之較大彈性，因而減少對傳輸器端的提升要求(於較低速度時，可能完全不需要提升)；在較高的速度(例如，8Gb/s)下無須針對中損耗(例如，25分貝)通道執行任何傳輸等化即可操作之較大彈性，因而有利於如介接並未擁有等化能力的傳輸器時等的某些應用；較低的系統增益要求，因而轉化為對對接收器增益的較低要求，或轉化為擁有減少傳輸器端的擺幅而省電及/或節省面積之選項；較簡單的相位偵測，亦即，高速且對延遲敏感的CDR 212控制迴路中不會有額外的複雜性；將更複雜的信號處理加 入頻寬沒有如同CDR 212的頻寬的關鍵性之低速DFE1控制迴路之較大彈性；以及不需要額外的類比電路，亦即，可在現有的鮑率CDR 212實施例之上使用純數位實施例。
第5圖示出根據本發明揭示的一實施例的CDR 212之組合迴路調適(loop adaptation)之一方法流程圖500。雖然按照一特定的順序示出參照第5圖的流程圖中之該等方塊，但是可修改該等行動的順序。因此，可按照不同的順序執行所示之該等實施例，且可平行地執行某些行動/方塊。根據某些實施例，第5圖中列出的某些方塊及/或操作是可供選擇採用的。為了清晰而示出該等方塊的編號，且該等編號之用意不是描述各方塊必須發生的操作順序。此外，可以各種組合之方式利用各流程中之操作。
在一實施例中，以硬體描述語言(hardware description language)(例如，Verilog、VHDL)實施流程圖500，且流程圖500被合成為邏輯。在方塊501中，將一鏈路操作值初始化成有第一後標記造成的ISI實質上是零之一取樣相位存在。在方塊502中，回應初始化，藉由啟用一相位偵測器而調整用於對該鏈路上的資料取樣之取樣相位。在方塊503中，修改該DFE1之值，以便增加脈波響應標記與前標記值間之差異。在一實施例中，平行地執行方塊502及503。在方塊504中，修改該相位偵測器之輸出，以便追蹤該被修改的DFE1之改變。
第6圖示出根據本發明揭示的一實施例計算標記與前標記間之差異的導數而動態地設定DFE1的值之一方法流程圖600。雖然按照一特定的順序示出參照第6圖的流程圖中之該等方塊，但是可修改該等行動的順序。因此，可按照不同的順序執行所示之該等實施例，且可平行地執行某些行動/方塊。根據某些實施例，第6圖中列出的某些方塊及/或操作是可供選擇採用的。為了清晰而示出該等方塊的編號，且該等編號之用意不是描述各方塊必須發生的操作順序。此外，可以各種組合之方式利用各流程中之操作。
流程圖600是一導數DFE程序，該導數DFE程序可被編程到一硬體描述語言(例如，Verilog)，而產生與該程序相關聯的硬體。在方塊601中，導數累加器之值被初始化為零，且dfel_step之值被初始化為+1。在方塊602中，將UI計數器之值重設為零，改變dfel_step的正負號，且以dfel_step改變DFE1值。在方塊603中，以dfel_step、資料過濾器(遮罩)、及誤差的正負號之乘積更新該導數計數器(亦即，累加器)。在方塊604中，決定該導數累加器之絕對值是否大於一臨界值。如果該決定是肯定的(亦即，"是")，則該程序繼續進入方塊605，否則，該程序繼續進入方塊606。在方塊605中，根據該導數累加器的正負號而更新DFE1值，然後該程序繼續進入方塊606。在方塊606中，決定每一次DFE1切換中之該UI計數器的值是否大於UI的一數目。如果該決定是肯 定的，則該程序繼續進入方塊602，否則，該程序繼續進入方塊603。
第7圖示出具有根據本發明揭示的一實施例的鮑率時序恢復設備之一智慧型裝置或一電腦系統或一系統單晶片(System-on-Chip；簡稱SoC)。需要指出的是：第7圖中具有與任何其他圖式的元件的參考編號(或名稱)相同的參考編號(或名稱)之那些元件可以類似於所述的方式(但不限於此種方式)之任何方式操作或工作。
第7圖示出可使用平面介面連接器的一行動裝置的一實施例之一方塊圖。在一實施例中，計算裝置1600代表諸如平板電腦、行動電話或智慧型手機、有無線功能之電子書閱讀器、或其他無線行動裝置等的一行動計算裝置。我們應可了解：大致示出了某些組件，且計算裝置1600中並未示出該裝置的所有組件。
在一實施例中，計算裝置1600包含具有參照各實施例而述及的鮑率時序恢復設備之一第一處理器1610。計算裝置1600的其他方塊亦可在包含參照各實施例而述及的鮑率時序恢復設備。本發明揭示的各實施例亦可在1670內包含諸如一無線介面等的一網路介面，因而可將一系統實施例包含在諸如一細胞式電話或個人數位助理等的一無線裝置中。
在一實施例中，處理器1610(及處理器2 1690)可包括一或多個諸如微處理器、應用處理器、微控制器、可程式邏輯裝置、或其他處理裝置等的實體裝置。處理器 1690是可供選擇採用的。處理器1610執行的處理操作包括被用於執行應用程式及/或裝置功能的一作業平台或作業系統之執行。該等處理操作包括與使用者或其他裝置間之輸入/輸出(Input/Output；簡稱I/O)有關之操作、與電源管理有關之操作、及/或與將計算裝置1600連接到另一裝置有關之操作。該等處理操作亦可包括與音訊I/O及/或顯示I/O有關之操作。
在一實施例中，計算裝置1600包含音訊子系統1620，該音訊子系統1620代表與將音訊功能提供給該計算裝置相關聯的硬體(例如，音訊硬體及音訊電路)及軟體(例如，驅動程式、編碼解碼器)組件。音訊功能可包括喇叭及/或耳機輸出、以及麥克風輸入。可將此類功能的裝置整合到計算裝置1600，或連接到計算裝置1600。在一實施例中，使用者提供將被處理器1610接收及處理之音訊命令，而與計算裝置1600互動。
顯示子系統1630代表將視覺及/或觸覺顯示提供給使用者而與計算裝置1600互動之硬體(例如，顯示裝置)及軟體(例如，驅動程式)組件。顯示子系統1630包含顯示介面1632，該顯示介面1632包括被用來將一顯示提供給使用者之特定螢幕或硬體裝置。在一實施例中，顯示介面1632包括與處理器1610分離且被用來執行與顯示有關的至少某些處理之邏輯。在一實施例中，顯示子系統1630包括將輸出及輸入提供給使用者的一觸控式螢幕(或觸控板)裝置。
I/O控制器1640代表與使用者互動有關之硬體裝置及軟體組件。I/O控制器1640可操作而管理係為音訊子系統1620及/或顯示子系統1630的一部分之硬體。此外，I/O控制器1640示出了使用者可用來與該系統互動的連接到計算裝置1600的一些額外的裝置之一連接點。例如，可被連接到計算裝置1600的裝置可包括麥克風裝置、喇叭或立體聲系統、視訊系統或其他顯示裝置、鍵盤或小鍵盤裝置、或諸如讀卡機或其他裝置等的配合特定應用而使用之其他I/O裝置。
如前文所述，I/O控制器1640可與音訊子系統1620及/或顯示子系統1630互動。例如，利用麥克風或其他音訊裝置之輸入可將輸入或命令提供給計算裝置1600的一或多個應用程式或功能。此外，可以替代或補充顯示輸出之方式提供音訊輸出。在另一例子中，如果顯示子系統1630包括一觸控式螢幕，則該顯示裝置亦可被用來作為至少部分地可被I/O控制器1640管理之一輸入裝置。計算裝置1600上亦可設有一些額外的按鈕或開關，以便提供被I/O控制器1640管理之一些I/O功能。
在一實施例中，I/O控制器1640管理諸如加速度計(accelerometer)、相機、光感測器或其他環境感測器、或可被包含在計算裝置1600中之其他硬體等的裝置。該輸入可以是使用者直接互動的一部分，且將環境輸入提供給該系統，以便影響其操作(例如，對雜訊的濾波、針對亮度偵測而調整顯示器、使用相機的閃光燈、或其他功 能)。
在一實施例中，計算裝置1600包含用於管理電池電源使用、電池的充電、以及與省電操作有關的功能之電源管理1650。記憶體子系統1660包含用來儲存計算裝置1600中之資訊的記憶體裝置。記憶體可包括非揮發性(狀態在記憶體裝置的電力被中斷時不會改變)及/或揮發性(狀態在記憶體裝置的電力被中斷時是不定的)記憶體裝置。記憶體子系統1660可儲存應用資料、使用者資料、音樂、照片、文件或其他資料、以及與計算裝置1600的應用程式及功能的執行有關之(長期或暫時性)系統資料。
亦可以用於儲存機器可執行的指令(例如，用於執行本發明所述的任何其他程序的指令)的機器可讀取的媒體(例如，記憶體1660)之方式提供本各實施例之要素。機器可讀取的媒體(例如，記憶體1660)可包括(但不限於)快閃記憶體、光碟、唯讀光碟(CD-ROM)、唯讀數位多功能光碟(DVD-ROM)、隨機存取記憶體(RAM)、可抹除可程式唯讀記憶體(EPROM)、電氣可抹除可程式唯讀記憶體(EEPROM)、磁卡或光學卡、相變化記憶體(Phase Change Memory；簡稱PCM)、或適於儲存電子指令或電腦可執行的指令之其他類型的機器可讀取的媒體。例如，可以電腦程式(例如，基本輸入/輸出系統(BIOS))之形式下載本發明揭示之實施例，其中可經由一通訊鏈路(例如，一數據機或網路連線)且 利用資料信號自一遠端電腦(例如，一伺服器)將該電腦程式傳輸到提出要求的一電腦(例如，一用戶端電腦)。
連接1670包含使計算裝置1600能夠與外部裝置通訊之硬體裝置(例如，無線及/或有線連接器及通訊硬體)以及軟體組件(例如，驅動程式、協定堆疊)。計算裝置1600可以是諸如其他計算裝置、無線存取點或基地台等的獨立裝置、以及諸如耳機、印表機、或其他裝置等的周邊裝置。
連接1670可包括多種不同類型的連接。為了普遍化，以細胞式連接1672及無線連接1674解說計算裝置1600。細胞式連接1672通常意指由各無線通訊業者(wireless carrier)提供的細胞式網路連接，例如，經由全球行動通訊系統(Global System for Mobile communication；簡稱GSM)或變形或衍生標準、分碼多工存取(Code Division MultipleAccess；簡稱CDMA)或變形或衍生標準、分時多工(Time Division Multiplexing；簡稱TDM)或變形或衍生標準、或其他的細胞式服務標準提供的細胞式網路連接。無線連接(或無線介面)1674意指非細胞式的無線連接，且可包括個人區域網路(諸如藍牙、近場通訊等的網路)、區域網路(諸如Wi-Fi)、及/或廣域網路(諸如WiMax)、或其他無線通訊。
周邊連接1680包括硬體介面及連接器、以及用來進行周邊連接之軟體組件(例如，驅動程式、協定堆疊)。我們應可了解：計算裝置1600可以是其他計算裝置之一 周邊裝置("至"1682)，且可具有與其連接之周邊裝置("來自" 1684)。計算裝置1600通常具有一"擴充基座"連接器，用以連接到其他計算裝置，以供諸如管理(例如，下載及/或上傳、改變、同步)計算裝置1600上的內容。此外，擴充基座連接器(docking connector)可讓計算裝置1600連接到某些周邊裝置，因而可讓計算裝置1600控制至諸如視聽系統或其他系統之內容輸出。
除了一專屬擴充基座連接器或其他專屬連接硬體之外，計算裝置1600可經由共同或標準式連接器而進行周邊連接1680。共同類型可包括通用序列匯流排(Universal Serial Bus；簡稱USB)連接器(可包括一些不同的硬體介面中之任何硬體介面)、其中包括MiniDisplayPort(MDP)之DisplayPort、高解析多媒體介面(High Definition Multimedia Interface；簡稱HDMI)、Firewire、或其他類型。
在本說明書中提及"一實施"、"一個實施例"、"某些實施例"或"其他實施例"時，意指以與該實施例有關之方式述及的一特定特徵、結構、或特性被包含在本發明的至少某些實施例中，但是不必然被包含在本發明的所有實施例中。在各處出現"一實施"、"一個實施例"、或"某些實施例"時，不必然都參照到相同的實施例。如果本說明書述及一組件、特徵、結構、或特性"可以"、"可能"、或"有可能"被包含，則該特定組件、特徵、結構、或特性不是必需被包含。如果本說明書或申請專利範圍提到"一"("a" or "an")元件，則並不意指只有一個該元件。如果本說明書或申請專利範圍提到"一額外的"元件，則並不排除有一個以上的該額外的元件。
此外，在一或多個實施例中，可以任何適當之方式結合該等特定特徵、結構、功能、或特性。例如，只要與一第一實施例及一第二實施例相關聯的該等特定特徵、結構、功能、或特性不是互斥的，則可結合該等兩個實施例。
此外，為了圖式及說明的簡化，也為了不模糊了本發明之揭示，所提供的各圖式中可能示出或可能不示出至積體電路(Integrated Circuit；簡稱IC)晶片及其他組件之習知的電源/接地連接。此外，為了避免模糊了本發明之揭示，可能以方塊圖之形式示出一些配置，此外，也考慮到與這些方塊圖配置的實施方式有關的細節是極度取決於將在其中實施本發明的揭示之平台(亦即，這些細節應是在熟悉此項技術者所當理解的範圍內)。當為了說明本發明揭示之實施例而述及一些特定細節(例如，電路)時，熟悉此項技術者當可了解：可在沒有這些特定細節的情形下，或可以這些特定細節的變化之方式，實施本發明之揭示。因此，本說明將被視為例示性而非限制性。
下文之例子係有關一些進一步的實施例。該等例子中之細節可被用於一或多個實施例中之任何地方。亦可以與一方法或程序有關之方式實施於此述及的設備之所有可供選擇採用的特徵。
例如，提供了一種設備，該設備包含：一決策回饋等化器(DFE)；以及在操作上被耦合到該DFE之一相位偵測器，當該相位偵測器收集具有現行位元的值不等於次一位元的值之現行位元及次一位元之資料位元時，相位偵測器根據實質上等於零的一混合脈波響應之一第一後標記值而設定一取樣相位。在一實施例中，該設備進一步包含用於將該DFE之一第一後標記值初始化為一非零值之邏輯。在一實施例中，當該相位偵測器被啟用時，該邏輯可操作而控制該DFE之該第一後標記值。在一實施例中，該邏輯可操作而決定該DFE之該第一後標記值。在一實施例中，該邏輯可操作而使用下列各項中之至少一項決定該DFE之該第一後標記值：符號對符號最小均方(SS-LMS)或逼零、基於位元錯誤、或均方誤差。
在一實施例中，該相位偵測器產生一時序誤差估計，該時序誤差估計受到以現行位元與次一位元間之差異表現的一過濾因素之影響。在一實施例中，該設備進一步包含另一相位偵測器，用以根據對基於一脈波響應的前標記值及後標記值之等化而設定一初始取樣相位。在一實施例中，該另一相位偵測器產生係為MMA時序誤差估計或一Qureshi時序誤差估計的一時序誤差估計。在一實施例中，該設備進一步包含用於將時脈資料恢復的操作排序使該另一相位偵測器在該相位偵測器操作之前操作之邏輯。在一實施例中，該相位偵測器產生係為一修正型MMB時序誤差估計之一時序誤差估計。
在另一例子中，提供了一種將鏈路上的資料取樣之方法。在一實施例中，該方法包含下列步驟：將一鏈路操作值初始化成有第一後標記造成的ISI實質上是零之一取樣相位存在；回應初始化，藉由啟用一相位偵測器而調整用於對該鏈路上的資料取樣之取樣相位；修改該DFE之第一後標記值，以便增加一脈波響應標記與前標記值間之差異；以及修改該相位偵測器之一輸出，以便追蹤該被修改的DFE之第一後標記值的改變。
在一實施例中，該相位偵測器產生一時序誤差估計，該時序誤差估計受到以該鏈路上接收的資料位元的一現行位元與一次一位元間之差異表現的一過濾因素之影響。在一實施例中，另一相位偵測器執行該初始化，而產生一時序誤差估計。在一實施例中，該另一相位偵測器使用MMA時序誤差估計或一Qureshi時序誤差中之一時序誤差估計產生該時序誤差估計。在一實施例中，該相位偵測器產生係為一修正型MMB時序誤差估計之一時序誤差估計。
在另一例子中，提供了一種系統，該系統包含：一記憶體單元；被耦合到該記憶體單元之一處理器，該處理器包含被配置成自一傳輸器接收資料之一接收器，該接收器包含一決策回饋等化器(DFE)以及在操作上被耦合到該DFE之一相位偵測器，該相位偵測器收集具有現行位元的值不等於次一位元的值之現行位元及次一位元之至少兩個資料位元，其中該相位偵測器根據實質上等於零的一基於 脈波響應之後標記值而設定一取樣相位；以及可讓該處理器與另一裝置通訊之一無線介面。
在一實施例中，該接收器進一步包含用於將該DFE之一第一後標記值初始化為一非零值之邏輯。在一實施例中，當該相位偵測器被啟用時，該邏輯可操作而控制該DFE之該第一後標記值。在一實施例中，該邏輯可操作而決定該DFE之該第一後標記值。在一實施例中，該接收器進一步包含另一相位偵測器，用以根據對基於一脈波響應的前標記值及後標記值之等化而設定一初始取樣相位。
在另一例子中，提供了一種設備，該設備包含：用於將一鏈路操作值初始化成有第一後標記造成的ISI實質上是零之一取樣相位存在之裝置；用於回應初始化而藉由啟用一相位偵測器以調整用於對該鏈路上的資料取樣之取樣相位之裝置；用於修改該DFE之第一後標記值而增加一脈波響應標記與前標記值間之差異之裝置；以及用於修改該相位偵測器之一輸出而追蹤該被修改的DFE之第一後標記值的改變之裝置。
在一實施例中，該設備進一步包含用於產生一時序誤差估計之裝置，該時序誤差估計受到以該鏈路上接收的資料位元的一現行位元與一次一位元間之差異表現的一過濾因素之影響。在一實施例中，另一相位偵測器執行該初始化，而產生一時序誤差估計。在一實施例中，該另一相位偵測器使用Mueller-Muller類型A時序誤差估計或Qureshi時序誤差中之一時序誤差估計產生該時序誤差估 計。在一實施例中，該相位偵測器產生係為一修正型Mueller-Muller類型B時序誤差估計之一時序誤差估計。
在另一例子中，提供了一種方法，該方法包含下列步驟：當在操作上被耦合到一DFE之一相位偵測器收集具有現行位元的值不等於次一位元的值之現行位元及次一位元之資料位元時，該相位偵測器根據實質上等於零的一混合脈波響應之一第一後標記值而設定一取樣相位。在一實施例中，該方法進一步包含下列步驟：將該DFE之一第一後標記值初始化為一非零值之邏輯。在一實施例中，該方法進一步包含下列步驟：當該相位偵測器被啟用時，控制該DFE之該第一後標記值。
在一實施例中，該方法進一步包含下列步驟：決定該DFE之該第一後標記值。在一實施例中，該方法進一步包含下列步驟：使用下列各項中之至少一項決定該DFE之該第一後標記值：SS-LMS或逼零、基於位元錯誤、或均方誤差。在一實施例中，該方法進一步包含下列步驟：由該相位偵測器產生受到以現行位元與次一位元間之差異表現的一過濾因素之影響之一時序誤差估計。在一實施例中，該方法進一步包含下列步驟：由另一相位偵測器根據對基於一脈波響應的前標記值及後標記值之等化而設定一初始取樣相位。
在一實施例中，該方法進一步包含下列步驟：由該另一相位偵測器產生係為Mueller-Muller類型A時序誤差估計或一Qureshi時序誤差估計的一時序誤差估計。在一實 施例中，該方法進一步包含下列步驟：將時脈資料恢復的操作排序，使該另一相位偵測器在該相位偵測器操作之前操作。在一實施例中，該方法進一步包含下列步驟：由相位偵測器產生係為一修正型Mueller-Muller類型B時序誤差估計之一時序誤差估計。
提供了將可讓讀者確定技術揭示的本質及主旨之一發明摘要。係在該發明摘要將不會被用來限制申請專利範圍的範圍或意義的理解下，提交該發明摘要。特此將最後的各申請專利範圍與該"實施方式"連動，而使每一申請專利範圍獨立對應一各別的實施例。
200‧‧‧接收器
201‧‧‧電壓共模方塊
202‧‧‧類比前端
203‧‧‧積分器
204‧‧‧誤差取樣器
205‧‧‧資料取樣器
206‧‧‧電流數位至類比轉換器
207‧‧‧重定時器
208‧‧‧數位部分
209‧‧‧類比增益控制邏輯
210‧‧‧偏移校準邏輯
211‧‧‧決策回饋等化邏輯
212‧‧‧時脈資料恢復邏輯

Claims (19)

  1. 一種用於鮑率時序恢復之設備，該設備包含：一決策回饋等化器；在操作上被耦合到該決策回饋等化器之一第一相位偵測器，當該第一相位偵測器收集具有一現行位元的值不等於一次一位元的值之該現行位元及該次一位元之資料位元時，該第一相位偵測器根據實質上等於零的一混合脈波響應之一第一後標記值而設定一取樣相位；以及一第二相位偵測器，用以設定該第一相位偵測器之操作初始條件，其中該決策回饋等化器之該第一後標記值被週期性地更新，以估計該混合脈波響應之一現行標記與一前標記之間的導數。
  2. 如申請專利範圍第1項之設備，進一步包含用於將該決策回饋等化器之該第一後標記值初始化為一非零值之邏輯。
  3. 如申請專利範圍第2項之設備，其中當該第一相位偵測器被啟用時，該邏輯可操作用以控制該決策回饋等化器之該第一後標記值。
  4. 如申請專利範圍第2項之設備，其中該邏輯可操作用以決定該決策回饋等化器之該第一後標記值。
  5. 如申請專利範圍第4項之設備，其中該邏輯可操作用以使用下列各項中之至少一項決定該決策回饋等化器之該第一後標記值：符號對符號最小均方(SS-LMS)或逼零； 基於位元錯誤；或均方誤差。
  6. 如申請專利範圍第1項之設備，其中該第一相位偵測器用以產生一時序誤差估計，該時序誤差估計受到以現行位元與次一位元間之差異表現的一過濾因素之影響。
  7. 如申請專利範圍第1項之設備，其中該第二相位偵測器，用以根據對基於一脈波響應的前標記值及後標記值之等化而設定一初始取樣相位。
  8. 如申請專利範圍第7項之設備，其中該第二相位偵測器用以產生係為Mueller-Muller類型A時序誤差估計或一Qureshi時序誤差估計的一時序誤差估計。
  9. 如申請專利範圍第7項之設備，進一步包含用於將時脈資料恢復的操作排序使該第二相位偵測器在該相位偵測器操作之前操作之邏輯。
  10. 如申請專利範圍第1項之設備，其中該第一相位偵測器用以產生係為一修正型Mueller-Muller類型B時序誤差估計之一時序誤差估計。
  11. 一種用於鮑率時序恢復之方法，該方法包含下列步驟：將一鏈路操作值初始化成有第一後標記造成的符號間干擾(ISI)實質上是零之一取樣相位存在；回應初始化，藉由啟用一第一相位偵測器而調整用於對該鏈路上的資料取樣之取樣相位；修改一決策回饋等化器第一後標記的一值，以便增加 一脈波響應標記與前標記值間之差異；以及修改該第一相位偵測器之一輸出，以便追蹤一被修改的決策回饋等化器第一後標記值的改變，其中一第二相位偵測器執行該初始化，用以產生該第一相位偵測器之操作的一時序誤差估計，其中該決策回饋等化器之一第一後標記值被週期性地更新，以估計該混合脈波響應之一現行標記與一前標記之間的導數。
  12. 如申請專利範圍第11項之方法，其中該第一相位偵測器用以產生一時序誤差估計，該時序誤差估計受到以該鏈路上接收的資料位元的一現行位元與一次一位元間之差異表現的一過濾因素之影響。
  13. 如申請專利範圍第11項之方法，其中該第二相位偵測器用以使用Mueller-Muller類型A時序誤差估計或一Qureshi時序誤差中之一時序誤差估計產生該時序誤差估計。
  14. 如申請專利範圍第11項之方法，其中該第一相位偵測器用以產生係為一修正型Mueller-Muller類型B時序誤差估計之一時序誤差估計。
  15. 一種用於鮑率時序恢復之系統，該系統包含：一記憶體單元；被耦合到該記憶體單元之一處理器，該處理器包含：一接收器，被配置成用以自一傳輸器接收資料，該接收器包含根據申請專利範圍第1至10項中之任一項之設備；以及 可讓該處理器與另一裝置通訊之一無線介面。
  16. 一種用於鮑率時序恢復之方法，該方法包含下列步驟：當在操作上被耦合到一決策回饋等化器之一第一相位偵測器收集具有一現行位元的值不等於一次一位元的值之該現行位元及該次一位元之資料位元時，該第一相位偵測器根據實質上等於零的一混合脈波響應之一第一後標記值而設定一取樣相位；以及藉由一第二相位偵測器來設定該第一相位偵測器之操作初始條件，其中該決策回饋等化器之該第一後標記值被週期性地更新，以估計該混合脈波響應之一現行標記與一前標記之間的導數。
  17. 如申請專利範圍第16項之方法，進一步包含下列步驟：將該決策回饋等化器之該第一後標記值初始化為一非零值。
  18. 如申請專利範圍第17項之方法，進一步包含下列步驟：當該第一相位偵測器被啟用時，控制該決策回饋等化器之該第一後標記值。
  19. 如申請專利範圍第18項之方法，進一步包含下列步驟：決定該決策回饋等化器之該第一後標記值。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10341145B2 (en) * 2015-03-03 2019-07-02 Intel Corporation Low power high speed receiver with reduced decision feedback equalizer samplers
US9882795B1 (en) * 2015-04-17 2018-01-30 Xilinx, Inc. Signal loss detector
US9813087B2 (en) * 2015-10-28 2017-11-07 Huawei Techonologies Co., Ltd. Clock tone power boosting
US9729254B1 (en) * 2016-03-18 2017-08-08 Samsung Electronics Co., Ltd Apparatus and method for providing east second order input intercept point calibration based on two tone testing
DE102016119689A1 (de) * 2016-10-17 2018-04-19 Robert Bosch Gmbh Verfahren und Vorrichtung zum Kompensieren eines bei einer seriellen Datenübertragung auftretenden Frequenzversatzes
US10181969B2 (en) * 2016-12-08 2019-01-15 Intel Corporation High performance receiver with single calibration voltage
US10374785B2 (en) * 2016-12-27 2019-08-06 Intel Corporation Clock phase adjustment using clock and data recovery scheme
US10148469B2 (en) * 2017-05-01 2018-12-04 Intel Corporation Apparatus and method for cancelling pre-cursor inter-symbol-interference
KR102403623B1 (ko) 2017-08-18 2022-05-30 삼성전자주식회사 클록 신호들 사이의 스큐를 조절하도록 구성되는 전자 회로
US10224937B1 (en) * 2018-04-20 2019-03-05 Xilinx, Inc. Clock and data recovery circuit having tunable fractional-N phase locked loop
US10404289B1 (en) 2018-05-31 2019-09-03 Inphi Corporation Maximum likelihood error detection for decision feedback equalizers with PAM modulation
US11240073B2 (en) * 2019-10-31 2022-02-01 Oracle International Corporation Adapative receiver with pre-cursor cancelation
JP7004392B2 (ja) * 2020-02-05 2022-01-21 Ｎｅｃプラットフォームズ株式会社 時刻同期装置、時刻同期システム及び時刻同期方法
KR20210133799A (ko) 2020-04-29 2021-11-08 삼성전자주식회사 클럭 및 데이터 복구 장치를 포함하는 데이터 송수신 시스템 및 이의 동작방법
TWI757212B (zh) * 2021-07-13 2022-03-01 瑞昱半導體股份有限公司 具有快速追鎖及頻寬穩定機制的時脈資料恢復電路及方法
US11658671B2 (en) 2021-09-22 2023-05-23 Apple Inc. Latency reduction in analog-to-digital converter-based receiver circuits
KR20230100171A (ko) 2021-12-28 2023-07-05 에스케이하이닉스 주식회사 심볼간 간섭을 제거하는 수신기
CN114710152B (zh) * 2022-02-11 2024-04-30 北京大学 一种使用交替边沿的波特率鉴相器电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050185742A1 (en) * 2004-02-24 2005-08-25 Ming-Kang Liu Optimum phase timing recovery in the presence of strong intersymbol interference
US20080240318A1 (en) * 2007-03-29 2008-10-02 Ehud Shoor Recovering precoded data using a Mueller-Muller recovery mechanism
TW201145955A (en) * 2010-06-02 2011-12-16 Novatek Microelectronics Corp Timing recovery controller and operation method thereof
TW201312981A (zh) * 2011-09-01 2013-03-16 Ralink Technology Corp 時序恢復模組與時序恢復方法
TWM449413U (zh) * 2011-03-15 2013-03-21 Intel Corp 用於時序恢復之設備及系統

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2570967B2 (ja) * 1993-07-08 1997-01-16 日本電気株式会社 Ｃｄｍａ受信機
US6891910B2 (en) 2000-01-14 2005-05-10 Silicon Image, Inc. Baud-rate timing recovery
US6975672B2 (en) * 2001-01-08 2005-12-13 Ericsson Inc. Apparatus and methods for intersymbol interference compensation in spread spectrum communications
US7388904B2 (en) * 2003-06-03 2008-06-17 Vativ Technologies, Inc. Near-end, far-end and echo cancellers in a multi-channel transceiver system
WO2008085299A1 (en) * 2007-01-09 2008-07-17 Rambus Inc. Receiver with clock recovery circuit and adaptive sample and equalizer timing
US8401065B2 (en) * 2011-02-14 2013-03-19 Fujitsu Limited Clock recovery circuit for receiver using decision feedback equalizer
US8649476B2 (en) * 2011-04-07 2014-02-11 Lsi Corporation Adjusting sampling phase in a baud-rate CDR using timing skew
WO2014209326A1 (en) * 2013-06-27 2014-12-31 Intel Corporation Low power equalizer and its training
US9143367B2 (en) * 2013-07-12 2015-09-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Clock and data recovery architecture with adaptive digital phase skew
US9294260B2 (en) * 2013-12-27 2016-03-22 Intel Corporation Phase adjustment circuit for clock and data recovery circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050185742A1 (en) * 2004-02-24 2005-08-25 Ming-Kang Liu Optimum phase timing recovery in the presence of strong intersymbol interference
US20080240318A1 (en) * 2007-03-29 2008-10-02 Ehud Shoor Recovering precoded data using a Mueller-Muller recovery mechanism
TW201145955A (en) * 2010-06-02 2011-12-16 Novatek Microelectronics Corp Timing recovery controller and operation method thereof
TWM449413U (zh) * 2011-03-15 2013-03-21 Intel Corp 用於時序恢復之設備及系統
TW201312981A (zh) * 2011-09-01 2013-03-16 Ralink Technology Corp 時序恢復模組與時序恢復方法

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Publication number Publication date
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