KR20150137999A - 보 레이트 타이밍 복구를 위한 방법 및 장치 - Google Patents

보 레이트 타이밍 복구를 위한 방법 및 장치 Download PDF

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Abstract

결정 피드백 등화기(DFE); 및 DFE에 연동된 위상 검출기를 포함하고, 위상 검출기는, 위상 검출기가 현재 비트의 값이 다음 비트의 값과 같지 않도록 하여 현재 비트와 다음 비트를 갖는 데이터 비트들을 수집할 때, 실질적으로 제로와 같은 복합 펄스 응답의 제1 포스트-커서 값에 기초하여 샘플링 위상을 설정하는 장치가 설명된다.

Description

보 레이트 타이밍 복구를 위한 방법 및 장치{METHOD AND APPARATUS FOR BAUD-RATE TIMING RECOVERY}
보 레이트(baud rate)(즉, 데이터 레이트에서의 샘플링) 위상 검출기는, 오버샘플링 기반의 타이밍 복구에 비해 더 양호한 전력, 더 적은 복잡성 및 면적 사용으로 인해 고속 직렬 링크(예를 들어, 8 Gb/s보다 큰 데이터 레이트를 갖는 링크)에서 널리 이용된다. 그러나, 일반적으로 뮐러-뮐러(Mueller-Muller) 위상 검출기 기반의 타이밍 기능이라고 하는, 흔히 이용되는 타이밍 기능은, 제1 프리커서(pre-cursor)로부터의 심볼간 간섭(ISI; Inter-Symbol Interference)을 제로로 구동하여 강력한 타이밍 고정(timing lock)을 제공하기 위해, 전송기 또는 수신기에서 강한 프리-엠퍼시스(pre-emphasis)가 신호에 적용될 것을 요구할 수 있다. 여기서, 타이밍 고정이란, 입력 지터(input jitter)에 최대 허용오차를 제공하는 방식으로 샘플링 클록 엣지(sampling clock edge)를 위치결정(positioning)하는 것을 말한다.
수신된 데이터 아이(data eye) 내에서의 샘플링 클록 엣지 위치의 좌-우 센터링(left-right centering)(즉, 수평 센터링)은 프리-엠퍼시스의 강력한 기능이다. 프리-엠퍼시스 외에도 디-엠퍼시스(de-emphasis)가 요구될 수 있는 고손실 채널의 경우, 결과적 데이터 아이 마진(data eye margin)은, 고도로 스케일링된 CMOS 프로세스에서는 높은 이득과 높은 대역폭을 달성하기 어렵기 때문에, 적용될 수 있는 최대 부스트(즉, 프리-엠퍼시스와 디-엠퍼시스의 조합)에 의해 및 수신기의 가용 이득에 의해 제한될 수 있다. 따라서, 그렇게 많은 프리-엠퍼시스를 요구하지 않고 비-제로 제1 프리커서 ISI를 용인할 수 있고 추가 이득을 요구하지 않는 보 레이트 샘플링 방법이 매우 바람직하다.
본 개시의 실시예는 본 개시의 다양한 실시예의 첨부된 도면과 이하의 상세한 설명으로부터 더 완전히 이해될 것이지만, 본 개시를 특정한 실시예로 제한해서는 안 되고, 단지 설명과 이해의 목적일 뿐이다.
도 1은 본 개시의 한 실시예에 따른 보 레이트 타이밍 복구를 위한 장치를 갖는 수신기를 갖춘 컴퓨팅 시스템을 나타낸다.
도 2는 본 개시의 한 실시예에 따른 보 레이트 타이밍 복구를 위한 장치를 갖는 수신기를 나타낸다.
도 3은 뮐러-뮐러 타입 A 위상 검출기를 이용한 클록 엣지 위치결정을 도시하는 플롯을 나타낸다.
도 4는 한 실시예에 따른, 전송기, 채널, 수신기 프론트 엔드, 및 수신기 결정 피드백 등화기(decision feedback equalizer)의 등화된 복합 펄스 응답(equalized composite pulse response)을 도시하는 플롯을 나타낸다.
도 5는 본 개시의 한 실시예에 따른 CDR의 결합된 루프 적응을 위한 방법 플로차트를 나타낸다.
도 6은 본 개시의 한 실시예에 따른 커서와 프리-커서 사이의 차이의 미분을 계산함으로써 DFE의 제1 탭(DFE1)의 값을 동적으로 설정하기 위한 방법 플로차트를 나타낸다.
도 7은 본 개시의 한 실시예에 따른 보 레이트 타이밍 복구를 위한 장치를 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(System-on-Chip)이다.
일부 실시예는, 데이터 비트 시퀀스에서 현재 비트가 다음 비트와 같지 않은 샘플링된 데이터 비트들로부터 위상 정보가 수집되는 수정된 뮐러-뮐러 타입 B(MMB) 위상 검출기를 갖는 수신기를 기술한다. 한 실시예에서, 커서와 프리커서의 차이가 최대화(즉, 증가)되도록 결정 피드백 등화기(DFE)의 제1 포스트 커서 탭(post cursor tap)의 값을 설정하는 방법이 제공된다. 한 실시예에서, 뮐러-뮐러 타입 A(MMA) 위상 검출기가 수정된 MMB 위상 검출기와의 최종 동작을 위한 초기 조건을 셋업하는데 이용되도록 적응 시퀀스를 관리하기 위해 제어 루프가 제공된다. 실시예들이 뮐러-뮐러 타입 위상 검출기를 참조하여 설명되지만, 실시예들의 다양한 양태에 따라 다른 타입의 위상 검출기가 이용될 수도 있다.
한 실시예에서, DFE와 DFE에 연동된(operationally coupled) 위상 검출기를 포함하는 장치가 제공된다. 한 실시예에서, 위상 검출기는, 현재 비트의 값이 다음 비트의 값과 같지 않도록 하여, 현재 비트 및 다음 비트를 갖는 적어도 3개의 데이터 비트를 수집한다. 한 실시예에서, 위상 검출기는 실질적으로 제로와 동등한 복합 펄스 응답의 제1 포스트-커서 값에 기초하여 샘플링 위상을 설정한다. 한 실시예에서, 제3 데이터 비트는 위상 검출기 출력의 방향을 결정하는데 이용되는 이전 비트이다. 한 실시예에서, 장치는 DFE의 제1 탭(이하에서부터 DFE1이라 함)의 값을 비-제로 값으로 초기화하는 로직을 더 포함한다. 한 실시예에서, 로직은 위상 검출기가 인에이블될 때 DFE1을 제어하도록 동작가능하다. 한 실시예에서, 로직은 DFE1을 결정하도록 동작가능하다. 한 실시예에서, 로직은 SS-LMS(Sign-Sign Least Mean Square); 비트 에러 기반의 제로-강제(zero-forcing), 또는 평균 제곱 에러 중 적어도 하나를 이용하여 DFE1을 결정하도록 동작가능하다. 한 실시예에서, 위상 검출기는, 현재 비트와 다음 비트 간의 차이로 표현되는 필터링 계수에 종속되는 타이밍 에러 추정치를 생성한다.
한 실시예에서, 장치는 복합 펄스 응답의 펄스 응답 프리커서 및 포스트-커서 값들을 일치시키는 것에 기초하여 초기 샘플링 위상을 설정하는 다른 위상 검출기를 더 포함한다. 한 실시예에서, 다른 위상 검출기는 MMA 타이밍 에러 추정치 또는 Qureshi 타이밍 에러 추정치인 타이밍 에러 추정치를 생성하는데 이용된다. 한 실시예에서, 장치는 다른 위상 검출기가 위상 검출기의 동작 이전에 동작하도록 클록 데이터 복구의 동작을 시퀀싱하는(sequence) 로직을 더 포함한다. 한 실시예에서, 위상 검출기는 수정된 MMB 타이밍 에러 추정치인 타이밍 에러 추정치를 생성한다.
실시예들은, 프리-엠퍼시스가 훨씬 감소되거나 심지어 없는 클록 및 데이터 복구; 아이(eye)에서의 샘플링 엣지 위치의 더 양호한 수평 센터링; 및 수신기 이득에 대한 더 낮은 요건을 포함한, 종래의 보 레이트 위상 검출 방법에 비해 다수의 개선으로 이어진다. 종래의 보 레이트 위상 검출에 대한 이들 예시적 이점들은 고손실 채널(예를 들어, 30 dB보다 큰 손실을 갖는 채널)에서 동작하는 직렬 링크(예를 들어, PCIe(Peripheral Component Interface Express))에 이용되는 보 레이트 위상 검출의 전력, 면적 및 복잡도 혜택을 가능케 한다.
이하의 설명에서, 본 개시의 실시예들의 더 철저한 설명을 제공하기 위하여 수 많은 세부사항이 논의된다. 그러나, 본 개시의 실시예들은 이들 구체적인 세부사항 없이도 실시될 수 있다는 것이 통상의 기술자에게 명백할 것이다. 다른 예에서, 공지된 구조와 디바이스들은, 본 개시의 실시예를 흐리게 하는 것을 피하기 위하여, 상세히가 아니라 블록도 형태로 도시된다.
실시예의 대응하는 도면에서, 신호는 라인으로 표현된다는 점에 유의한다. 일부 라인은, 더 많은 구성 신호 경로들을 표시하기 위해 더 두꺼울 수 있고, 및/또는 주 정보 흐름 방향을 표시하기 위해 하나 이상의 끝에서 화살표를 가질 수도 있다. 이러한 표시들은 제한을 의도하고자 함이 아니다. 오히려, 라인들은 회로 또는 논리 유닛의 더 용이한 이해를 가능케하기 위해 하나 이상의 실시예와 연계하여 이용된다. 설계 필요성 또는 선호에 의해 결정되는, 임의의 표현된 신호는 실제로, 어느쪽의 방향으로도 이동할 수 있는 하나 이상의 신호를 포함할 수 있고 임의의 적절한 타입의 신호 방식으로 구현될 수도 있다.
명세서 전체를 통해, 및 청구항들에서, 용어 "접속된"은, 어떠한 중간 디바이스도 없이, 접속되는 것들 사이의 직접적인 전기 접속을 의미한다. 용어 "결합된"은, 접속되는 것들 사이의 직접적인 전기 접속 또는 하나 이상의 수동 또는 능동 중간 디바이스들을 통한 간접 접속을 의미한다. 용어 "회로"는, 원하는 기능을 제공하기 위해 서로 협력하도록 배열된 하나 이상의 수동 및/또는 능동 컴포넌트를 의미한다. 용어 "신호"는 적어도 하나의 전류 신호, 전압 신호, 또는 데이터/클록 신호를 의미한다. 단수 표현("a", "an" 및 "the")의 의미는 복수 참조를 포함한다. "에서(in)"의 의미는 "에서(in)" 및 "상에(on)"를 포함한다.
용어 "스케일링"이란 일반적으로 한 프로세스 기술로부터 또 다른 프로세스 기술로 설계(설계도 및 레이아웃)를 변환하는 것을 말한다. 용어 "스케일링"이란 일반적으로 또한, 레이아웃과 디바이스를 동일한 기술 노드 내에서 축소(downsize)하는 것을 말한다. 용어 "스케일링"이란 또한, 신호 주파수를, 또 다른 파라미터, 예를 들어, 전원 레벨에 관하여 조절하는 것(예를 들어, 늦추는 것)을 말할 수도 있다. 용어 "실질적으로", "근접한", "대략", "부근", 및 "약"은, 일반적으로 목표 값의 +/- 20% 이내에 있다는 것을 말한다.
달리 명시하지 않는 한, 공통된 객체를 기술하는 서수사 "제1", "제2", 및 "제3" 등의 이용은, 유사한 객체들의 상이한 사례들이 언급되고 있다는 것을 나타낼 뿐이며, 그렇게 기술된 객체들이, 시간적으로, 공간적으로, 등급에 있어서, 또는 기타 임의의 방식으로, 주어진 순서로 되어야 한다는 것을 암시하고자 함이 아니다.
실시예의 목적을 위해, 트랜지스터는, 드레인, 소스, 게이트, 및 벌크 단자를 포함하는, 금속 산화물 반도체(MOS) 트랜지스터이다. 트랜지스터는 또한, Tri-Gate 및 FinFET 트랜지스터, 게이트 올 어라운드 원통형 트랜지스터(Gate All Around Cylindrical Transistor) 또는 탄소 나노튜브나 스핀트로닉(spintronic) 소자와 같은 트랜지스터 기능을 구현하는 기타의 소자를 포함한다. 소스 및 드레인 단자들은 동일한 단자들일 수 있고 여기서는 교환가능하게 사용된다. 통상의 기술자라면, 다른 트랜지스터들, 예를 들어, 쌍극성 접합 트랜지스터 - BJT, PNP/NPN, BiCMOS, CMOS, eFET 등이 본 개시의 범위로부터 벗어나지 않고 사용될 수 있다는 것을 이해할 것이다. 용어 "MN"은, n-타입 트랜지스터(예를 들어, NMOS, NPN BJT 등)를 나타내고, 용어 "MP"는 p-타입 트랜지스터(예를 들어, PMOS, PNP BJT 등)를 나타낸다.
도 1은 본 개시의 한 실시예에 따른 보 레이트 타이밍 복구를 위한 장치를 갖는 수신기를 갖춘 컴퓨팅 시스템(100)을 나타낸다. 한 실시예에서, 컴퓨팅 시스템(100)은, 디바이스(101), 디바이스(102), 및 전송 라인(TL; transmission line)을 포함한다. 디바이스(101)는 디바이스(102)의 수신기(RX)(104)에 TL을 통해 데이터를 전송하는 전송기(TX)(103)를 포함한다. 한 실시예에서, RX(104)는 보 레이트 타이밍 복구(105)를 위한 장치를 포함한다.
한 실시예에서, 보 레이트 타이밍 복구(105)는, DFE와, 현재 비트 Dk와 이전 비트 Dk -1을 갖는 적어도 2개의 데이터 비트 D를 수집하고, 복합 펄스 응답 프리커서 및 포스트-커서 값들을 일치시키는 것에 기초하여 초기 샘플링 위상을 설정하는 제1 위상 검출기(예를 들어, 여기서는 "다른" 위상 검출기라고도 하는, MMA 위상 검출기)를 포함한다. 한 실시예에서, 보 레이트 타이밍 복구(105)는 DFE에 연동된 제2 위상 검출기(예를 들어, 수정된 MMB 위상 검출기)를 더 포함한다. 한 실시예에서, 제2 위상 검출기는, 현재 비트 Dk의 값이 다음 비트 Dk+1의 값과 같지 않도록 하여, 적어도 3개의 데이터 비트를 수집한다. 한 실시예에서, 제3 데이터 비트는 위상 검출기 출력의 방향을 결정하는데 이용된다. 한 실시예에서, 제2 위상 검출기는 실질적으로 제로와 동등한 복합 펄스 응답 포스트-커서 값에 기초하여 샘플링 위상을 설정한다. 한 실시예에서, 장치는, 펄스 응답에서 제1 포스트-커서가 실질적으로 제로(또는 제로)인 적어도 한 샘플링 포인트가 존재하도록 제2 위상 검출기가 인에이블될 때 DFE1을 제어하는 로직을 더 포함한다.
도 2는 본 개시의 한 실시예에 따른 보 레이트 타이밍 복구를 위한 장치를 갖는 수신기(200)(예를 들어, RX(104))를 나타낸다. 임의의 다른 도면의 요소와 동일한 참조 번호(또는 명칭)를 갖는 도 2의 요소는 설명된 것과 유사하지만 이것으로 제한되지 않는 임의의 방식으로 동작 또는 기능할 수 있다는 점을 지적하고자 한다.
한 실시예에서, 수신기(200)는, 전압 공통 모드 블록(VCM)(201), 저항 R1 및 R2, 아날로그 프론트 엔드(AFE; analog front end)(202), 적분기(203), 에러 샘플러(204), 데이터 샘플러(205), 전류 디지털 대 아날로그 변환기(I-DAC)(206); 및 리-타이머(Re-timer)(207)를 갖는 아날로그 부분을 포함한다. 한 실시예에서, 수신기(200)는, 보 레이트 타이밍 복구를 위한 장치를 포함하는 디지털 부분 RxDIG(208)를 포함한다. 한 실시예에서, RxDIG(208)는, 아날로그 이득 제어(AGC) 로직(209), 오프셋 캘리브레이션 로직(Offset Calibration logic)(210), DFE 로직(211), 및 클록 데이터 복구(CDR) 로직(212)을 포함한다.
본 개시에서 사용되는 몇 개의 심볼과 약어를 여기서 제시한다: "CDR"이란 클록 데이터 복구(Clock Data Recovery)를 말한다; "DFE"란 결정 피드백 등화(Decision Feedback Equalization)를 말한다; "SS-LMS"란 사인-사인 최소 평균 제곱(Sign-Sign Least Mean Square)을 말한다; "DFE1"이란 제1 포스트-커서 DFE 탭의 값을 말한다; "Vref"란 에러 샘플들을 생성하는데 이용되는 기준 전압을 말한다. 이것은 "타겟 신호 크기(Target Signal Magnitude)"라고도 한다; "D n "이란 n번째 아날로그 데이터 샘플의 값을 말한다; "E n = |D n | - Vref"란 n번째 아날로그 데이터 샘플과 타겟 신호 크기간의 차이를 말한다; "d n "이란 n번째 샘플의 부호를 말한다; "e n "이란 n번째 샘플의 에러의 부호를 말한다; "Φ n "이란 n번째 샘플로부터의 위상 에러를 말한다; "h 0 "이란 복합 펄스 응답(예를 들어, 전송기 유한 임펄스 응답, 채널, 수신기 선형 등화, 및 수신기 DFE)의 커서 값을 말한다; "h 1 "이란 복합 펄스 응답의 제1 포스트-커서 값을 말한다; "h -1 "이란 복합 펄스 응답의 제1 프리커서 값을 말한다; "h(t)"란 시간의 함수로서의 복합 펄스 응답을 말한다.
한 실시예에서, Data_in은 TX(103)로부터 TL을 통해 AFE(202)에 의해 수신된다. 한 실시예에서, VCM(201)은 AFE(202)의 증폭기(미도시)에 의해 데이터가 수신되기 이전에 차동 신호 Data_in의 공통 모드를 설정한다. 한 실시예에서, AGC(209)는 제어 신호 γn에 의해 증폭기의 이득을 제어한다. 한 실시예에서, AFE(202)에 의해 복구된 데이터는 샘플링되고 합산기(203)에 의해 시간에 관해 적분되어 에러 샘플 e[m-1:0]과 데이터 샘플 d[m-1:0]를 생성하고, 에러 샘플 e[m-1:0]과 데이터 샘플 d[m-1:0]는 그 다음에 클록을 복구하고 실질적으로 데이터 아이의 중간에서의 샘플링 클록 엣지 위치(이하에서부터 ΦVCO라고 함)를 조정하기 위해 RxDIG(208)에 의해 이용된다.
한 실시예에서, 데이터 샘플러(205)는 AFE(202)의 출력 yn을 샘플링하여 'm'개의 데이터 샘플(즉, dn-1 ... dn-m)을 생성한다. 한 실시예에서, 에러 샘플러(204)는 현재의 AFE 출력 yn을 Vref와 비교하여 'm'개의 에러 샘플(즉, en-1,... en-m)을 생성한다. 한 실시예에서, I-DAC(206)는 "P-1"개의 제어 비트 c1 내지 cP를 오프셋 캘리브레이션 로직(210)으로부터 수신하여 AFE(202)의 출력에서의 신호 yn에 존재하는 ISI를 상쇄하기 위한 전압 VCn을 생성하고, 여기서, "P", "m", 및 "n"은 정수이다. 도 2는 도 3 내지 도 6을 참조하여 설명된다.
도 3은 MMA 위상 검출기를 이용한 클록 엣지 위치결정을 도시하는 플롯(300)을 나타낸다. 임의의 다른 도면의 요소와 동일한 참조 번호(또는 명칭)를 갖는 도 3의 요소는 설명된 것과 유사하지만 이것으로 제한되지 않는 임의의 방식으로 동작 또는 기능할 수 있다는 점을 지적하고자 한다.
여기서, x-축은 시간이고, y-축은 전압이다. 파형(301)은 AFE(202)의 출력이고 에러 샘플러(204)에 입력된다. 데이터 샘플 Dn(즉, 파형(301))이 +Vref 위에 있을 때, E(즉, 에러)는 양(positive)이고 en은 "+1"과 같다. 데이터 샘플 Dn(즉, 파형(301))이 +Vref 아래로서 제로 위에 있을 때, E는 음(negative)이고 en은 "-1"과 같다. 데이터 샘플 Dn(즉, 파형(301))이 0 아래로서 -Vref 위에 있을 때, E는 음이고 en은 "-1"과 같다. 데이터 샘플 Dn(즉, 파형(301))이 -Vref 아래에 있을 때, E는 양이고 en은 "+1"과 같다. 파형(303) CK는 데이터를 포착하는 다양한 샘플링 엣지 위치를 도시한다. 도 3의 표(302)는, 다음과 같이 계산되는 위상 에러에 따른 제1 위상 검출기(예를 들어, MMA 위상 검출기)의 진리표를 도시한다:
Figure pat00001
여기서, e=sign(E)이다.
다시 도 2를 참조하면, 한 실시예에서, (CDR(212)의 일부인) MMA 위상 검출기는 초기 조건을 셋업하는데 이용된다. 한 실시예에서, MMA 위상 검출기는, 현재 비트 및 이전 비트를 갖는 적어도 2개의 데이터 비트를 수집하고, DFE(211)의 임펄스 응답 프리커서 값과 포스트-커서 값을 일치시키는 것에 기초하여 초기 샘플링 위상을 설정한다. 한 실시예에서, MMA 위상 검출기는 제1 프리커서 및 제1 포스트-커서 탭들로부터의 ISI가 동일하도록 샘플링 위상을 조절한다:
Figure pat00002
한 실시예에서, 초기 샘플링 위상에 대한 초기 조건이 MMA 위상 검출기에 의해 설정된 후에, (CDR(212)의 일부인) 수정된 MMB 위상 검출기는 동작을 개시하고, 여기서, 비트 시퀀스에서 현재 비트가 다음 비트와 동등하지 않은 샘플링된 데이터 비트들로부터 위상 정보가 수집된다:
Figure pat00003
한 실시예에서, (CDR(212)의 일부일 수 있는) 로직은, 커서와 프리커서의 차이가 최대화(즉, 증가)되도록 DFE(211)의 DFE1을 설정하도록 동작가능하다. 한 실시예에서, 수정된 MMB 위상 검출기는, 현재 비트의 값이 다음 비트의 값과 같지 않도록 하여, 적어도 3개의 데이터 비트를 수집한다. 한 실시예에서, 수정된 MMB 위상 검출기는 실질적으로 제로와 동등한 복합 펄스 응답의 제1 포스트-커서의 값에 기초하여 샘플링 위상을 설정한다. 여기서, 제1 포스트-커서로 인한 ISI는 샘플링 위치가 고정된 위치로부터 멀리 이동할 때 타이밍에 관한 피드백을 제공하여, 타이밍 기능 평형점(equilibrium point)이 다음과 같이 복합 펄스 응답의 관점에서 표현될 수 있게 할 수 있다:
Figure pat00004
DFE1이 DFE(211)에 의해 제로로 구동되는 전형적인 직렬 링크에서, 타이밍(CDR)과 제1 포스트-커서 상쇄(DFE1)에 대한 기준이 기본적으로 동일하여, 불충분하게 결정되는 문제(underdetermined problem)로 이어지기 때문에, MMB 타이밍 기능은 이용가능하지 않을 수도 있다. 일부 실시예에서, 제1 포스트-커서 DFE를 갖춘 시스템에서도 MMB 타이밍 기능의 이용을 허용하는, DFE1을 설정하는 대안적 방법이 도입된다. 이러한 실시예에서, (수정된 MMB 위상 검출기로부터 얻어지는) MMB 타이밍 기능이 제1 프리커서로부터의 제로 또는 작은 ISI를 가져야 하는 요건없이 샘플링 위치(즉, 클록 엣지 위치)를 설정하는데 이용될 수 있다. 이 경우에, CDR(212)이 그 고정된 위치에 있는 동안 DFE1의 값에서의 변화는 제1 포스트-커서 ISI의 도입을 초래하고, 이는 CDR(212) 루프에 타이밍 피드백을 제공하여 제1 포스트-커서 ISI를 다시 제로로 되게 하도록 샘플링 위치를 이동시킨다.
실시예들이 수정된 MMB 위상 검출기와 결합된 DFE1을 설정하는 2개의 예를 설명하고 있지만, MMB 타이밍 기능과 결합된 DFE1을 설정하기 위해 임의 개수의 기준이 이용될 수 있다. 하나의 이러한 예는 Vref가 모든 샘플의 중앙값(median) 강도를 추적(track)할 때이다. 하나의 이러한 실시예에서, Vref보다 강한 샘플들, 즉 En > 0이고 dn = dn+1인 샘플들의 확률 p가 먼저 계산된다. 한 실시예에서, 확률 p를 계산한 후에, DFE1은, 다음과 같은 표현되는 바와 같이, 확률 p가 미리 결정된 상수와 같도록 설정된다:
Figure pat00005
한 실시예에서, DFE1이 이 확률 p를 0.5와 같게 하도록 설정된다면, 결과적인 클록 엣지 샘플링 위치는 제로 강제 DFE1 제어(zero forcing DFE1 control)와 결합된 전통적인 MMA 위상 검출기로부터 얻어진 것과 동등하다. 즉, 다음 비트는 현재 비트에 어떠한 순 영향도 미치지 않는다. 한편, 확률 p가 0.5보다 큰 임의의 값이 되도록 설정된다면, 프리커서(다음 비트)의 영향이 커서(현재 비트)에 구조상으로(constructively) 추가될 것이다, 즉, 프리커서 ISI가 제로보다 크다. 이것은 샘플링 위치가 p=0.5인 경우에 비해 시간적으로 나중으로 밀리게 할 것이다.
또 다른 예는, Vref가 다음 데이터 비트가 현재 데이터 비트와 같지 않은, 즉 d n != d n+1 인, 데이터 샘플들의 중앙값 강도를 추적하는 때이다. 이러한 실시예에서, 클록 엣지의 샘플링 위치를 스위핑(sweep)하는 놉(knob)으로서 DFE1을 이용하여, DFE1은 Vref가 최대화되는 값(즉, 그 범위에서 최고값)으로 설정된다. 이 동작(즉, 미분 DFE)은 다음과 같이 표현될 수 있다:
Figure pat00006
여기서, h(t)는 복합 펄스 응답이고 TUI는 단위 간격(UI; unit interval) 내에서의 시간 오프셋을 야기한다. 시간 TUI과 DFE1의 값 사이에 선형 관계를 가정하면, 이 가정은 DFE1의 작은 섭동(perturbation)에 대해 유효하며, 상기 미분은 한 실시예에 따라 DFE1 값에 관해 구현된다. 도 6은 본 개시의 한 실시예에 따른 미분 DFE 기반의 보 레이트 타이밍 복구를 위한 방법 플로차트를 나타낸다.
도 4는, 한 실시예에 따른, 수신기 결정 피드백 등화기 이전과 이후의, 전송기, 채널, 수신기 프론트 엔드의 복합 펄스 응답을 도시하는 플롯(400)을 나타낸다. 임의의 다른 도면의 요소와 동일한 참조 번호(또는 명칭)를 갖는 도 4의 요소는 설명된 것과 유사하지만 이것으로 제한되지 않는 임의의 방식으로 동작 또는 기능할 수 있다는 점을 지적하고자 한다.
여기서 x-축은 인입 데이터 Data_in의 단위 간격(UI)으로 표현된 시간을 나타내고, y-축은 한개 UI 폭인 단일의 전송된 펄스로 인한 신호 크기이다. 플롯(400)은 서로 중첩된 2개의 파형을 도시한다. 제1 파형은 파형(401)이고 제2 파형은 파형(402)이다. 파형(402)은 DFE(211) 보정 이전의 링크 펄스 응답을 나타낸다. 여기서, 파형(401)은 DFE 보정 이후의 링크 펄스 응답을 나타낸다. 샘플 시간에서의 펄스 응답이 포스트-커서 조건(post-cursor terms)에 대해 제로라는 사실에서 DFE의 작용은 명확히 가시적이다.
다시 도 2로 돌아가면, 한 실시예에서, DFE1은 수정된 MMB 위상 검출기와 결합되고 여기서 샘플링된 비트 스트림은 유효한 위상 샘플들을 다음 비트가 현재 비트와 상이한 것들로 제한하도록 필터링된다. 한 실시예에서, (펄스 응답 커서의 진폭을 추적하는 루프인) Vref 추적 루프에서 동일한 필터링이 구현될 수 있다. 한 실시예에서, 최대 Vref를 갖는 클록 엣지 샘플링 위치를 탐색하기 위해 DFE1을 이용하는 아이디어는, 필터링된 펄스 응답의 미분: h(t) - h(t- T UI )을 추정하기 위하여, 주기적으로, DFE1이 명시적으로 디더링(dither)되는 동적 구현으로 확장된다. 이러한 미분 계산을 위한 알고리즘을 도시하는 플로차트가 도 5와 도 6을 참조하여 설명된다.
다시 도 2로 돌아가면, 초기 루프 취득 동안 CDR(212)과 DFE1 루프를 고정하는 동작들의 정렬(ordering)시에, DFE1 값이 초기에 0이라면, 대다수의 경우에, 유효한 샘플링 위치가 없을 것이고 그에 따라 CDR(212) 루프는 고정되지 못할 수도 있다. 따라서, DFE1이 제로인 것은 클록 엣지 취득을 위한 실용적인 초기 조건이 되지 못할 수 있다. 한 실시예에서, 초기 취득은 MMA 타이밍 기능을 이용하여 이루어지고, 그 다음, 예를 들어, 전통적인 SS-LMS 업데이트를 이용한 DFE1 취득이 후속된다. 초기 취득의 완료시, 타이밍 기능은 MMB로 전환되고, 그 다음, 플로차트에 도시된 DFE1 알고리즘으로의 전환이 후속된다. 프론트 엔드 감쇠기, Vref, CDR(212) 및 DFE1 및 DFE2 제어 루프들의 상태를 도시하는 복합 적응 시퀀스가 표 1에 요약되어 있다.
Figure pat00007
라벨 행 아래의 제1 행은, MMA 위상 검출기가 타이밍 기능을 수행하고, DFE1이 SS-LMS를 이용하여 계산되는 시간 0 내지 T0의 지속기간을 나타낸다. SS-LMS는 DFE1을 계산하기 위한 많은 방법들 중 하나이다. 이러한 실시예에서, CDR(212)의 2차 루프(second order loop)는 ON으로 되고 수정된 MMB 위상 검출기는 OFF로 남아 있다. 여기서, CDR(212)의 2차 루프란 2차 루프 필터를 갖는 제어 루프를 말한다. 실시예가 2차 루프를 설명하고 있지만, 더 고차(예를 들어, 3차) 또는 더 저차 루프도 역시 응용에 따라 이용될 수 있다. 라벨 행 아래의 제1 행은 Vref가 커서를 추적하고 제로-강제를 수행하여 DFE1을 계산하는 초기화 국면(initialization phase)이다. 이러한 실시예에서, DFE1 초기화된 값은 세이브(즉, 동결(frozen))된다.
SS-LMS(제로 강제와 동일)를 이용하여 DFE1이 계산된 후에 및 T0 내지 T1의 지속기간 동안에, 수정된 MMB 위상 검출기가 ON으로 되고 MMA는 OFF로 된다. 이 실시예에서, Vref는 커서와 프리커서 사이의 차이를 추적한다. 이 실시예에서, CDR(212)의 2차 루프는 OFF로 된다. DFE1 값은 구 값(old value)으로 남아 있고 수정된 MMB 위상 검출기는 새로운 샘플링 위치 ΦVCO를 계산하기 시작한다. 시간 T1과 T2 사이에서, CDR(212)의 2차 루프는 ON으로 되어 인입 데이터 스트림과 수신기 기준 클록 사이의 임의의 주파수 차이를 추적한다. 시간 T2와 T3 사이에서, DFE1 값은 미분 방법(예를 들어, 도 6의 플로차트(600))을 이용하여 계산되는 반면 CDR(212)은 수정된 MMB 위상 검출기 타이밍 기능에 기초하여 계속해서 샘플링 위치를 업데이트한다. 이 프로세스는 계속되고 클록 엣지는 데이터 아이의 중간에서의 DFE1 값들(및 고차 DFE 값들)을 이용하여 위치결정된다.
공지된 방식에 비해 실시예로부터 수 개의 기술적 효과가 명백하다. 예를 들어, 실시예는 다음의 것을 야기한다: 더 높은 아이 마진(eye margin) 및 지터 허용오차; 전송기측 상에서 프리커서로부터 포스트-커서로 더 많은 등화를 이동시킴으로써 전송기측으로부터의 부스트 요건을 감소(더 낮은 속도의 경우, 잠재적으로 완전히 제거)시키는 더 큰 융통성; 등화 능력을 갖지 않는 전송기와 인터페이싱하는 경우와 같은 특정 응용에서 혜택이 되는, 중간 손실(예를 들어, 25 dB) 채널에 대한 어떠한 전송 등화도 없이 및 더 높은 속도(예를 들어, 8 Gb/s)에서 동작하는 더 큰 융통성; 더 낮은 시스템 이득 요건, 다른 말로, 수신기 이득에 대한 더 낮은 요건 또는 전송기측 상에서 스윙을 감소시키는 옵션, 전력 및/또는 면적 절감; 더 간단한 위상 검출, 즉, 고속의, 레이턴시 민감한 CDR(212) 제어 루프에서의 추가 복잡성이 없음; 그 대역폭이 CDR(212)의 대역폭만큼 중요하지 않은 저속 DFE1 제어 루프에서 더 복잡한 신호 처리를 추가하는 더 많은 융통성; 및 추가 아날로그 회로가 없음, 즉, 기존의 보 레이트 CDR(212) 구현들 외에 순수 디지털 구현이 이용될 수 있다.
도 5는 본 개시의 한 실시예에 따른 CDR(212)의 결합된 루프 적응을 위한 방법 플로차트(500)를 나타낸다. 도 5를 참조한 플로차트 내의 블록들이 특정한 순서로 도시되어 있지만, 동작들의 순서는 수정될 수 있다. 따라서, 예시된 실시예들은 상이한 순서로 수행될 수 있고, 일부 동작들/블록들은 병렬로 수행될 수도 있다. 도 5에 열거된 블록들 및/또는 동작들의 일부는 소정 실시예에 따라 선택사항적이다. 제시된 블록들의 넘버링은 명료화를 위한 것이고, 다양한 블록들이 일어나야 하는 동작들의 순서를 규정하기 위한 것은 아니다. 추가로, 다양한 흐름들로부터의 동작들은 다양한 조합으로 이용될 수 있다.
한 실시예에서, 플로차트(500)는 하드웨어 기술 언어(예를 들어, Verilog, VHDL)로 구현되어 로직 내에 합성(synthesize)된다. 블록(501)에서, 제1 포스트-커서로부터의 ISI 기여(contribution)가 실질적으로 제로가 되는 샘플링 위상이 존재하도록, 링크 동작 값이 초기화된다. 블록(502)에서, 초기화에 응답하여, 링크 상의 데이터를 샘플링하기 위한 샘플링 위상이 위상 검출기를 인에이블함으로써 조절된다. 블록(503)에서, DFE1의 값은 펄스 응답 커서와 프리커서 값들 사이의 차이를 증가시키도록 수정된다. 한 실시예에서, 블록들(502 및 503)은 병렬로 실행된다. 블록(504)에서, 위상 검출기의 출력은 수정된 DFE1에서의 변화를 추적하도록 수정된다.
도 6은 본 개시의 한 실시예에 따른 커서와 프리-커서 사이의 차이의 미분을 계산함으로써 DFE1의 값을 동적으로 설정하기 위한 방법 플로차트(600)를 나타낸다. 도 6을 참조한 플로차트 내의 블록들이 특정한 순서로 도시되어 있지만, 동작들의 순서는 수정될 수 있다. 따라서, 예시된 실시예들은 상이한 순서로 수행될 수 있고, 일부 동작들/블록들은 병렬로 수행될 수도 있다. 도 6에 열거된 블록들 및/또는 동작들의 일부는 소정 실시예에 따라 선택사항적이다. 제시된 블록들의 넘버링은 명료화를 위한 것이고, 다양한 블록들이 일어나야 하는 동작들의 순서를 규정하기 위한 것은 아니다. 추가로, 다양한 흐름들로부터의 동작들은 다양한 조합으로 이용될 수 있다.
플로차트(600)는, 프로세스와 연관된 하드웨어를 생성하기 위해 하드웨어 기술 언어(예를 들어, Verilog)로 프로그래밍될 수 있는 미분 DFE를 위한 프로세스이다. 블록(601)에서, 미분 누적기(derivative accumulator)가 제로로 초기화되고, dfe1_step이 +1로 초기화된다. 블록(602)에서, UI 카운터가 제로로 리셋되고, dfe1_step에 대한 부호가 변경되고, DFE1 값이 dfe1_step에 의해 변경된다. 블록(603)에서, 미분 카운터(즉, 누적기)가 dfe1_step, 데이터 필터(마스크), 및 에러의 부호의 곱에 의해 업데이트된다. 블록(604)에서, 미분 누적기의 절대값이 임계값보다 큰 지에 관해 판정이 이루어진다. 판정이 긍정적(즉, 예)이면, 프로세스는 블록(605)으로 진행하고, 그렇지 않으면, 프로세스는 블록(606)으로 진행한다. 블록(605)에서, DFE1 값은 미분 누적기의 부호에 기초하여 업데이트된 다음, 프로세스는 블록(606)으로 진행한다. 블록(606)에서, UI 카운터 값이 DFE1당 UI 토글수(a number of UI per DFE1 toggle)보다 큰지에 관해 판정이 이루어진다. 판정이 긍정적이면, 프로세스는 블록(602)으로 진행하고, 그렇지 않으면, 프로세스는 블록(603)으로 진행한다.
도 7은 본 개시의 한 실시예에 따른 보 레이트 타이밍 복구를 위한 장치를 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(System-on-Chip)이다. 임의의 다른 도면의 요소와 동일한 참조 번호(또는 명칭)를 갖는 도 7의 요소는 설명된 것과 유사하지만 이것으로 제한되지 않는 임의의 방식으로 동작 또는 기능할 수 있다는 점을 지적하고자 한다.
도 7은 납작한 표면 인터페이스 커넥터(flat surface interface connector)들이 이용될 수 있는 모바일 디바이스의 실시예의 블록도이다. 한 실시예에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 태블릿, 모바일 전화 또는 스마트폰, 무선-가능형 e-리더, 또는 기타의 무선 모바일 디바이스 등의, 모바일 컴퓨팅 디바이스를 나타낸다. 특정 컴포넌트들이 일반적으로 도시되어 있지만, 이러한 디바이스의 모든 컴포넌트들이 컴퓨팅 디바이스(1600)에 도시된 것은 아니라는 것을 이해할 것이다.
한 실시예에서, 컴퓨팅 디바이스(1600)는, 실시예를 참조하여 설명된 보 레이트 타이밍 복구를 위한 장치를 갖춘 제1 프로세서 1(1610)을 포함한다. 컴퓨팅 디바이스(1600)의 다른 블록들도 역시, 실시예를 참조하여 설명된 보 레이트 타이밍 복구를 위한 장치를 포함할 수 있다. 본 개시의 다양한 실시예들은 또한, 1670 내에 무선 인터페이스 등의 네트워크 인터페이스를 포함하여, 시스템 실시예가, 무선 디바이스, 예를 들어, 셀 전화 또는 PDA(personal digital assistant)에 병합될 수 있게 한다.
한 실시예에서, 프로세서(1610)(및 프로세서 2(1690))는, 마이크로프로세서, 애플리케이션 프로세서, 마이크로제어기, 프로그래머블 로직 디바이스, 또는 기타의 처리 수단 등의, 하나 이상의 물리적 디바이스를 포함할 수 있다. 프로세서(1690)는 선택사항일 수 있다. 프로세서(1610)에 의해 수행되는 처리 동작은, 애플리케이션 및/또는 디바이스 기능이 실행되는 오퍼레이팅 플랫폼 또는 오퍼레이팅 시스템의 실행을 포함한다. 처리 동작은, 인간 사용자 또는 다른 디바이스와의 I/O(입력/출력)에 관련된 동작, 전력 관리에 관련된 동작, 및/또는 컴퓨팅 디바이스(1600)를 또 다른 디바이스에 접속하는 것과 관련된 동작을 포함한다. 처리 동작은 또한, 오디오 I/O 및/또는 디스플레이 I/O에 관련된 동작을 포함할 수 있다.
한 실시예에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 디바이스에 오디오 기능을 제공하는 것과 연관된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로) 및 소프트웨어(예를 들어, 드라이버, 코덱) 컴포넌트를 나타내는, 오디오 서브시스템(1620)을 포함한다. 오디오 기능은, 스피커 및/또는 헤드폰 출력뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 이러한 기능을 위한 디바이스들은 컴퓨팅 디바이스(1600) 내에 통합되거나, 컴퓨팅 디바이스(1600)에 접속될 수 있다. 한 실시예에서, 사용자는 프로세서(1610)에 의해 수신되고 처리되는 오디오 명령을 제공함으로써 컴퓨팅 디바이스(1600)와 상호작용한다.
디스플레이 서브시스템(1630)은 사용자가 컴퓨팅 디바이스(1600)와 상호작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스) 및 소프트웨어(예를 들어, 드라이버) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(1630)은, 사용자에게 디스플레이를 제공하는데 이용되는 특정한 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(1632)를 포함한다. 한 실시예에서, 디스플레이 인터페이스(1632)는, 디스플레이와 관련된 적어도 일부의 처리를 수행하는 프로세서(1610)로부터 분리된 로직을 포함한다. 한 실시예에서, 디스플레이 서브시스템(1630)은, 사용자에게 출력과 입력 양쪽 모두를 제공하는 터치스크린(또는 터치패드)을 포함한다.
I/O 제어기(1640)는 사용자와의 상호작용과 관련된 하드웨어 디바이스와 소프트웨어 컴포넌트를 나타낸다. I/O 제어기(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)의 일부가 되는 하드웨어를 관리하도록 동작가능하다. 추가로, I/O 제어기(1640)는, 사용자가 시스템과 상호작용할 수 있는, 컴퓨팅 디바이스(1600)에 접속되는 추가 디바이스에 대한 접속점을 나타낸다. 예를 들어, 컴퓨팅 디바이스(1600)에 부착될 수 있는 디바이스로는, 마이크로폰 디바이스, 스피커 또는 스테레오 시스템, 비디오 시스템 또는 기타의 디스플레이 디바이스, 키보드 또는 키패드 디바이스, 또는 카드 리더기 또는 기타의 디바이스 등의 특정한 응용에서 사용하기 위한 기타의 I/O 디바이스가 포함될 수 있다.
앞서 언급된 바와 같이, I/O 제어기(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 기타의 오디오 디바이스를 통한 입력은 컴퓨팅 디바이스(1600)의 하나 이상의 애플리케이션 또는 기능에 대한 입력 또는 명령을 제공할 수 있다. 추가로, 오디오 출력은 디스플레이 출력 대신에 또는 이에 추가하여 제공될 수 있다. 또 다른 예에서, 디스플레이 서브시스템(1630)이 터치스크린을 포함한다면, 디스플레이 디바이스는, 적어도 부분적으로 I/O 제어기(1640)에 의해 관리될 수 있는 입력 디바이스로서도 역할한다. 컴퓨팅 디바이스(1600) 상에는 I/O 제어기(1640)에 의해 관리되는 I/O 기능을 제공하는 추가의 버튼이나 스위치가 있을 수도 있다.
한 실시예에서, I/O 제어기(1640)는, 가속도계, 카메라, 광 센서 또는 기타의 환경 센서 등의 디바이스, 또는 컴퓨팅 디바이스(1600)에 포함될 수 있는 기타의 하드웨어를 관리한다. 입력은, (노이즈에 대한 필터링, 밝기 검출을 위한 디스플레이 조정, 카메라를 위한 플래시 적용, 또는 기타의 피쳐 등의) 환경 입력을 시스템에 제공하여 그 동작에 영향을 미치는 것 뿐만 아니라, 직접적인 사용자 상호작용의 일부일 수 있다.
한 실시예에서, 컴퓨팅 디바이스(1600)는, 배터리 전력 사용, 배터리의 충전, 및 전력 절감 동작에 관련된 피쳐들을 관리하는 전력 관리(1650)를 포함한다. 메모리 서브시스템(1660)은, 컴퓨팅 디바이스(1600)에 정보를 저장하기 위한 메모리 디바이스를 포함한다. 메모리는 비휘발성(메모리 디바이스로의 전력이 차단될 때 상태가 변하지 않음) 및/또는 휘발성(메모리 디바이스로의 전력이 차단될 때 상태가 비결정적임) 메모리 디바이스를 포함할 수 있다. 메모리 서브시스템(1660)은, 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 기타의 데이터 뿐만 아니라, 컴퓨팅 디바이스(1600)의 애플리케이션과 기능의 실행에 관련된 시스템 데이터(장기이든지 임시이든지)를 저장할 수 있다.
실시예들의 요소들은 또한, 컴퓨터-실행가능한 명령어(예를 들어, 여기서 논의된 기타 임의의 프로세스들을 구현하는 명령어)를 저장하기 위한 머신-판독가능한 매체(예를 들어, 메모리(1660))로서 제공된다. 머신-판독가능한 매체(예를 들어, 메모리(1660))는, 플래시 메모리, 광 디스크, CD-ROM, DVD ROM, RAM, EPROM, EEPROM, 자기 또는 광학 카드, 상변화 메모리(PCM), 또는 전자적 또는 컴퓨터-실행가능한 명령어를 저장하기에 적합한 다른 타입의 머신-판독가능한 매체를 포함할 수 있지만, 이것으로 제한되지 않는다. 예를 들어, 본 개시의 실시예들은, 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)로 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 통한 데이터 신호를 통해 전송될 수 있는 컴퓨터 프로그램(예를 들어, BIOS)으로서 다운로드될 수 있다.
접속성(connectivity)(1670)은, 컴퓨팅 디바이스(1600)가 외부 디바이스와 통신할 수 있게 하는 하드웨어 디바이스(예를 들어, 무선 및/또는 유선 커넥터와 통신 하드웨어) 및 소프트웨어 컴포넌트(예를 들어, 드라이버, 프로토콜 스택)를 포함한다. 컴퓨팅 디바이스(1600)는, 다른 컴퓨팅 디바이스, 무선 액세스 포인트 또는 기지국 뿐만 아니라, 헤드셋, 프린터, 또는 기타의 디바이스와 같은 주변장치 등의, 별개의 디바이스일 수 있다.
접속성(1670)은 복수의 상이한 타입의 접속성을 포함할 수 있다. 일반화하기 위해, 컴퓨팅 디바이스(1600)는 셀룰러 접속성(1672) 및 무선 접속성(1674)으로 예시되어 있다. 셀룰러 접속성(1672)이란 일반적으로, GSM(global system for mobile communications) 또는 그 변형이나 파생물, CDMA(code division multiple access) 또는 그 변형이나 파생물, TDM(time division multiplexing) 또는 그 변형이나 파생물, 또는 기타의 셀룰러 서비스 표준을 통해 제공되는 등의, 무선 캐리어에 의해 제공되는 셀룰러 네트워크 접속성을 말한다. 무선 접속성(또는 무선 인터페이스)(1674)이란, 셀룰러가 아닌 무선 접속성을 말하고, 개인 영역 네트워크(예를 들어, Bluetooth, 근접장), 근거리 네트워크(예를 들어, Wi-Fi), 및/또는 광역 네트워크(예를 들어, WiMax), 또는 기타의 무선 통신을 포함할 수 있다.
주변장치 접속들(1680)은, 주변장치 접속들을 이루기 위한, 하드웨어 인터페이스 및 커넥터 뿐만 아니라, 소프트웨어 컴포넌트(예를 들어, 드라이버, 프로토콜 스택)를 포함한다. 컴퓨팅 디바이스(1600)는, 다른 컴퓨팅 디바이스로의 주변 디바이스("로"(1682))일 수 있는 것은 물론, 자신에 접속된 주변 디바이스("로부터"(1684))를 가질 수 있다는 점을 이해할 것이다. 컴퓨팅 디바이스(1600)는 흔히, 컴퓨팅 디바이스(1600) 상에서 콘텐츠를 관리하는 것(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화) 등의 목적을 위해 다른 컴퓨팅 디바이스에 접속하기 위한 "도킹" 커넥터를 가진다. 추가로, 도킹 커넥터는, 컴퓨팅 디바이스(1600)가 예를 들어 시청각 또는 기타의 시스템으로의 콘텐츠 출력을 제어하는 것을 허용하는 소정의 주변장치에 컴퓨팅 디바이스(1600)가 접속하는 것을 허용할 수 있다.
사유 도킹 커넥터 또는 기타의 사유 접속 하드웨어 외에도, 컴퓨팅 디바이스(1600)는 일반적 또는 표준-기반의 커넥터를 통해 주변장치 접속들(1680)을 이룰 수 있다. 일반 타입은, (다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있는) USB(Universal Serial Bus) 커넥터, MDP(MiniDisplayPort)를 포함한 DisplayPort, HDMI(High Definition Multimedia Interface), 파이어와이어(Firewire) 또는 기타의 타입을 포함할 수 있다.
본 명세서에서 "실시예", "한 실시예', "일부 실시예", 또는 "다른 실시예"라는 언급은, 실시예들과 연계하여 설명된 특정한 피쳐, 구조, 또는 특성이, 반드시 모든 실시예가 아니라, 적어도 일부의 실시예에 포함된다는 것을 의미한다. "실시예", "한 실시예", 또는 "일부 실시예"의 다양한 등장들은 모두가 반드시 동일한 실시예를 참조하는 것은 아니다. 명세서에서 컴포넌트, 피쳐, 구조, 또는 특성이 "포함될 수도 있다(may, might)" 또는 "포함될 수 있다(could)"라고 진술하고 있다면, 그 특정한 컴포넌트, 피쳐, 구조, 또는 특성이 포함될 것이 요구되는 것은 아니다. 명세서 또는 청구항에서 "한(a or an)" 요소를 언급하고 있다면, 그것은 그 요소가 단 하나만 있다는 것을 의미하는 것은 아니다. 명세서 또는 청구항에서 "추가(additional)" 요소를 언급하고 있다면, 그것은 하나보다 많은 추가 요소가 있다는 것을 배제하지 않는다.
또한, 특정한 피쳐, 구조, 기능, 또는 특성은, 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수도 있다. 예를 들어, 제1 실시예와 제2 실시예는, 2개의 실시예와 연관된 특정한 피쳐, 구조, 기능, 또는 특성이 상호 배타적이지 않는 경우에는, 결합될 수 있다.
또한, 집적 회로(IC) 칩 및 기타의 컴포넌트로의 공지된 전력/접지 접속은, 본 개시를 불명확하게 하지 않도록, 및 예시와 논의의 간소화를 위해, 제공된 도면 내에 도시될 수 있거나 도시되지 않을 수도 있다. 또한, 배열들은 블록도 형태로 도시되어 있는데, 이것은, 본 개시를 불명확하게 하는 것을 피하고, 및 이러한 블록도 배열의 구현에 관한 상세들이 본 개시가 구현되는 플랫폼에 크게 의존한다(즉, 이러한 상세들은 통상의 기술자의 이해 범위 내에 있어야 한다)는 사실에 비추어, 블록도 형태로 도시된 것이다. 본 개시의 예시적인 실시예를 설명하기 위하여 구체적인 상세들(예를 들어, 회로들)이 개시되어 있는 경우, 본 개시는 이들 구체적인 상세 없이, 또는 이들의 변형과 더불어 실시될 수 있다는 것은, 통상의 기술자에게 명백할 것이다. 따라서, 상기 설명은 제한이 아니라 예시적인 것으로 간주되어야 한다.
이하의 예들은 추가 실시예에 관한 것이다. 예에서의 구체적인 사항은 하나 이상의 실시예의 임의의 곳에서 이용될 수 있다. 여기서 설명된 장치의 모든 선택사항적인 피쳐들은 또한 방법 또는 프로세스에 관하여 구현될 수도 있다.
예를 들어, 결정 피드백 등화기(DFE); 및 DFE에 연동된 위상 검출기를 포함하고, 위상 검출기는 위상 검출기가 현재 비트의 값이 다음 비트의 값과 같지 않도록 하여 현재 비트와 다음 비트를 갖는 데이터 비트들을 수집할 때 실질적으로 제로와 같은 복합 펄스 응답의 제1 포스트-커서 값에 기초하여 샘플링 위상을 설정하는 장치가 제공된다. 한 실시예에서, 이 장치는, DFE의 제1 포스트-커서 값을 비-제로 값으로 초기화하는 로직을 더 포함한다. 한 실시예에서, 이 로직은 위상 검출기가 인에이블될 때 DFE의 제1 포스트-커서 값을 제어하도록 동작가능하다. 한 실시예에서, 이 로직은 DFE의 제1 포스트-커서 값을 결정하도록 동작가능하다. 한 실시예에서, 이 로직은 SSLMS 또는 제로 강제; 비트 에러 기반, 또는 평균 제곱 에러 중 적어도 하나를 이용하여 DFE의 제1 포스트-커서 값을 결정하도록 동작가능하다.
한 실시예에서, 위상 검출기는, 현재 비트와 다음 비트 간의 차이로 표현되는 필터링 계수에 종속되는 타이밍 에러 추정치를 생성한다. 한 실시예에서, 이 장치는 펄스 응답 기반의 프리커서 값과 포스트-커서 값을 일치시키는 것에 기초하여 초기 샘플링 위상을 설정하는 다른 위상 검출기를 더 포함한다. 한 실시예에서, 다른 위상 검출기는 MMA 타이밍 에러 추정치 또는 Qureshi 타이밍 에러 추정치인 타이밍 에러 추정치를 생성한다. 한 실시예에서, 이 장치는, 다른 위상 검출기가 위상 검출기의 동작 이전에 동작하도록 클록 데이터 복구의 동작을 시퀀싱하는 로직을 더 포함한다. 한 실시예에서, 위상 검출기는 수정된 MMB 타이밍 에러 추정치인 타이밍 에러 추정치를 생성한다.
또 다른 예에서, 링크 상의 데이터를 샘플링하기 위한 방법이 제공된다. 한 실시예에서, 이 방법은, 제1 포스트-커서로부터의 ISI 기여가 실질적으로 제로인 샘플링 위상이 존재하도록 링크 동작 값을 초기화하는 단계; 초기화에 응답하여, 위상 검출기를 인에이블함으로써 링크 상의 데이터를 샘플링하기 위한 샘플링 위상을 조절하는 단계; 펄스 응답 커서 값과 프리커서 값의 차이를 증가시키도록 DFE의 제1 포스트 커서 값을 수정하는 단계; 및 수정된 DFE 제1 포스트 커서 값에서의 변화를 추적하도록 위상 검출기의 출력을 수정하는 단계를 포함한다.
한 실시예에서, 위상 검출기는, 링크상에서 수신된 데이터 비트들의 현재 비트와 다음 비트 간의 차이로 표현되는 필터링 계수에 종속되는 타이밍 에러 추정치를 생성한다. 한 실시예에서, 초기화는 다른 위상 검출기에 의해 타이밍 에러 추정치를 생성하기 위해 수행된다. 한 실시예에서, 다른 위상 검출기는 MMA 타이밍 에러 추정치 또는 Qureshi 타이밍 에러 추정치 중 하나를 이용하여 타이밍 에러 추정치를 생성한다. 한 실시예에서, 위상 검출기는 수정된 MMB 타이밍 에러 추정치인 타이밍 에러 추정치를 생성한다.
또 다른 예에서, 메모리 유닛; 메모리 유닛에 결합된 프로세서 - 프로세서는 전송기로부터 데이터를 수신하도록 구성된 수신기를 포함하고, 수신기는 결정 피드백 등화기(DFE) 및 DFE에 연동되어, 현재 비트의 값이 다음 비트의 값과 같지 않도록 하여 현재 비트와 다음 비트를 갖는 적어도 2개의 데이터 비트를 수집하는 위상 검출기를 포함하고, 위상 검출기는 실질적으로 제로와 같은 펄스 응답 기반의 포스트-커서 값에 기초하여 샘플링 위상을 설정함 - ; 및 프로세서가 다른 디바이스와 통신할 수 있게 하는 무선 인터페이스를 포함하는 시스템이 제공된다.
한 실시예에서, 이 수신기는, DFE의 제1 포스트-커서 값을 비-제로 값으로 초기화하는 로직을 더 포함한다. 한 실시예에서, 이 로직은 위상 검출기가 인에이블될 때 DFE의 제1 포스트-커서 값을 제어하도록 동작가능하다. 한 실시예에서, 이 로직은 DFE의 제1 포스트-커서 값을 결정하도록 동작가능하다. 한 실시예에서, 이 수신기는 펄스 응답 기반의 프리커서 값과 포스트-커서 값을 일치시키는 것에 기초하여 초기 샘플링 위상을 설정하는 다른 위상 검출기를 더 포함한다.
또 다른 예에서, 제1 포스트-커서로부터의 ISI 기여가 실질적으로 제로인 샘플링 위상이 존재하도록 링크 동작 값을 초기화하기 위한 수단; 초기화에 응답하여, 위상 검출기를 인에이블함으로써 링크 상의 데이터를 샘플링하기 위한 샘플링 위상을 조절하기 위한 수단; 펄스 응답 커서 값과 프리커서 값의 차이를 증가시키도록 DFE의 제1 포스트 커서 값을 수정하기 위한 수단; 및 수정된 DFE 제1 포스트 커서 값에서의 변화를 추적하도록 위상 검출기의 출력을 수정하기 위한 수단을 포함하는 장치가 제공된다.
한 실시예에서, 이 장치는, 링크상에서 수신된 데이터 비트들의 현재 비트와 다음 비트 간의 차이로 표현되는 필터링 계수에 종속되는 타이밍 에러 추정치를 생성하는 수단을 더 포함한다. 한 실시예에서, 초기화는 다른 위상 검출기에 의해 타이밍 에러 추정치를 생성하기 위해 수행된다. 한 실시예에서, 다른 위상 검출기는 뮐러-뮐러 타입 A 타이밍 에러 추정치 또는 Qureshi 타이밍 에러 추정치 중 하나를 이용하여 타이밍 에러 추정치를 생성한다. 한 실시예에서, 위상 검출기는 수정된 뮐러-뮐러 타입 B 타이밍 에러 추정치인 타이밍 에러 추정치를 생성한다.
또 다른 예에서, 위상 검출기가 현재 비트의 값이 다음 비트의 값과 같지 않도록 하여 현재 비트와 다음 비트를 갖는 데이터 비트들을 수집할 때 실질적으로 제로와 같은 복합 펄스 응답의 제1 포스트-커서 값에 기초하여, DFE에 연동된 위상 검출기에 의해, 샘플링 위상을 설정하는 단계를 포함하는 방법이 제공된다. 한 실시예에서, 이 방법은, DFE의 제1 포스트-커서 값을 비-제로 값으로 초기화하는 단계를 더 포함한다. 한 실시예에서, 이 방법은 위상 검출기가 인에이블될 때 DFE의 제1 포스트-커서 값을 제어하는 단계를 더 포함한다.
한 실시예에서, 이 방법은 DFE의 제1 포스트-커서 값을 결정하는 단계를 더 포함한다. 한 실시예에서, 이 방법은 SSLMS 또는 제로 강제; 비트 에러 기반, 또는 평균 제곱 에러 중 적어도 하나를 이용하여 DFE의 제1 포스트-커서 값을 결정하는 단계를 더 포함한다. 한 실시예에서, 이 방법은, 현재 비트와 다음 비트 간의 차이로 표현되는 필터링 계수에 종속되는 타이밍 에러 추정치를 위상 검출기에 의해 생성하는 단계를 더 포함한다. 한 실시예에서, 이 방법은, 펄스 응답 기반의 프리커서 값과 포스트-커서 값을 일치시키는 것에 기초하여 다른 위상 검출기에 의해 초기 샘플링 위상을 설정하는 단계를 더 포함한다.
한 실시예에서, 이 방법은, 뮐러-뮐러 타입 A 타이밍 에러 추정치 또는 Qureshi 타이밍 에러 추정치인 타이밍 에러 추정치를 다른 위상 검출기에 의해 생성하는 단계를 더 포함한다. 한 실시예에서, 이 방법은, 다른 위상 검출기가 위상 검출기의 동작 이전에 동작하도록 클록 데이터 복구의 동작을 시퀀싱하는 단계를 더 포함한다. 한 실시예에서, 이 방법은, 수정된 뮐러-뮐러 타입 B 타이밍 에러 추정치인 타이밍 에러 추정치를 위상 검출기에 의해 생성하는 단계를 더 포함한다.
독자가 본 기술 개시의 성질과 요약을 확인하도록 허용하는 요약서가 제공된다. 이 요약서는 청구항들의 범위나 의미를 제한하기 위해 이용되지 않아야 한다는 양해와 함께 제출된다. 이하의 청구항들은 상세한 설명 내에 병합되는 것이며, 각 청구항은 그 자체로 별개의 실시예를 나타낸다.

Claims (20)

  1. 장치로서,
    결정 피드백 등화기(DFE; Decision Feedback Equalizer); 및
    상기 DFE에 연동된(operationally coupled) 위상 검출기
    를 포함하고,
    상기 위상 검출기는, 현재 비트의 값이 다음 비트의 값과 같지 않도록 하여 상기 현재 비트와 상기 다음 비트를 갖는 데이터 비트들을 상기 위상 검출기가 수집할 때, 실질적으로 제로와 같은 복합 펄스 응답(composite pulse response)의 제1 포스트-커서 값(post-cursor value)에 기초하여 샘플링 위상을 설정하는, 장치.
  2. 제1항에 있어서, 상기 DFE의 제1 포스트-커서 값을 비-제로 값으로 초기화하는 로직을 더 포함하는, 장치.
  3. 제2항에 있어서, 상기 로직은 상기 위상 검출기가 인에이블(enable)될 때 상기 DFE의 상기 제1 포스트-커서 값을 제어하도록 동작가능한, 장치.
  4. 제2항에 있어서, 상기 로직은 상기 DFE의 상기 제1 포스트-커서 값을 결정하도록 동작가능한, 장치.
  5. 제4항에 있어서, 상기 로직은,
    SSLMS(Sign-Sign Least Mean Square) 또는 제로 강제(zero forcing);
    비트 에러 기반, 또는
    평균 제곱 에러(Means Square Error)
    중 적어도 하나를 이용하여, 상기 DFE의 상기 제1 포스트-커서 값을 결정하도록 동작가능한, 장치.
  6. 제1항에 있어서, 상기 위상 검출기는 상기 현재 비트와 상기 다음 비트 간의 차이로 표현되는 필터링 계수(filtering factor)에 종속되는 타이밍 에러 추정치(timing error estimate)를 생성하는, 장치.
  7. 제1항에 있어서, 펄스 응답 기반의 프리커서 값(precursor value)과 포스트-커서 값(post-cursor value)을 일치시키는 것에 기초하여 초기 샘플링 위상을 설정하는 다른 위상 검출기를 더 포함하는, 장치.
  8. 제7항에 있어서, 상기 다른 위상 검출기는 뮐러-뮐러 타입 A(Mueller-Muller Type A) 타이밍 에러 추정치 또는 Qureshi 타이밍 에러 추정치인 타이밍 에러 추정치를 생성하는, 장치.
  9. 제7항에 있어서, 상기 다른 위상 검출기가 상기 위상 검출기의 동작 이전에 동작하도록 클록 데이터 복구의 동작을 시퀀싱하는(sequence) 로직을 더 포함하는 장치.
  10. 제1항에 있어서, 상기 위상 검출기는 수정된 뮐러-뮐러 타입 B(Mueller-Muller Type B) 타이밍 에러 추정치인 타이밍 에러 추정치를 생성하는, 장치.
  11. 링크 상의 데이터를 샘플링하기 위한 방법으로서,
    제1 포스트-커서로부터의 ISI 기여(Inter-Symbol Interference contribution)가 실질적으로 제로가 되는 샘플링 위상이 존재하도록 링크 동작 값을 초기화하는 단계;
    상기 초기화에 응답하여, 위상 검출기를 인에이블함으로써 상기 링크 상의 데이터를 샘플링하기 위한 상기 샘플링 위상을 조절하는 단계;
    펄스 응답 커서 값과 프리커서 값의 차이를 증가시키도록 DFE의 제1 포스트 커서 값을 수정하는 단계; 및
    상기 수정된 DFE 제1 포스트 커서 값의 변화를 추적하도록 상기 위상 검출기의 출력을 수정하는 단계
    를 포함하는, 방법.
  12. 제11항에 있어서, 상기 위상 검출기는 상기 링크 상에서 수신된 데이터 비트들의 현재 비트와 다음 비트 간의 차이로 표현되는 필터링 계수에 종속되는 타이밍 에러 추정치를 생성하는, 방법.
  13. 제11항에 있어서, 상기 초기화는 타이밍 에러 추정치를 생성하기 위해 다른 위상 검출기에 의해 수행되는, 방법.
  14. 제13항에 있어서, 상기 다른 위상 검출기는 뮐러-뮐러 타입 A(Mueller-Muller Type A) 타이밍 에러 추정치 또는 Qureshi 타이밍 에러 추정치 중 하나를 이용하여 상기 타이밍 에러 추정치를 생성하는, 방법.
  15. 제11항에 있어서, 상기 위상 검출기는 수정된 뮐러-뮐러 타입 B(Mueller-Muller Type B) 타이밍 에러 추정치인 타이밍 에러 추정치를 생성하는, 방법.
  16. 시스템으로서,
    메모리 유닛;
    상기 메모리 유닛에 결합된 프로세서; 및
    상기 프로세서가 다른 디바이스와 통신할 수 있게 하는 무선 인터페이스
    를 포함하고,
    상기 프로세서는, 전송기로부터 데이터를 수신하도록 구성된 수신기를 포함하고, 상기 수신기는,
    결정 피드백 등화기(DFE); 및
    상기 DFE에 연동되어, 현재 비트의 값이 다음 비트의 값과 같지 않도록 하여 상기 현재 비트와 상기 다음 비트를 갖는 적어도 2개의 데이터 비트를 수집하는 위상 검출기를 포함하고, 상기 위상 검출기는 실질적으로 제로와 같은 펄스 응답 기반의 포스트-커서 값에 기초하여 샘플링 위상을 설정하는, 시스템.
  17. 제16항에 있어서, 상기 수신기는 상기 DFE의 제1 포스트-커서 값을 비-제로 값으로 초기화하는 로직을 더 포함하는, 시스템.
  18. 제17항에 있어서, 상기 로직은 상기 위상 검출기가 인에이블될 때 상기 DFE의 상기 제1 포스트-커서 값을 제어하도록 동작가능한, 시스템.
  19. 제18항에 있어서, 상기 로직은 상기 DFE의 상기 제1 포스트-커서 값을 결정하도록 동작가능한, 시스템.
  20. 제16항에 있어서, 상기 수신기는 펄스 응답 기반의 프리커서 값과 포스트-커서 값을 일치시키는 것에 기초하여 초기 샘플링 위상을 설정하는 다른 위상 검출기를 더 포함하는, 시스템.
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