CN114710152B - 一种使用交替边沿的波特率鉴相器电路 - Google Patents

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Abstract

本发明涉及一种使用交替边沿的波特率鉴相器电路，其包括第一误差比较器、第二误差比较器、第一误差采样器、第二误差采样器、第一数据采样器、第二数据采样器、第一输入缓冲器、第二输入缓冲器以及采样相位判断逻辑；第一误差比较器、第二误差比较器分别将输入数据与负参考幅度VREF‑和正参考幅度VREF+对比，比较结果分别在时钟CKA和CKB的上升沿由第一误差采样器、第二误差采样器采样，得到两个误差信号EA、EB；第一数据采样器、第二数据采样器分别在时钟CKA、CKB的上升沿采样，得到第一判决数据DA和第二判决数据DB。本发明使得误差采样次数减半，降低了接收机功耗，并能提高收发机数据速率。

Description

一种使用交替边沿的波特率鉴相器电路
技术领域
本发明属于电子技术领域，尤其属于高速通信集成电路领域，涉及一种使用交替边沿的波特率鉴相器电路。
背景技术
波特率时钟数据恢复(Baud Rate Clock and Data Recovery)是高速串行收发机的重要组成部分。它的功能是从接收机收到的数据中恢复时钟信息，并以该时钟对数据进行采样，从而完成数据的接收。相比二倍过采样时钟数据恢复(2X-Oversampling Clockand Data Recovery)，波特率时钟数据恢复只需一半的采样率，因此可以降低电路功耗。目前常用的MM(Mueller-Muller)波特率时钟数据恢复方法由K.Mueller等人提出(论文Timing Recovery in Digital Synchronous Data Receivers，发表于IEEE Transactionson Communications，1976年第24卷)。所使用的MM鉴相器(Phase Detector)根据误差采样的结果，得知采样相位是过晚还是过早，进而动态调节采样相位，从而实现对正确采样点的跟踪。然而，该鉴相器在每个符号时间内需要同时进行两次误差采样，引入了两个额外的比较器，导致接收机功耗增大、带宽降低。
发明内容
为了减小误差采样对接收机功耗及带宽的影响，本发明提出了一种使用交替边沿的波特率鉴相器电路，误差采样次数减半，降低了接收机功耗，并能提高收发机数据速率。
本发明提出的一种使用交替边沿的波特率鉴相器电路，包括第一误差比较器、第二误差比较器、第一误差采样器、第二误差采样器、第一数据采样器、第二数据采样器、第一输入缓冲器、第二输入缓冲器以及采样相位判断逻辑；时钟CKA和CKB的频率为输入数据波特率的一半，相位差为180°；第一输入缓冲器接收输入信号DIN，输出第一缓冲输入数据；第二输入缓冲器接收输入信号DIN，输出第二缓冲输入数据；第一误差比较器的正输入端为负参考幅度VREF-，负输入端为第一缓冲输入数据，输出端连接到第一误差采样器；第一误差采样器由时钟CKA控制，输出为第一误差信号EA；第二误差比较器的正输入端为第二缓冲输入数据，负输入端为正参考幅度VREF+，输出端连接到第二误差采样器；第二误差采样器由时钟CKB控制，输出为第二误差信号EB；第一数据采样器的输入为第一缓冲输入数据，由时钟CKA控制，其输出为第一判决数据DA；第二数据采样器的输入为第二缓冲输入数据，由时钟CKB控制，其输出为第二判决数据DB；采样相位判断逻辑的输入信号包括第一误差信号EA、第二误差信号EB、第一判决数据DA及第二判决数据DB，输出信号包括相位过早信号和相位过晚信号。
上述使用交替边沿的波特率鉴相器电路，由于在CKA时刻的误差信号仅有输入数据与负参考幅度比较的结果，在CKB时刻仅有输入数据与正参考幅度比较的结果，因此在CKB上升沿时，只有(DA，DB)为(-1，+1)的数据上升沿对相位判断逻辑有意义。同样的，在CKA上升沿时，只有(DB，DA)为(+1，-1)的数据下降沿对相位判断逻辑有意义。相位判断逻辑根据表2所示的真值表，可以得到采样相位是过早还是过晚的信息。由于在CKA和CKB上升沿时，有效的数据边沿不同，因此表2对时钟相位进行了分类讨论。
上述使用交替边沿的波特率鉴相器电路，在每一个符号时间(UI)内只有一个误差采样器和一个数据采样器进行采样。而传统的MM鉴相器需要两个误差采样器和一个数据采样器进行采样，由此需要更高的功耗。
基于相同的原理，本发明还提供一种使用交替边沿的四路交织波特率鉴相器电路，其包括第一误差比较器、第二误差比较器、第三误差比较器、第四误差比较器，第一误差采样器、第二误差采样器、第三误差采样器、第四误差采样器，第一数据采样器、第二数据采样器、第三数据采样器、第四数据采样器以及采样相位判断逻辑；第一至第四时钟CK1、CK2、CK3、CK4的频率为输入数据波特率的四分之一，相位差为90°；第一误差比较器的正向输入为负参考幅度VREF-，负向输入为第一输入数据DIN1，输出连接至第一误差采样器；第二误差比较器的正向输入为第二输入数据DIN2，负向输入为正参考幅度VREF+，输出连接至第二误差采样器；第三误差比较器的正向输入为负参考幅度VREF-，负向输入为第三输入数据DIN3，输出连接至第三误差采样器；第四误差比较器的正向输入为第四输入数据DIN4，负向输入为正参考幅度VREF+，输出连接至第四误差采样器；第一至第四误差采样器、分别由第一至第四时钟CK1、CK2、CK3、CK4控制，在时钟上升沿输出第一至第四误差信号E1、E2、E3、E4；第一至第四数据采样器的输入分别为第一至第四输入数据DIN1、DIN2、DIN3、DIN4，并分别由第一至第四时钟CK1、CK2、CK3、CK4控制，在时钟上升沿输出第一至第四判决数据D1、D2、D3、D4；采样相位判断逻辑的输入信号包括第一至第四误差信号E1、E2、E3、E4，第一至第四判决数据D1、D2、D3、D4，输出信号包括相位过早信号和相位过晚信号。
基于相同的原理，本发明提出的一种使用交替边沿的波特率鉴相器电路可以扩展到更多交织通道上，例如八路交织结构、十六路交织结构等。
本发明的有益效果是：
本发明提出的一种使用交替边沿的波特率鉴相器电路，交替检测输入数据的边沿，且每次采样只检测单一边沿类型，相比传统方案所需的误差采样次数更少，降低了接收机功耗。并且由于所驱动的误差采样器数量减少，使负载电容减小，提高了带宽，可以实现更高的收发机数据速率。
附图说明
图1为传统MM波特率鉴相器电路。
图2为传统MM波特率鉴相器原理示意图。
图3为本发明提出的一种使用交替边沿的波特率鉴相器电路。
图4为本发明提出的一种使用交替边沿的波特率鉴相器原理示意图。
图5为应用于四路交织结构时，本发明提出的一种使用交替边沿的四路交织波特率鉴相器电路。
主要元件符号说明：
100：传统MM波特率鉴相器电路
101，102，301，302，501，502，503，504：误差比较器
103，104，303，305，505，506，507，508：误差采样器
105：异或门
106，304，306，509，510，511，512：数据采样器
107，307，308：输入缓冲器
108，203，309，310，403，404：缓冲输入数据
109，311，513：采样相位判断逻辑
201，202：采样时钟上升沿
300：本发明提出的一种使用交替边沿的波特率鉴相器电路
500：本发明提出的一种使用交替边沿的四路交织波特率鉴相器电路
204，205，405，406：最优采样点
VREF+：正参考幅度
VREF-：负参考幅度
DIN、DIN1、DIN2、DIN3、DIN4：输入数据
CK、CKA、CKB：采样时钟
E、EA、EB：误差信号
D、DA、DB：判决数据
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面通过具体实施例和附图，对本发明做进一步详细说明。
传统MM波特率鉴相器电路100如图1所示，包括两个误差比较器101和102、两个误差采样器103和104、异或门105、数据采样器106、输入数据缓冲器107和采样相位判断逻辑109。输入数据缓冲器107接收输入信号DIN，得到缓冲输入数据108驱动两个误差比较器101、102和数据采样器106。第一误差比较器101比较缓冲输入数据108与负参考幅度VREF-，比较结果由第一误差采样器103在时钟CK的上升沿采样。第二误差比较器102比较缓冲输入数据108与正参考幅度VREF+，比较结果由第二误差采样器104在时钟CK的上升沿采样。第一误差采样器103和第二误差采样器104的输出经过异或门105，运算得到误差信号E。数据采样器106在时钟CK的上升沿采样缓冲输入数据108，得到判决数据D。误差信号E和判决数据D送入采样相位判断逻辑109，得到采样相位过早或过晚的信息。
采样相位判断逻辑109的真值表如表1所示。该逻辑可以同时检测的数据边沿(D1、D2)包括(-1，+1)和(+1，-1)两种。其中，D1、D2是数据采样器106输出的连续两个判决数据D。E1、E2是异或门105输出的连续两个误差信号E。当(D1、D2、E1、E2)＝(-1，+1，-1，+1)时，判断采样相位过晚，需要提前相位。当(D1、D2、E1、E2)＝(-1，+1，+1，-1)时，判断采样相位过早，需要推迟相位。当(D1、D2、E1、E2)＝(+1，-1，-1，+1)时，判断采样相位过晚，需要提前相位。当(D1、D2、E1、E2)＝(+1，-1，+1，-1)时，判断采样相位过早，需要推迟相位。当(D1、D2、E1、E2)为其它情况时，认为需要保持当前采样相位不变。
表1
图2以输入数据203由+1转换为-1且采样相位过早这种情况为例，说明上述传统鉴相器的工作原理。时钟CK的两个上升沿201、202分别对缓冲后的输入数据203相对正参考幅度VREF+和负参考幅度VREF-的误差进行采样。在上升沿201采集到误差信号E1＝+1，在上升沿202采集到误差信号E2＝-1。此外，输入数据由+1转换为-1，经过数据采样器106，得到判决数据为(D1，D2)＝(+1，-1)。将判决数据和误差信号(D1，D2，E1，E2)＝(+1，-1，+1，-1)带入表1，可以得到此时采样相位是过早的，需要将采样相位推迟，直到误差信号(E1，E2)刚好由(+1，-1)转换为(-1，+1)，此时可以采到最优采样点204、205。
图3为本发明实施例中一种使用交替边沿的波特率鉴相器电路300。其包括两个误差比较器301和302、两个误差采样器303和305、两个数据采样器304和306、两个输入缓冲器307、308以及采样相位判断逻辑311。时钟CKA和CKB的频率为输入数据波特率的一半，相位差为180°。图3中各部分间的连接关系为：输入信号DIN连接至第一输入缓冲器307、第二输入缓冲器308的输入端，307、308分别输出第一缓冲输入数据309及第二缓冲输入数据310；第一误差比较器301的正输入端为负参考幅度VREF-，负输入端为第一缓冲输入数据309，输出端连接到第一误差采样器303；第一误差采样器303由时钟CKA控制，输出为第一误差信号EA；第二误差比较器302的正输入端为第二缓冲输入数据310，负输入端为正参考幅度VREF+，输出端连接到第二误差采样器305；第二误差采样器由时钟CKB控制，输出为第二误差信号EB；第一数据采样器304的输入为第一缓冲输入数据309，由时钟CKA控制，其输出为第一判决数据DA；第二数据采样器306的输入为第二缓冲输入数据310，由时钟CKB控制，其输出为第二判决数据DB；采样相位判断逻辑311的输入信号包括第一误差信号EA、第二误差信号EB、第一判决数据DA及第二判决数据DB，输出信号包括相位过早信号Early和相位过晚信号Late。
采样相位判断逻辑311的真值表如表2所示。在CKB上升沿后，仅DB发生变化，DA保持先前的采样值，数据边沿表示为(DA、DB)，其中仅检测(DA、DB)＝(-1，+1)的情况。在CKA上升沿后，仅DA发生变化，DB保持先前的采样值，数据边沿表示为(DB、DA)，其中仅检测数据边沿为(DB、DA)＝(+1，-1)的情况。DA、DB、EA、EB分别是图3中第一数据采样器304、第二数据采样器306、第一误差采样器303、第二误差采样器305的输出信号。在CKB上升沿后，当(DA、DB、EA、EB)＝(-1，+1，-1，+1)时，判断采样相位过晚，需要提前相位；当(DA、DB、EA、EB)＝(-1，+1，+1，-1)时，判断采样相位过早，需要推迟相位；(DA、DB、EA、EB)为其它情况时，认为需要保持当前采样相位不变。在CKA上升沿后，当(DA、DB、EA、EB)＝(-1，+1，+1，-1)时，判断采样相位过晚，需要提前相位；当(DA、DB、EA、EB)＝(-1，+1，-1，+1)时，判断采样相位过早，需要推迟相位；当(DA、DB、EA、EB)为其它情况时，认为需要保持当前采样相位不变。
表2
图4以输入数据由+1转换为-1且采样相位过早这种情况为例，说明上述实施例电路的工作原理。时钟CKA的上升沿401对第一缓冲输入数据403相对负参考幅度VREF-的误差进行采样，采集到误差信号EA＝-1。时钟CKB的上升沿402对第二缓冲输入数据404相对正参考幅度VREF+的误差进行采样，采集到误差信号EB＝+1。此外，输入数据由+1转换为-1，被数据采样器304、306分别采样第一缓冲输入数据403和第二缓冲输入数据404后，得到判决数据为(DA，DB)＝(-1，+1)。将判决数据和误差信号(DA，DB，EA，EB)＝(-1，+1，-1，+1)带入表2，可以得到此时采样相位是过早的，需要将采样相位推迟，直到误差信号(EA，EB)刚好由(-1，+1)转换为(+1，-1)，此时可以采到最优采样点405、406。
对比图1和图3还可以说明，本发明实例的鉴相器电路相比传统方案所需的误差采样次数更少。本发明实例进行一次鉴相只需误差采样器303和305各进行一次采样，共两次采样就能判断采样相位是过早还是过晚。而传统方案需要让误差采样器103和104各进行两次采样，共四次采样才能判断采样相位是过早还是过晚。由于本发明实例只需传统方案一半的误差采样次数，因此本发明的一个有益效果是降低了接收机功耗。
另一方面，传统方案中的缓冲器107需要驱动两个误差比较器和一个数据采样器，负载电容较大，而本发明实例中的缓冲器307、308都只驱动了一个误差比较器和一个数据采样器，负载电容较小，提高了带宽。因此，本发明的另一个有益效果是可以实现更高的收发机数据速率。
应用于多路交织结构时，本发明提出的鉴相器电路的变种仍然具有降低功耗、提升速率的效果。图5以一种使用交替边沿的四路交织波特率鉴相器电路500为例，说明本发明的有益效果。包括4个误差比较器501、502、503及504，4个误差采样器505、506、507及508，4个数据采样器509、510、511及512，以及采样相位判断逻辑513。第一至第四时钟CK1、CK2、CK3、CK4的频率为输入数据波特率的四分之一，相位差为90°。图5中各部分连接关系为：第一误差比较器501的正向输入为负参考幅度VREF-，负向输入为第一输入数据DIN1，输出连接至第一误差采样器505。第二误差比较器502的正向输入为第二输入数据DIN2，负向输入为正参考幅度VREF+，输出连接至第二误差采样器506。第三误差比较器503的正向输入为负参考幅度VREF-，负向输入为第三输入数据DIN3，输出连接至第三误差采样器507。第四误差比较器504的正向输入为第四输入数据DIN4，负向输入为正参考幅度VREF+，输出连接至第四误差采样器508；第一至第四误差采样器505、506、507、508分别由第一至第四时钟CK1、CK2、CK3、CK4控制，在时钟上升沿输出第一至第四误差信号E1、E2、E3、E4；第一至第四数据采样器509、510、511、512的输入分别为第一至第四输入数据DIN1、DIN2、DIN3、DIN4，并分别由第一至第四时钟CK1、CK2、CK3、CK4控制，在时钟上升沿输出第一至第四判决数据D1、D2、D3、D4；采样相位判断逻辑513的输入信号包括第一至第四误差信号E1、E2、E3、E4，第一至第四判决数据D1、D2、D3、D4，输出信号包括相位过早信号Early和相位过晚信号Late。
采样相位判断逻辑513的真值表如表3所示。在CK1、CK2、CK3、CK4上升沿后，分别检测数据边沿(D4、D1)＝(+1，-1)、(D1、D2)＝(-1，+1)、(D2、D3)＝(+1，-1)、(D3、D4)＝(-1，+1)的情况。在CK1上升沿后，当(D4、D1、E4、E1)＝(+1，-1，+1，-1)时，判断采样相位过晚，需要提前相位；当(D4、D1、E4、E1)＝(+1，-1，-1，+1)时，判断采样相位过早，需要推迟相位；(D4、D1、E4、E1)为其它情况时，认为需要保持当前采样相位不变。在CK2上升沿后，当(D1、D2、E1、E2)＝(-1，+1，+1，-1)时，判断采样相位过晚，需要提前相位；当(D1、D2、E1、E2)＝(-1，+1，-1，+1)时，判断采样相位过早，需要推迟相位；(D1、D2、E1、E2)为其它情况时，认为需要保持当前采样相位不变。在CK3上升沿后，当(D2、D3、E2、E3)＝(+1，-1，+1，-1)时，判断采样相位过晚，需要提前相位；当(D2、D3、E2、E3)＝(+1，-1，-1，+1)时，判断采样相位过早，需要推迟相位；(D2、D3、E2、E3)为其它情况时，认为需要保持当前采样相位不变。在CK4上升沿后，当(D3、D4、E3、E4)＝(-1，+1，+1，-1)时，判断采样相位过晚，需要提前相位；当(D3、D4、E3、E4)＝(-1，+1，-1，+1)时，判断采样相位过早，需要推迟相位；(D3、D4、E3、E4)为其它情况时，认为需要保持当前采样相位不变。
表3
上述四路交织波特率鉴相器电路500为本发明提出的鉴相器电路应用于四路交织结构的变种。基于相同的原理，本发明提出的一种使用交替边沿的波特率鉴相器电路可以扩展到更多交织通道上，例如八路交织结构、十六路交织结构等。
以上公开的本发明的具体实施例，其目的在于帮助理解本发明的内容并据以实施，本领域的普通技术人员可以理解，在不脱离本发明的精神和范围内，各种替换、变化和修改都是可能的。本发明不应局限于本说明书的实施例所公开的内容，本发明的保护范围以权利要求书界定的范围为准。

Claims (5)

1.一种使用交替边沿的波特率鉴相器电路，其特征在于，包括第一误差比较器、第二误差比较器、第一误差采样器、第二误差采样器、第一数据采样器、第二数据采样器、第一输入缓冲器、第二输入缓冲器以及采样相位判断逻辑；时钟CKA和CKB的频率为输入数据波特率的一半，相位差为180°；第一输入缓冲器接收输入信号DIN，输出第一缓冲输入数据；第二输入缓冲器接收输入信号DIN，输出第二缓冲输入数据；第一误差比较器的正输入端为负参考幅度VREF-，负输入端为第一缓冲输入数据，输出端连接到第一误差采样器；第一误差采样器由时钟CKA控制，输出为第一误差信号EA；第二误差比较器的正输入端为第二缓冲输入数据，负输入端为正参考幅度VREF+，输出端连接到第二误差采样器；第二误差采样器由时钟CKB控制，输出为第二误差信号EB；第一数据采样器的输入为第一缓冲输入数据，由时钟CKA控制，其输出为第一判决数据DA；第二数据采样器的输入为第二缓冲输入数据，由时钟CKB控制，其输出为第二判决数据DB；采样相位判断逻辑的输入信号包括第一误差信号EA、第二误差信号EB、第一判决数据DA及第二判决数据DB，输出信号包括相位过早信号和相位过晚信号；在时钟CKA时刻的误差信号仅有输入数据与负参考幅度比较的结果，在时钟CKB时刻仅有输入数据与正参考幅度比较的结果，在时钟CKB上升沿时只有第一判决数据、第二判决数据(DA，DB)为(-1，+1)的数据上升沿对相位判断逻辑有意义，在时钟CKA上升沿时只有第二判决数据、第一判决数据(DB，DA)为(+1，-1)的数据下降沿对相位判断逻辑有意义；相位判断逻辑根据真值表，得到采样相位是过早还是过晚的信息。
2.根据权利要求1所述的使用交替边沿的波特率鉴相器电路，其特征在于，在时钟CKB上升沿后，当第一判决数据、第二判决数据、第一误差信号、第二误差信号(DA、DB、EA、EB)＝(-1，+1，-1，+1)时，判断采样相位过晚，需要提前相位；当第一判决数据、第二判决数据、第一误差信号、第二误差信号(DA、DB、EA、EB)＝(-1，+1，+1，-1)时，判断采样相位过早，需要推迟相位；第一判决数据、第二判决数据、第一误差信号、第二误差信号(DA、DB、EA、EB)为其它情况时，认为需要保持当前采样相位不变。
3.根据权利要求1所述的使用交替边沿的波特率鉴相器电路，其特征在于，在时钟CKA上升沿后，当第一判决数据、第二判决数据、第一误差信号、第二误差信号(DA、DB、EA、EB)＝(-1，+1，+1，-1)时，判断采样相位过晚，需要提前相位；当第一判决数据、第二判决数据、第一误差信号、第二误差信号(DA、DB、EA、EB)＝(-1，+1，-1，+1)时，判断采样相位过早，需要推迟相位；当第一判决数据、第二判决数据、第一误差信号、第二误差信号(DA、DB、EA、EB)为其它情况时，认为需要保持当前采样相位不变。
4.根据权利要求1所述的使用交替边沿的波特率鉴相器电路，其特征在于，在每一个符号时间UI内，只有一个误差采样器和一个数据采样器进行采样，从而降低功耗。
5.一种使用交替边沿的四路交织波特率鉴相器电路，其特征在于，包括第一误差比较器、第二误差比较器、第三误差比较器、第四误差比较器，第一误差采样器、第二误差采样器、第三误差采样器、第四误差采样器，第一数据采样器、第二数据采样器、第三数据采样器、第四数据采样器以及采样相位判断逻辑；第一至第四时钟CK1、CK2、CK3、CK4的频率为输入数据波特率的四分之一，相位差为90°；第一误差比较器的正向输入为负参考幅度VREF-，负向输入为第一输入数据DIN1，输出连接至第一误差采样器；第二误差比较器的正向输入为第二输入数据DIN2，负向输入为正参考幅度VREF+，输出连接至第二误差采样器；第三误差比较器的正向输入为负参考幅度VREF-，负向输入为第三输入数据DIN3，输出连接至第三误差采样器；第四误差比较器的正向输入为第四输入数据DIN4，负向输入为正参考幅度VREF+，输出连接至第四误差采样器；第一至第四误差采样器、分别由第一至第四时钟CK1、CK2、CK3、CK4控制，在时钟上升沿输出第一至第四误差信号E1、E2、E3、E4；第一至第四数据采样器的输入分别为第一至第四输入数据DIN1、DIN2、DIN3、DIN4，并分别由第一至第四时钟CK1、CK2、CK3、CK4控制，在时钟上升沿输出第一至第四判决数据D1、D2、D3、D4；采样相位判断逻辑的输入信号包括第一至第四误差信号E1、E2、E3、E4，第一至第四判决数据D1、D2、D3、D4，输出信号包括相位过早信号和相位过晚信号；
在第一至第四时钟CK1、CK2、CK3、CK4上升沿后，分别检测数据边沿第四判决数据、第一判决数据(D4、D1)＝(+1，-1)，第一判决数据、第二判决数据(D1、D2)＝(-1，+1)，第二判决数据、第三判决数据(D2、D3)＝(+1，-1)，第三判决数据、第四判决数据(D3、D4)＝(-1，+1)的情况，包括：
在第一时钟CK1上升沿后，当第四判决数据、第一判决数据、第四误差信号、第一误差信号(D4、D1、E4、E1)＝(+1，-1，+1，-1)时，判断采样相位过晚，需要提前相位；当第四判决数据、第一判决数据、第四误差信号、第一误差信号(D4、D1、E4、E1)＝(+1，-1，-1，+1)时，判断采样相位过早，需要推迟相位；第四判决数据、第一判决数据、第四误差信号、第一误差信号(D4、D1、E4、E1)为其它情况时认为需要保持当前采样相位不变；
在第二时钟CK2上升沿后，当第一判决数据、第二判决数据、第一误差信号、第二误差信号(D1、D2、E1、E2)＝(-1，+1，+1，-1)时，判断采样相位过晚，需要提前相位；当第一判决数据、第二判决数据、第一误差信号、第二误差信号(D1、D2、E1、E2)＝(-1，+1，-1，+1)时，判断采样相位过早，需要推迟相位；第一判决数据、第二判决数据、第一误差信号、第二误差信号(D1、D2、E1、E2)为其它情况时认为需要保持当前采样相位不变；
在第三时钟CK3上升沿后，当第二判决数据、第三判决数据、第二误差信号、第三误差信号(D2、D3、E2、E3)＝(+1，-1，+1，-1)时，判断采样相位过晚，需要提前相位；当第二判决数据、第三判决数据、第二误差信号、第三误差信号(D2、D3、E2、E3)＝(+1，-1，-1，+1)时，判断采样相位过早，需要推迟相位；第二判决数据、第三判决数据、第二误差信号、第三误差信号(D2、D3、E2、E3)为其它情况时认为需要保持当前采样相位不变；
在第四时钟CK4上升沿后，当第三判决数据、第四判决数据、第三误差信号、第四误差信号(D3、D4、E3、E4)＝(-1，+1，+1，-1)时，判断采样相位过晚，需要提前相位；当第三判决数据、第四判决数据、第三误差信号、第四误差信号(D3、D4、E3、E4)＝(-1，+1，-1，+1)时，判断采样相位过早，需要推迟相位；第三判决数据、第四判决数据、第三误差信号、第四误差信号(D3、D4、E3、E4)为其它情况时认为需要保持当前采样相位不变。
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