ITUB20156885A1

ITUB20156885A1 - Circuito di recupero del clock, relativo circuito di recupero del clock e dei dati, ricevitore, circuito integrato e procedimento

Info

Publication number: ITUB20156885A1
Application number: ITUB2015A006885A
Authority: IT
Inventors: Trigo Jesus Alejandro Guinea
Original assignee: St Microelectronics Srl
Priority date: 2015-12-07
Filing date: 2015-12-07
Publication date: 2017-06-07
Also published as: US20170163267A1; US9866223B2

Description

"Circuito di recupero del clock, relativo circuito di recupero del clock e dei dati , ricevitore, circuito integrato e procedimento"

TESTO DELLA DESCRIZIONE

Campo Tecnico

Le forme di attuazione della presente descrizione sono relative a tecniche per ridurre 1'influenza dello scorrimento ( "slippage") di ciclo in un circuito di recupero del clock.

Sfondo

La Figura 1 rappresenta un generico sistema di trasmissione nel quale un trasmettitore 1 trasmette dati attraverso un canale di comunicazione 2 a un ricevitore 3. Per esempio, il canale di comunicazione può essere un cavo, una fibra ottica o un canale di comunicazione radio.

A questo scopo, il trasmettitore 1 può comprendere un circuito trasmettitore 10, quale ad esempio un processore di rete ( "network processor"), che genera dati D_TX, e un circuito di interfaccia 12 configurato in modo da ricevere i dati D_TX e da trasmettere un corrispondente segnale al canale di comunicazione 2. Per esempio, il circuito di interfaccia 12 può convertire i dati D_TX in un segnale ottico, per es. per la trasmissione su una fibra ottica.

Specificamente, nell'esempio considerato, il circuito trasmettitore 10 è sincrono, cioè la generazione del segnale dati D_TX è sincronizzata con il segnale di clock di trasmissione CLK_TX, generato per es. da un generatore di clock 14, come un oscillatore controllato in tensione ed eventualmente un PLL (Phase-Locked Loop).

Similmente, il ricevitore 3 può comprendere un circuito di interfaccia 32 configurato in modo da ricevere il segnale trasmesso sul canale di comunicazione 2 e da fornire un rispettivo segnale dati D_RX a un circuito ricevitore 30, guaie ad esempio un network processor, configurato in modo da elaborare i dati ricevuti D_RX. Per esempio, il circuito di interfaccia 32 può convertire un segnale ottico ricevuto da una fibra ottica di nuovo in un segnale elettrico. A guesto scopo, il circuito di interfaccia 32 può comprendere, per es., un fotodiodo, un amplificatore a transimpedenza (TIA, "Trans-Impedance Amplifier") e un amplificatore a basso rumore (LNA, "Low-Noise Amplifier").

Nell'esempio considerato, anche il circuito ricevitore 30 è sincrono, cioè 1'elaborazione del segnale dati D_RX è sincronizzata con un segnale di clock.

Per esempio, nella Figura 1, il funzionamento del circuito ricevitore 30 è sincronizzato con un segnale di clock di ricezione CLK_RX generato da un generatore di clock 34, guaie un oscillatore controllato in tensione ed eventualmente un PLL.

Di conseguenza, al fine di ricevere correttamente i dati D_RX, il segnale di clock CLK_RX dovrebbe corrispondere al segnale di clock CLK_TX usato per la trasmissione (trascurando la possibilità di effettuare un sovracampionamento dei dati). Inoltre, specialmente nel caso di velocità di trasmissione dati ( "data rate") elevate, che rende complicato un sovracampionamento, i dati D_RX dovrebbero essere allineati in fase rispetto al segnale di clock di ricezione CLK_RX. Di conseguenza, il ricevitore 3 può anche comprendere uno sfasatore ( "phase shifter") 36, guale ad esempio un DLL (Delay Locked Loop), interposto tra 1'interfaccia 32 e il circuito ricevitore 30. Specificamente, guesto sfasatore 36 può essere configurato in modo da generare un segnale ritardato D_RX' che è sincronizzato con il segnale di clock CLK_RX.

Spesso il circuito ricevitore 30 deve essere atto a funzionare con differenti rate di trasmissione, per es. perché il circuito trasmettitore 10 può supportare differenti rate di trasmissione. Inoltre, anche i segnali di clock CLK_TX e CLK_RX possono non corrispondere esattamente.

La Figura 2 rappresenta a guesto riguardo una forma di attuazione, nella guale un circuito di recupero del clock e dei dati (CDR, "Clock and Data Recovery") 50 è usato per stimare autonomamente il segnale di clock CLK_TX' usato per la trasmissione dei dati D_TX.

Specificamente, il CDR 50 permette di estrarre la sequenza di dati trasmessa D_RX' dal segnale ricevuto distorto D_RX e di recuperare il segnale di clock associato CLK TX'.

Come rappresentato nella Figura 3, il circuito 50 di solito comprende un circuito di recupero del clock 54 configurato in modo da rilevare le transizioni nel segnale dati ricevuto D_RX e da generare un clock periodico CLK_TX'.

Generalmente, esistono due tipi di circuiti di recupero del clock 54 : circuiti di recupero del clock 54 che funzionano con un segnale di clock di riferimento CLK_REF, generato per es. dall'oscillatore 34, e circuiti di recupero del clock 54 che funzionano senza un segnale di clock di riferimento CLK_REF.

Spesso il circuito 50 comprende anche un circuito di decisione 52, quale ad esempio uno o più flip-flop, per es. flip-flop D, connessi in cascata, che campionano il segnale dati ricevuto D_RX secondo il segnale di clock recuperato CLK_TX'. Di conseguenza, il segnale dati campionato D_RX' all'uscita del circuito di decisione 52 di solito ha meno jitter, skew e/o rumore.

Per esempio, 1'architettura rappresentata nella Figura 2 può essere usata in una Rete Ottica Sincrona (SONET, "Synchronous Optical Network"), che è spesso usata nell'infrastruttura di trasporto delle dorsali delle reti geografiche (WAN, "Wide Area Network"), per es. Internet. Le norme relative concernenti SONET sono ben note nel settore, rendendo qui superflua una descrizione più dettagliata.

Specialmente per data rate elevati, 1'implementazione del circuito di recupero del clock 54 può diventare critica. Per questo motivo, in letteratura sono state proposte molte implementazioni differenti dei circuiti CDR.

Per esempio, la Figura 4 rappresenta un'architettura di CDR basata su PLL senza clock di riferimento.

Specificamente, nell'esempio considerato, il circuito di recupero del clock 54 comprende un oscillatore controllato in tensione (VCO, "Voltage Controlled Oscillator") 540, quale ad esempio una serie di invertitori con tensione di alimentazione variabile, e almeno un primo anello di controllo.

Specificamente, nell'esempio considerato, il primo anello di controllo rappresenta un anello di inseguimento di fase ( "phase tracking loop") comprendente un rilevatore di fase (PD, "Phase Detector") 542, una pompa di carica 544 e un filtro di anello (LF, "Loop FiIter") 546.

Specificamente, il rilevatore di fase 542 effettua un confronto di fase tra i dati di ingresso D_RX e l'uscita dell'oscillatore controllato in tensione CLK_TX'. Di conseguenza, nell'esempio considerato, il rilevatore di fase 542 varia (attraverso la pompa di carica 544 e il filtro di anello 546) la tensione di controllo dell'oscillatore 540 al fine di effettuare una regolazione fine del segnale di clock CLK_TX', regolando in tal modo la freguenza di oscillazione e lo sfasamento del segnale di clock CLK_TX' rispetto al segnale dati D_RX'.

Spesso, il PLL (che comprende i componenti da 540 a 546) è usato soltanto per la regolazione fine della freguenza di oscillazione, e un segnale di clock di riferimento o un secondo anello di controllo (opzionale) è usato per la regolazione approssimativa.

Per esempio, nella Figura 4, il secondo anello di controllo rappresenta un anello di inseguimento di freguenza comprendente un rilevatore di freguenza (FD, "Frequency Detector") 548, una pompa di carica 550 e un filtro di anello, che può anche corrispondere al filtro di anello 546. Specificamente, il rilevatore di frequenza 548 effettua un confronto di frequenza tra i dati di ingresso D_RX e 1'uscita dell'oscillatore controllato in tensione CLK_TX'. Specificamente, la tensione di controllo è variata (cioè aumentata o diminuita) finché la frequenza di oscillazione del segnale CLK_TX' corrisponde approssimativamente al data rate del segnale di ingresso D_RX.

Tipicamente, 1'anello di inseguimento di frequenza è attivato durante 1'avviamento o la perdita di sincronizzazione al fine di generare la tensione di controllo per 1'oscillatore 540 attraverso la pompa di carica 550. Una volta che la differenza di frequenza cade entro dati limiti, 1'anello di inseguimento di fase è attivato e il rilevatore di fase 542 varia la tensione di controllo dell'oscillatore 540 al fine di effettuare una regolazione fine del segnale di clock CLK_TX', regolando in tal modo la frequenza di oscillazione e la fase del segnale di clock CLK_TX' rispetto al segnale dati D_RX.

Controlli simili con PLL (comprendendo un rilevatore di fase, una pompa di carica e un filtro di anello) sono usati nella maggioranza delle architetture di CDR (con o senza clock di riferimento) al fine di effettuare una regolazione fine della frequenza di oscillazione e della fase del segnale di clock CLK_TX' generato da un oscillatore controllato in tensione. A questo scopo si può fare riferimento, per es., al documento Ming-ta Hsieh e Gerald E. Sobelman, "Architectures for Multi-Gigabit Wire-Linked Clock and Data Recovery ", IEEE Circuits and Systems Magazine, dicembre 2008, che mostra le topologie di base dei circuiti CDR, che è incorporato qui tramite citazione.

La Figura 5 rappresenta una possibile implementazione del circuito di decisione 52, che è noto per es. da W. Rhee, Soyuer M. "A 10-Gb/s CMOS clock and data recovery circult using a secondary DLL", Proceedings of IEEE Custom Integrated Circuits Conf., settembre 2003, pagine da 81 a 84, e che è incorporato qui tramite citazione.

Specificamente, nell'esempio considerato, il circuito di decisione 52 è basato su un DLL che comprende una linea di ritardo controllata in tensione (VCDL, "Voltage Controlled Delay Line") 522, quale una serie di invertitori con tensione di alimentazione variabile, e almeno un anello di controllo con inseguimento di fase comprendente un rilevatore di fase 524, una pompa di carica 526 e un filtro di anello 528, quale un condensatore.

Specificamente, il segnale dati ricevuto D_RX è provvisto in ingresso alla linea di ritardo controllata in tensione, che ritarda il segnale dati D_RX in funzione di una data tensione di controllo. Il segnale dati ritardato è quindi fornito al rilevatore di fase 524 che genera, attraverso la pompa di carica 526 e il filtro di anello 528, la tensione di controllo per la linea di ritardo controllata in tensione 522, generando in tal modo il segnale D_RX', che è ritardato rispetto al segnale ricevuto D_RX, ma è sincronizzato con il segnale di clock CLK_TX. Generalmente, anche in questo caso, il segnale dati ritardato può essere campionato da uno o più flip-flop 530 connessi in cascata e che sono pilotati dal segnale di clock CLK_TX'.

Spesso la combinazione dell'architettura di PLL per il recupero del clock (con o senza un anello di controllo di recupero della frequenza aggiuntivo) e 1'architettura di DLL per il recupero dei dati è chiamata "PLL/DLL CDR".

L'inventore ha osservato che la struttura di PLL usata per il recupero del clock soffre spesso di un comportamento non lineare (NL) noto come scorrimento di ciclo (CS, "cycleslippage "). Per esempio, si può fare riferimento a R. Meyr, "Digital Communication Receivers; synchronization , equalization and signal processing ", Wyley 1998, Chapter 6 sect 4, per una spiegazione di questo comportamento.

Generalmente, uno scorrimento di ciclo ha come risultato una perdita di un ciclo di clock provocata dall'anello ad aggancio di fase. Di conseguenza, si verifica un evento di scorrimento di ciclo quando il PD che è il componente frontale del PLL ha a che fare con un errore di fase residuo di /- π durante la funzionalità di aggancio (inseguimento) di fase . Per esempio, in un CDR lo scorrimento di ciclo può provocare uno spostamento nell'allineamento del flusso continuo di bit o bit-stream, che ha come risultato dei bit con errore sebbene il processo di inseguimento continui nonostante lo scorrimento . Al termine della conseguenza dell'errore di bit, il PLL ricattura successivamente il nuovo allineamento di fase dello stream. L'errore creato può guindi essere corretto con altri mezzi nella gerarchia di trasporto dello stream. Tipicamente, uno scorrimento di ciclo compare perché il rilevatore di fase 542 esce dalla sua modalità di funzionamento lineare ( "hold-range") e inseguirà una nuova fase che è distante uno o vari UI dalla posizione del campione di bit originale. Questo processo comporta che il segnale di clock dell'oscillatore 540 effettua un insieme non uniforme normale di transitori con salti che si vedono chiaramente durante 1'acquisizione. Per esempio, uno scorrimento di ciclo può essere provocato da perturbazioni di fase eccessive nel collegamento, durante una perdita di freguenza transitoria e un nuovo processo di acguisizione di freguenza procurato, o durante dei test della tolleranza al jitter di telecomunicazioni sotto stress.

Sintesi

Secondo una o più forme di attuazione, uno o più dei problemi precedenti possono essere evitati attraverso un circuito di recupero del clock avente gli elementi distintivi esposti specificamente nelle rivendicazioni che seguono. Inoltre, le forme di attuazione concernono un relativo circuito di recupero del clock e dei dati, un ricevitore, un circuito integrato e un procedimento.

Le rivendicazioni formano parte integrante dell'insegnamento tecnico della descrizione gui fornita.

Come menzionato in precedenza, la presente descrizione fornisce soluzioni per ridurre 1'influenza dello scorrimento di ciclo in un circuito di recupero del clock configurato in modo da sincronizzare un segnale di clock con un segnale di riferimento, guaie un segnale dati o un segnale di clock di riferimento. Inoltre, un PLL a scorrimento corretto fornisce una progressione di fase regolare, priva di gualsiasi salto di CS. Questo comportamento privo di CS è un aspetto chiave per i procedimenti di recupero dei dati dipendenti dal ritardo (fase) come quelli dell'architettura di PLL/DLL CDR.

In varie forme di attuazione, il circuito di recupero del clock comprende un oscillatore, quale un oscillatore controllato in tensione, configurato in modo da generare un segnale di clock, in cui la frequenza di oscillazione varia in funzione di un segnale di controllo. E usato un anello di controllo di inseguimento di fase con PLL per determinare 1'errore di fase tra il segnale di riferimento e il segnale di clock, e per variare il segnale di controllo in funzione di questo errore di fase, aumentando o diminuendo con ciò la frequenza di oscillazione al fine di sincronizzare il segnale di clock con il segnale di riferimento. Un funzionamento di un elemento di temporizzazione basata sulla fase o simile può essere ottenuto con un anello di inseguimento con DLL in cui il segnale di controllo varia un ritardo di tempo invece di una frequenza di un oscillatore nell'anello.

Per esempio, un tale anello di controllo di inseguimento di fase può comprendere un filtro di anello configurato in modo da generare il segnale di controllo dell'oscillatore, una pompa di carica che fornisce impulsi di carica al filtro di anello e un rilevatore di fase che pilota la pompa di carica in funzione dell'errore di fase tra il segnale di clock e il segnale di riferimento. Per esempio, in varie forme di attuazione il filtro di anello dell'anello di controllo di inseguimento di fase funziona come un regolatore proporzionaie-integraie.

1/inventore ha osservato che tali anelli di controllo di inseguimento di fase hanno una regione lineare per gli errori di fase (cioè la differenza di fase tra il segnale di riferimento e il segnale di clock) nell'intervallo tra -π e π.

Per esempio, nel caso in cui 1'errore di fase sia tra 0 e 7t, cioè nel caso in cui il segnale di clock sia ritardato rispetto al segnale di riferimento, l'uscita media dell'anello di controllo di inseguimento di fase dovrebbe essere positiva al fine di aumentare la freguenza di clock. Per contro, nel caso in cui 1'errore di fase sia tra -π e 0, cioè nel caso in cui il segnale di clock sia in anticipo sul segnale di riferimento, 1'uscita media dell'anello di controllo di inseguimento di fase dovrebbe essere negativa al fine di diminuire la freguenza di clock.

Tuttavia, viene creato un evento di scorrimento di ciclo guando 1'errore di fase supera guest o intervallo lineare. In guesto caso, il rilevatore di fase non può sostenere la linearità e fa un brusco gradino di uscita inatteso che conduce 1' oscillatore nell'anello lontano dall'eguilibrio di una situazione con aggancio. Quando il rilevatore di fase rientra infine in un comportamento lineare nel guaie 1'anello può raggiungere una ricattura e regolare 1'anello mantenendo delimitato 1'errore di fase.

1/anello di controllo di inseguimento di fase , guando recupera la linearità del rilevatore di fase, tenta di regolare 1'oscillatore in un nuovo punto di eguilibrio, che appartiene a un bit vicino. Per esempio, nel caso di una differenza di fase positiva, il PD fornisce una uscita positiva, aumentando con ciò la frequenza di clock. Quando attraversa il confine di π, il rilevatore di fase rileverà improvvisamente un errore di fase di -π e fornirà una uscita negativa, agendo così in modo erroneo nel tentare di diminuire la frequenza di clock quando in effetti la polarità della differenza di fase richiederebbe un aumento della frequenza. Questo fenomeno è noto come scorrimento di ciclo.

In varie forme di attuazione, il circuito di recupero del clock comprende, per questo motivo, un rilevatore di scorrimento di ciclo. Specificamente, questo bilanciatore o rilevatore di scorrimento di ciclo rileva se 1'errore di fase raggiunge o si avvicina a -π o π, e agisce sul segnale di controllo dell'oscillatore in uno sforzo di evitare che 1'anello di controllo di inseguimento di fase lasci detta regione lineare, cioè attraversi i confini di -π e π. Di conseguenza, il rilevatore di scorrimento di ciclo varia il segnale di controllo dell'oscillatore al fine di compensare la variazione errata di oscillazione potenziale creata dall'anello di controllo di inseguimento di fase, "tirando" di nuovo in tal modo 1'anello di controllo nel punto di equilibrio originale. Nei circuiti reali, la linearità è persa all'avvicinarsi dell'errore di fase ai confini ed è questo "avvicinarsi" al bordo che il rilevatore di scorrimento di ciclo può usare per risolvere il problema.

Per esempio, in varie forme di attuazione, il rilevatore di scorrimento di ciclo è implementato per mezzo di un rilevatore di frequenza e di un rispettivo ramo di controllo del bilanciatore dello scorrimento di ciclo. Per esempio, un tale rilevatore di frequenza può essere configurato per:

- determinare che la frequenza del segnale di clock è più alta della frequenza del segnale di riferimento rilevando se un fronte, per es. il fronte di salita, del segnale di clock effettua un overrun in modo consistente di un fronte corrispondente, per es. il fronte di discesa, del segnale di riferimento, cioè quando la differenza di fase ha subito un ciclo completo di differenza di fase e raggiunge il confine di -π, e

- determinare che la frequenza del segnale di clock è più piccola della frequenza del segnale di riferimento, rilevando se un fronte, per es. il fronte di salita, del segnale di riferimento effettua un overrun in modo consistente di un fronte corrispondente, per es. il fronte di discesa, del segnale di clock, cioè quando la differenza di fase ha subito un ciclo completo di differenza di fase e raggiunge il confine di π.

Di conseguenza, un tale rilevatore di frequenza fornisce già una indicazione che la differenza di fase ha fatto un ciclo completo di 2π (o un numero multiplo di intervalli di bit unitari nel corso del tempo) in una direzione particolare e selezionando i fronti appropriati del segnale di riferimento e del segnale di clock, questi cicli di 2π possono corrispondere al confine di π o di -π, cioè il rilevatore di frequenza segnala se è stato raggiunto il confine di π o di -π.

Può anche essere implementata una sorta di funzione predittiva, per es. sfasando o ritardando leggermente il segnale di riferimento e/o il segnale di clock, in modo tale che il ciclo di 2π del rilevatore di frequenza non corrisponda esattamente ai confini di π e di -π ma a (+π-Δ) e (-π+Δ), rilevando con ciò che 1'errore di fase si avvicina al confine di π o di -π.

Di conseguenza, 1'uscita del rilevatore di scorrimento di ciclo indica un errore di fase in grado di creare un overflow del PD in un confine lineare. In effetti, i confini lineari di un PD reale non sono discontinuità formali ma c'è piuttosto una pendenza che cambia gradualmente. Tuttavia, 1'attraversamento di uscita 0 effettivo è in ogni caso periodico con 2π. Il rilevatore di freguenza che serve come compensatore di impulso intelligente può così essere usato per generare impulsi in grado di compensare overflow creato dal rilevatore di fase, per es. generare un impulso positivo guando si verifica un over-run di differenza di fase di ciclo completo positivo che coincide, nel PD, con 1'errore di fase incline ad entrare nella caratteristica non lineare del PD vicino al confine di π, e generare un impulso negativo guando si verifica un over-run di differenza di fase di ciclo completo negativo che coincide nel PD con l'errore di fase che è incline ad entrare nella caratteristica non lineare del PD vicino al confine di -π. La polarità dell'impulso del bilanciatore è tale da impedire che 1'anello di inseguimento di fase abbia una deriva che lo porta in overflow. Per guesto motivo, il bilanciatore di CS (che agisce come un anello di inseguimento di freguenza) e 1'anello di controllo di inseguimento di fase possono avere sostanzialmente lo stesso tempo di risposta.

Per esempio, il ramo di controllo del bilanciatore di scorrimento di ciclo può riusare e condividere il filtro di anello di inseguimento di fase configurato in modo da generare il segnale di controllo dell'oscillatore. In guesto caso, il rilevatore di freguenza che fornisce le informazioni di rotazione del ciclo può essere configurato in modo da pilotare una ulteriore pompa di carica che fornisce impulsi di carica al filtro di anello.

Il circuito di recupero del clock può anche comprendere un ulteriore anello di controllo di inseguimento di freguenza usato durante 1'avviamento o la perdita di sincronizzazione al fine di effettuare una regolazione approssimativa del segnale di controllo. In guesto caso, 1'ulteriore anello di controllo di inseguimento di freguenza ha un tempo di risposta che è maggiore del tempo di risposta dell'anello di controllo di inseguimento di fase . Per esempio, in varie forme di attuazione, guesto ulteriore anello di controllo di inseguimento di freguenza ha un filtro di anello che agisce come un regolatore integrale.

Breve descrizione delle figure

Le forme di attuazione della presente descrizione saranno ora descritte con riferimento ai disegni annessi, che sono forniti a puro titolo di esempio non limitativo, e nei guali:

- le Figure da 1 a 5 sono già state descritte in precedenza;

- la Figura 6 rappresenta una forma di attuazione di un circuito di recupero del clock secondo la presente descrizione;

- le Figure 7 e 8 mostrano dettagli del circuito di recupero del clock della Figura 6; e

- le Figure 9 e 10 rappresentano esempi di forme d'onda che si verificano rispettivamente nei circuiti delle Figure 4 e 6.

Descrizione Dettagliata

Nella descrizione che segue sono dati numerosi dettagli specifici, per fornire una comprensione approfondita delle forme di attuazione. Le forme di attuazione possono essere attuate senza uno o più dei dettagli specifici, o con altri procedimenti, componenti, materiali, ecc. In altri casi, operazioni, materiali o strutture note non sono illustrate o descritte in dettaglio per evitare di rendere poco chiari certi aspetti delle forme di attuazione.

Un riferimento in tutta questa descrizione a "una forma di attuazione" significa che una particolare struttura, elemento distintivo o caratteristica descritta con riferimento alla forma di attuazione è compresa in almeno una forma di attuazione. Così, le comparse delle frasi "in una forma di attuazione" in vari punti in tutta questa descrizione non fanno necessariamente tutte riferimento alla stessa forma di attuazione . Inoltre, le particolari strutture, elementi distintivi o caratteristiche possono essere combinate in una maniera adeguata qualsiasi in una o più forme di attuazione.

Le intestazioni qui fornite sono semplicemente per convenienza e non definiscono 1'ambito di protezione o 1'ambito delle forme di attuazione.

Nelle seguenti Figure da 6 a 9 le parti, gli elementi o i componenti che sono già stati descritti con riferimento alle Figure da 1 a 5 sono indicate con gli stessi riferimenti usati precedentemente in tali Figure; la descrizione di tali elementi descritti precedentemente non sarà ripetuta in seguito, al fine di non sovraccaricare la presente descrizione dettagliata.

Come menzionato in precedenza, la presente descrizione fornisce soluzioni per ridurre 1'influenza di uno scorrimento di ciclo in un PLL di un circuito di recupero del clock, che può creare malfunzionamenti in una circuiteria con controllo del ritardo a valle.

La Figura 6 rappresenta una forma di attuazione di un circuito di recupero del clock 54a secondo la presente descrizione.

Specificamente, il circuito di recupero del clock 54a descritto può essere usato in un circuito di recupero del clock e dei dati 50 come rappresentato nella Figura 3 o in un ricevitore 3 come rappresentato nella Figura 2, come un ricevitore ottico, per es. un ricevitore compatibile con SONET. Di conseguenza, la rispettiva descrizione concernente il funzionamento di un tale CDR e ricevitore non sarà ripetuta di nuovo.

Nella forma di attuazione considerata, il circuito di recupero del clock 54a è basato su un PLL.

Di conseguenza, anche in questo caso, il circuito di recupero del clock 54a comprende un oscillatore controllato in tensione 540, come una serie di invertitori con tensione di alimentazione variabile, che genera un segnale di clock CLK_TX' in funzione di una tensione di controllo Vcon, ed almeno un anello di controllo di inseguimento di fase.

Specificamente, nella forma di attuazione considerata, 1'anello di controllo di inseguimento di fase comprendendo un rilevatore di fase 542, una pompa di carica 544 e un filtro di anello 546.

Specificamente, nella forma di attuazione considerata, il rilevatore di fase 542 effettua un confronto di fase tra i dati ricevuti D_RX e il segnale di clock CLK_TX' generato dall'oscillatore controllato in tensione 540. In seguito, il rilevatore di fase 542 pilota la pompa di carica 544 al fine di variare la tensione di controllo Vcon attraverso il filtro di anello 546 finché il segnale di clock CLK_TX' è sincronizzato con il segnale dati D_RX.

In varie forme di attuazione, il rilevatore di fase 542, quale ad esempio un rilevatore di fase di Hogge, segnala alla pompa di carica 544 se la tensione Vcon dovrebbe essere aumentata, diminuita o rimanere inalterata. Per esempio, a questo scopo può essere usato un singolo segnale di controllo a tre stati.

Per contro, la Figura 7 rappresenta una forma di attuazione nella quale la pompa di carica 544 comprende due sorgenti di corrente CSI e CS2 connesse tra una tensione di alimentazione VDD e massa GND. In questo caso, il rilevatore di fase può generare due segnali di abilitazione ENI ed EN2, che abilitano rispettivamente le sorgenti di corrente CSI e CS2. Di conseguenza, nella forma di attuazione considerata:

- un impulso di corrente/carica positivo sarà fornito all'uscita della pompa di carica 544 quando il segnale ENI abilita la sorgente di corrente CS1;

- un impulso di corrente/carica negativo sarà fornito all'uscita della pompa di carica 544 quando il segnale EN2 abilita la sorgente di corrente CS2; e

- non sarà fornito alcun impulso di corrente/carica all'uscita della pompa di carica 544 quando entrambe le sorgenti di corrente sono disabilitate.

Nella forma di attuazione considerata, 1'uscita della pompa di carica 544 è connessa al filtro di anello 546, che può comprendere per esempio un condensatore C (che potrebbe anche essere incluso direttamente nella pompa di carica 544). Di conseguenza, nella forma di attuazione considerata, 1'impulso di corrente/carica positivo o negativo all'uscita della pompa di carica 544 caricherà o scaricherà il condensatore di integrazione C, ed aumenterà o diminuirà di conseguenza la tensione di controllo Vcon. Gli esperti nella tecnica apprezzeranno che il filtro di anello 546 può anche comprendere ulteriori componenti.

In generale, possibili altre implementazioni del rilevatore di fase 542, della pompa di carica 544 e del filtro di anello 546 sono ben note agli esperti nella tecnica, rendendo gui superflua una descrizione più dettagliata. Per esempio, si può fare riferimento al documento T. H. Lee, J. F. Bulzacchielli "A 155-MHz Clock Recovery Delay- and Phase-Locked Loop ", IEEE Journal of Solid-State Circuits, Volume 27, Issue 12, Dee 1992.

In varie forme di attuazione, il circuito di recupero del clock 54 può comprendere un anello di inseguimento di freguenza comprendente un rilevatore di freguenza 548 (si veda la Figura 6), una pompa di carica 550 e un filtro di anello, che può corrispondere al filtro di anello 546. Specificamente, il rilevatore di freguenza 548 può effettuare un confronto di freguenza tra i dati di ingresso D_RX e l'uscita dell'oscillatore controllato in tensione CLK_TX'. Specificamente, la tensione di controllo è variata (cioè aumentata o diminuita) finché la freguenza di oscillazione del segnale CLK_TX' corrisponde approssimativamente al data rate di ingresso.

Di conseguenza, il circuito di pompa di carica 544 rappresentato nella Figura 7 può anche essere usato per la pompa di carica 550 e, per esempio, la pompa di carica 550 può fornire:

- un impulso di corrente/carica positivo guando un segnale ENI fornito dal rilevatore di freguenza 548 abilita una sorgente di corrente CS1;

- una corrente negativa guando un segnale EN2 fornito dal rilevatore di freguenza 548 abilita una sorgente di corrente CS2; o

- nessun impulso di corrente/carica quando entrambe le sorgenti di corrente sono disabilitate.

Per esempio, questo è il tipico comportamento di un cosiddetto rilevatore di frequenza bang-bang (BBFD, "bangbang frequency-detector"). Per esempio, tali rilevatori di frequenza spesso includono un filtro polifase al fine di generare dei clock in quadratura polifase.

Per esempio, la Figura 8 rappresenta una possibile forma di attuazione del filtro di anello 546 che è in grado di combinare i segnali ricevuti dalla pompa di carica 544 del ramo di rilevazione di fase e dalla pompa di carica 550 per il ramo di regolazione della frequenza.

Specificamente, nella forma di attuazione considerata, 1'uscita della pompa di carica 544 è connessa come prima al condensatore C che chiude il ramo con R e CI in serie. Per contro, 1'uscita della pompa di carica 550 è connessa a un ulteriore condensatore CI all'interno del ramo con R e CI in serie. Inoltre, il terminale negativo del condensatore CI è connesso (per es. direttamente) al terminale negativo del condensatore C, e il terminale positivo del condensatore CI è connesso (per es. direttamente) attraverso un resistore R al terminale positivo del condensatore C.

In varie forme di attuazione, il condensatore CI è il condensatore di filtro primario che, insieme al resistore R, forma un regolatore P-I (proporzionale-integrale), e il condensatore C rappresenta un filtro aggiuntivo che filtra ulteriormente la tensione di controllo Vcon. Per esempio, tipicamente, la capacità del condensatore C è tra 1/10 e 1/40 della capacità del condensatore CI.

In varie forme di attuazione, 1'anello di inseguimento di frequenza è attivato soltanto durante 1'avviamento o la perdita di sincronizzazione al fine di generare la tensione di controllo Vcon per 1'oscillatore 540 attraverso la pompa di carica 550. Specificamente, nella forma di attuazione considerata, la pompa di carica 546 carica il condensatore Gl (che rappresenta un regolatore integrale), e il resistore R e il condensatore CI rappresentano un filtro passa-basso RC aggiuntivo per la tensione Vcon.

Una volta che la differenza di frequenza originale cade entro dati limiti, il funzionamento dell'anello di controllo di frequenza può arrestarsi e il controllo può cadere sotto il governo del PD, che prima potrebbe essere spento o, in ogni caso, aveva un impatto trascurabile sul transitorio di anello. Quindi, il rilevatore di fase 542 che funziona in una condizione di quasi iso-frequenza dei dati e del clock varia la tensione di controllo Vcon dell'oscillatore 540 applicando direttamente una carica al filtro RC, cioè al regolatore proporzionale-integrale, (ed al condensatore C aggiuntivo) attraverso la pompa di carica 544, permettendo in tal modo una regolazione lineare finale della tensione di controllo Vcon.

Di conseguenza, nella forma di attuazione considerata, il rilevatore di frequenza 548 e la pompa di carica 550 migliorano il transitorio di acquisizione di frequenza iniettando una carica nel filtro di anello 546 e, una volta che è avvenuta 1'acquisizione della frequenza e mentre il PD sta governando 1'anello, il rilevatore di frequenza smette di contribuire a qualsiasi uscita nel filtro di anello.

Come menzionato in precedenza, un tale circuito di recupero del clock 54a, in particolare 1'anello di inseguimento di fase, può essere esposto a eventi di scorrimento di ciclo, che possono provocare malfunzionamenti del circuito di rilevazione/decisione, quale un circuito di rilevazione basato su DLL 52 , come rappresentato nella Figura 5.

Specificamente, tali anelli di controllo di inseguimento di fase 54a hanno un funzionamento tempo invariante lineare a condizione che 1'errore di fase residuo all'uscita di rilevazione di fase, il cosiddetto errore di fase (cioè la differenza di fase tra il segnale dati e il segnale di clock), sia nell'intervallo tra -π e π. Per esempio, nel caso in cui 1'errore di fase sia tra 0 e π, cioè nel caso in cui il segnale di clock sia ritardato rispetto al segnale dati, 1'uscita media del ramo del rilevatore di fase dovrebbe essere positiva al fine di aumentare la freguenza di clock e da pilotare tempestivamente a zero 1'errore di fase. Per contro, nel caso in cui l'errore di fase sia tra -π e 0, cioè nel caso in cui il segnale di clock anticipi rispetto al segnale dati, l'uscita media del ramo di controllo del rilevatore di fase dovrebbe essere negativa al fine di diminuire la freguenza di clock e da pilotare tempestivamente a zero 1'errore di fase.

Tuttavia, viene creato un evento di scorrimento di ciclo guando 1'errore di fase supera guesto intervallo, perché 1'anello di controllo di inseguimento di fase tenta erroneamente di regolare 1'oscillatore in un nuovo punto di eguilibrio. Per esempio, nel caso in cui la differenza di fase si avvicini al confine di π, fornisce una uscita positiva. Se lo oltrepassa, la caratteristica di rilevazione di fase fornisce la polarità di uscita errata, a causa di una discontinuità non lineare della curva, è applicata improvvisamente una uscita negativa. Ciò significa che, per escursioni di fase molto strette intorno alla discontinuità, 1'oscillatore può essere comandato in due direzioni opposte.

In effetti, una volta che il confine è attraversato, il rilevatore di fase rileverà davvero un errore di fase di -π, tentando così di diminuire la frequenza di clock. Questa situazione indesiderata è vista come uno stimolo per 1'anello che, funzionando nel nuovo settore della caratteristica, si sposterà in un nuovo punto di funzionamento stabile che deve essere sostenibile dall'intervallo lineare. Altrimenti, continuerà a saltare cicli finché esiste una tale sostenibilità e si sistemerà infine in uno stato di aggancio lineare.

Generalmente, quando il processo di recupero del clock è avviato da una condizione sregolata (il clock di trasmissione CLK_TX e il segnale di clock di oscillazione CLK_TX' differiscono entro certi intervalli operativi), si verificano vari eventi di CS finché il transitorio del PLL fa sì che il VCQ si avvicini al rate del collegamento e lo slip-rate di CS (CS al secondo) diminuisce e diventa nullo. Specificamente, si dovrebbero verificare zero eventi di CS per un PLL agganciato. In effetti, per piccoli errori di fase, 1'anello di inseguimento di fase è all'interno della regione lineare, in cui 1'anello di inseguimento di fase lineare può compensare piccoli errori, e non esistono o non sono generati eventi di CS.

Tuttavia, gli eventi di CS possono anche essere creati durante un funzionamento normale, per es. a causa di un jitter eccessivo . Per esempio, questo comportamento può entrare in questione nei test di tolleranza al jitter o "jitol tests" di conformità per telecomunicazioni SONET. Durante questi test, un circuito di recupero del clock e dei dati 50 è inizialmente fatto funzionare in una condizione operativa agganciata stabile, ed è quindi stressato artificiosamente con una modulazione di fase, tipicamente un jitter modulato sinusoidale, al fine di misurare la tolleranza al jitter del PLL, che permette ancora di ricevere il bit-stream senza errori. Per esempio, questi test tipicamente stressano il rilevatore di fase 542 a funzionare con errori di fase sostanziali che provocano degli overflow dei limiti lineari di [-π; π] del rilevatore di fase 542.

Di solito, la dinamica del circuito di recupero del clock 54a segue gli errori di fase e la sua variazione entro i limiti di banda e rispetto al range di trasferimento del PD.

Tuttavia, come schematizzato nella Figura 6, nel caso in cui si verifichi un evento di CS, il rilevatore di fase 542 piloterà la pompa di carica 544 così da generare un pacchetto di carica CP1 erroneo, per es. un impulso di corrente positivo, che è fornito al filtro di anello 546, che muoverà la tensione Vcon lontano dal valore corretto avendo come risultato un variazione indesiderata della frequenza di clock.

L'anello di inseguimento di fase tenterà quindi di trovare un nuovo punto di equilibrio, che corrisponde di solito a un punto di equilibro vicino (attrattore), ed i bit sono campionati con la fase e/o la frequenza di clock erronea, cioè possono essere prodotti dei bit con errori al livello fisico (PHY, "Physical-layer") del collegamento. In effetti, nel caso di un circuito di rilevazione basato su DLL, a condizione che il CS sia presente e che provochi accumuli di fase, la capacità di ritardo finita dell'anello del DLL di solito non ha alcuna possibilità di compensare il segnale di clock disturbato CLK_TX', in particolare per quanto riguarda il livello della fase.

Al fine di ridurre il problema di questi eventi, in varie forme di attuazione, il circuito di recupero del clock 54a comprende un circuito di rilevazione dello scorrimento di ciclo.

Specificamente, questo bilanciatore e rilevatore di scorrimento di ciclo rileva se l'errore di fase raggiunge o si avvicina a -π o a π, e varia il segnale di controllo dell'oscillatore al fine di compensare la potenziale variazione errata di oscillazione creata dall 'anello di controllo di inseguimento di fase, "tirando" in tal modo 1'anello di controllo nel punto di equilibrio originale. Nei circuiti reali, la linearità è persa all'avvicinarsi dell'errore di fase ai confini ed è questo fatto di "avvicinarsi" al fronte che il rilevatore dello scorrimento di ciclo può usare per risolvere il problema.

Per esempio, in varie forme di attuazione, il circuito di rilevazione dello scorrimento di ciclo è basato su un ramo del rilevatore di frequenza ad alta velocità aggiuntivo, atto a rilevare o a predire gli eventi di scorrimento di ciclo durante il traffico di bit-stream.

In effetti, un tale rilevatore di frequenza è atto a rilevare se si verifica un over-run di differenza di fase di ciclo completo (2π), che può essere selezionato al fine di coincidere, nel PD, con 1'errore di fase incline ad entrare nella caratteristica non lineare del PD vicino -π o a π. Di conseguenza, il rispettivo circuito bilanciatore può essere usato per varare il segnale di controllo dell'oscillatore al fine di compensare la variazione creata dall'anello di controllo di inseguimento di fase, "tirando" in tal modo 1'anello di controllo lontano dalla zona di rischio e verso il funzionamento di inseguimento originariamente corretto.

Specificamente, il ramo del rilevatore di frequenza ad alta velocità può comprendere un rilevatore di frequenza confiqurato per:

- determinare che la frequenza del seqnale di clock è più alta della frequenza del segnale dati rilevando se un fronte, per es. il fronte di salita, del segnale di clock effettua un overrun di un fronte corrispondente, per es. fronte di discesa, del segnale dati, cioè osservato dal PD ciò accade quando la differenza di fase si avvicina al confine di -π; un impulso di uscita è generato per ciascun ciclo completo di 2π di over-run di fase o di sorpasso reciproco, e

- determinare che la frequenza del segnale di clock è più piccola della frequenza del segnale dati, rilevando se un fronte, per es. il fronte di salita, del segnale dati effettua un overrun di un fronte corrispondente, per es. il fronte di discesa, del segnale di clock, cioè osservato dal PD ciò avviene quando la differenza di fase si avvicina al confine di π del PD; una uscita è data per ciascun ciclo completo di 2π di over-run di fase o sorpasso reciproco.

Di conseguenza, in varie forme di attuazione, 1'uscita del rilevatore di frequenza 548 fornisce una indicazione per quanto riguarda se l'errore di fase (cioè la differenza di fase tra il segnale dati e il segnale di clock) va fino a 2π, indicando con ciò se è stato raggiunto il confine di π o di -π.

Può anche essere implementata una sorta di funzione predittiva, per es. sfasandòo ritardando leggermente il segnale dati e/o il segnale di clock, in modo tale che un ciclo di 2π del rilevatore di frequenza 548 non corrisponda esattamente ai confini di π e di -π ma a (+π-Δ) e (-π+Δ), rilevando con ciò che l'errore di fase si avvicina al confine di π o di -π.

Per esempio, in varie forme di attuazione , questo anello di inseguimento di frequenza può riusare il rilevatore di frequenza 548 (nel caso in cui sia presente) o può comprendere un rilevatore di frequenza aggiuntivo. Inoltre, il bilanciatore dello slip di ciclo ad alta velocità (che agisce come un anello di inseguimento di frequenza) comprende una pompa di carica dedicata 552.

Specificamente, sebbene il tradizionale anello di inseguimento di frequenza (548, 550, 546 e 540) abbia un grande tempo di risposta e sia lento rispetto all'anello di controllo di inseguimento di fase (542, 544, 546, 540), il bilanciatore di slip di ciclo ad alta velocità (552, 546, 540) dovrebbe avere un tempo di risposta che è comparabile con il tempo di risposta dell'anello di controllo di inseguimento di fase (542, 544, 546, 540).

In varie forme di attuazione , il circuito bilanciatore/di rilevazione dello scorrimento di ciclo è configurato inoltre in modo da compensare gli impulsi di carica CP1 generati dalla pompa di carica 544 in caso e attraverso una generazione di un evento di scorrimento di ciclo generando corrispondenti impulsi di compensazione di carica CP2 attraverso la pompa di carica 552, per es. il rilevatore di scorrimento di ciclo può essere configurato per:

- generare almeno un impulso di carica positivo quando la pompa di carica 544 genera un impulso di carica negativo a causa di uno scorrimento di ciclo, cioè quando 1'errore di fase sta raggiungendo il confine di non linearità di π, o - generare almeno un impulso di carica negativo quando la pompa di carica 544 genera un impulso di carica positivo a causa di uno scorrimento di ciclo, cioè mentre 1'errore di fase sta raggiungendo il confine di non linearità di -π.

Per esempio, come rappresentato nella Figura 6, in varie forme di attuazione, gli impulsi di carica di compensazione sono iniettati direttamente dalla linea di uscita della pompa di carica 544, cioè l'uscita della pompa di carica 552 può essere connessa all'uscita della pompa di carica 544 (si veda anche la Figura 8 per una possibile implementazione del filtro di anello 546). Questa connessione è preferibile al fine di garantire che gli anelli di controllo abbiano un tempo di risposta comparabile. Tuttavia, la pompa di carica 552 può anche essere connessa a un altro nodo nel filtro di anello 546, il che permette ancora di ottenere dei tempi di risposta simili.

Di conseguenza, nella forma di attuazione considerata, il rilevatore di fase 542 e il rilevatore di frequenza 548 usano pompe di carica 544 e 552 separate e dedicate, ma condividono lo stesso filtro di anello 546.

Specificamente, nella forma di attuazione considerata, due pompe di carica separate 550 e 552 sono usate per 1'anello di inseguimento di frequenza opzionale ed il contributo del bilanciatore di slip di ciclo ad alta velocità all'unico filtro. Questo ha il vantaggio che i guadagni del ramo di controllo di frequenza e del ramo di contribuzione del bilanciatore di slip di ciclo possono essere differenti, per es. gli impulsi di carica forniti dalle pompe di carica possono essere differenti (si vedano per es. le sorgenti di corrente CSI e CS2 nella Figura 7). Inoltre, le pompe di carica 550 e 552 possono anche avere differenti velocità di lavoro, per es. la pompa di carica 550 è pilotata di solito da una frequenza di battimento, mentre la pompa di carica 552 deve essere a banda larga per rispondere e bilanciare rapidi impulsi forniti dal ramo del rilevatore di fase.

Di conseguenza, nella forma di attuazione considerata, il bilanciatore di scorrimento di ciclo ad alta velocità (548, 552, 546, 540) può funzionare come un soppressore in avanti atto a rilevare un overflow imminente del rilevatore di fase e ad agire tempestivamente. Questa operazione può essere fatta su base bit per bit, inviando i dati ricevuti D_RX in parallelo al rilevatore di fase 542, per es. un rilevatore di fase lineare di Hogge, e al rilevatore di CS 548, preferibilmente in base a un BBFD.

Il vantaggio di un tale BBFD è che la pompa di carica 552 genera soltanto impulsi di carica positivi o negativi, guando uno scorrimento di ciclo è imminente, che corrispondono al fatto che 1'errore di fase si avvicina ai confini lineari di PD di /- π. Di conseguenza, il BBFD può fornire un comportamento con dead-band per gli errori di fase entro -π e π, in cui il rilevatore di CS non interferisce con la normale modalità lineare del PLL. Di conseguenza, guando 1'errore di fase raggiunge /-π, il circuito rilevatore di CS fornirà una carica nel filtro di anello 546 tirando la tensione di controllo Vcon verso 1'origine di trasferimento, riducendo in tal modo il rischio di una deriva del CS verso un evento di bit vicino indesiderato, che comporterebbe un errore di bit.

Al fine di evidenziare meglio il vantaggio della presente soluzione, le Figure 9 e 10 mostrano un confronto diretto tra una tradizionale soluzione basata su PLL (come rappresentato per es. nella Figura 4) e la soluzione proposta con un rilevatore di CS, in cui in entrambi i casi è stato applicato un errore di fase sinusoidale eccessivo che ha come risultato dei CS indesiderati.

Specificamente, le Figure 9a e IOa rappresentano la variazione della tensione di controllo Vcon e le Figure 9b e 1Oc rappresentano rispettivamente la rispettiva variazione di fase del segnale di oscillazione CLK_TX'. Infine, la Figura 1Ob rappresenta l'uscita del rilevatore di CS 548, in cui il primo, il terzo e il guinto gruppo di impulsi appartengono al segnale di abilitazione ENI, che crea impulsi di carica positivi attraverso la pompa di carica 552, e il secondo e il guarto gruppo appartengono al segnale di abilitazione EN2, che crea impulsi di carica negativi attraverso la pompa di carica 552.

Come diventa evidente, 1'errore di fase nella Figura 9c segue perfettamente 1'errore di fase sinusoidale applicato.

In effetti, nel PLL tradizionale rappresentato nelle Figure 8a e 9b, il PLL con il suo filtro RC-C1 completo, gli eventi di CS sono visti con gli archi di tempo del segnale di modulazione a pochi MHz. Il 1 us a una trasmissione a 10G significa 1Ok bit. Gli eventi di CS formano un treno di transitori simili a un pettine sulla tensione di controllo Vcon. Ciascun dito corrisponde all'effetto di un CS dalla modulazione di SJ eccessiva.

Naturalmente, fermo restando il principio dell'invenzione, i dettagli di costruzione e le forme di attuazione possono variare ampiamente riguardo a guanto è stato descritto e illustrato gui puramente a titolo di esempio, senza uscire con ciò dall'ambito della presente invenzione, come definita dalle rivendicazioni che seguono.

Per esempio, il circuito di recupero del clock può anche essere usato per sincronizzare il segnale di clock CLK_TX' con un altro segnale di riferimento, guale un segnale di clock di riferimento.

Claims

RIVENDICAZIONI 1. Circuito di recupero del clock (54a) per sincronizzare un segnale di clock (CLK_TX<f>) con un segnale di riferimento (D_RX), guale ad esempio un segnale dati o un segnale di clock di riferimento, detto circuito di recupero del clock (54a) comprendendo: - un oscillatore (540) configurato in modo da generare detto segnale di clock (CLK_TX'), in cui detto oscillatore (540) è configurato in modo da variare la freguenza di oscillazione di detto segnale di clock (CLK_TX') in funzione di un segnale di controllo (Vcon); e - un anello di controllo di inseguimento di fase (542, 544, 546) configurato per: a) determinare (542) 1'errore di fase tra detto segnale di riferimento (D_RX) e detto segnale di clock (CLK_TX'), e b) variare (544) detto segnale di controllo (Vcon) in funzione di detto errore di fase; in cui detto anello di controllo di inseguimento di fase (542, 544, 546) ha una regione lineare per gli errori di fase nell'intervallo tra -π e π, creando con ciò un evento di scorrimento di ciclo guando detto errore di fase supera detto intervallo, caratterizzato dal fatto che detto circuito di recupero del clock (54a) comprende un rilevatore di scorrimento di ciclo (548, 552, 546, 540) configurato per: a) determinare (548) se 1'errore di fase tra detto segnale di riferimento (D_RX) e detto segnale di clock (CLK_TX') raggiunge o si avvicina a π o a -π e, b) nel caso in cui detto errore di fase raggiunga o si avvicini a π o a -π, per agire su detto segnale di controllo (Vcon) in uno sforzo di evitare che detto anello di controllo di inseguimento di fase (542, 544, 546) lasci detta regione lineare.
2. Circuito di recupero del clock (54a) secondo la rivendicazione 1, in cui detto rilevatore di scorrimento di ciclo (548, 552, 546, 540) è configurato in modo da monitorare detto segnale di riferimento (D_RX) e detto segnale di clock (CLK_TX') al fine di determinare se detta differenza di fase ha fatto un ciclo completo di 2π.
3. Circuito di recupero del clock (54a) secondo la rivendicazione 1 o la rivendicazione 2, in cui detto rilevatore di scorrimento di ciclo (548, 552, 546, 540) comprende un anello di controllo del bilanciatore di scorrimento di ciclo (548, 552, 546) comprendente un rilevatore di freguenza (548) configurato per: - rilevare se la differenza di fase tra detto segnale di riferimento (D_RX) e detto segnale di clock (CLK_TX') raggiunge o si avvicina al confine di -π determinando se un fronte, per es. il fronte di salita, di detto segnale di clock (CLK_TX') effettua un overrun di un fronte corrispondente, per es. il fronte di discesa, di detto segnale di riferimento (D_RX), e/o - rilevare se la differenza di fase tra detto segnale di riferimento (D_RX) e detto segnale di clock (CLK_TX') raggiunge o si avvicina al confine di π determinando se un fronte, per es. il fronte di salita, di detto segnale di riferimento (D_RX) effettua un overrun di un fronte corrispondente, per es. il fronte di discesa, di detto segnale di clock (CLK_TX').
4. Circuito di recupero del clock (54a) secondo la rivendicazione 3, in cui detto bilanciatore di scorrimento di ciclo (548, 552, 546) e detto anello di controllo di inseguimento di fase (542, 544, 546) hanno sostanzialmente lo stesso tempo di risposta.
5. Circuito di recupero del clock (54a) secondo la rivendicazione 3 o la rivendicazione 4, in cui detto bilanciatore di scorrimento di ciclo (548, 552, 546) comprende: - un filtro di anello (546) configurato in modo da generare detto segnale di controllo (Vcon) di detto oscillatore (540), - una prima pompa di carica (552) configurata in modo da fornire impulsi di carica a detto filtro di anello (546) in funzione di almeno un segnale di controllo (ENI, EN2), e - detto rilevatore di frequenza (548), come un rilevatore di frequenza bang-bang, configurato in modo da generare detto almeno un segnale di controllo (ENI, EN2) per detta prima pompa di carica (552).
6. Circuito di recupero del clock (54a) secondo una qualsiasi delle rivendicazioni precedenti , in cui detto rilevatore di scorrimento di ciclo (548, 552, 546) è configurato per: - generare almeno un impulso di carica positivo quando detto errore di fase si avvicina o raggiunge π, e/o - generare almeno un impulso di carica negativo quando detto errore di fase si avvicina o raggiunge -π,
7. Circuito di recupero del clock (54a) secondo una qualsiasi delle rivendicazioni precedenti , in cui detto anello di controllo di inseguimento di fase (542, 544, 546) comprende: - un filtro di anello (546) configurato in modo da generare detto segnale di controllo (Vcon) di detto oscillatore (540), - una seconda pompa di carica (544) configurata in modo da fornire impulsi di carica a detto filtro di anello (546) in funzione di almeno un segnale di controllo (ENI, EN2), e - un rilevatore di fase (542), guaie ad esempio un rilevatore di fase di Hogge , configurato in modo da determinare detto errore di fase tra detto segnale di clock (CLK_TX') e detto segnale di riferimento (D_RX).
8. Circuito di recupero del clock (54a) secondo una gualsiasi delle rivendicazioni precedenti, comprendente un anello di controllo di inseguimento di freguenza (548, 550, 546) configurato per: a) determinare (548) la differenza di freguenza tra detto segnale di clock (CLK_TX') e detto segnale di riferimento (D_RX), e b) variare (550, 546) detto segnale di controllo (Vcon) in funzione di detta differenza di frequenza; in cui detto anello di controllo di inseguimento di frequenza (548, 550, 546) ha un tempo di risposta che è più grande del tempo di risposta di detto anello di controllo di inseguimento di fase (542, 544, 546).
9. Circuito di recupero del clock (54a) secondo la rivendicazione 8, in cui: - detto anello di controllo di inseguimento di frequenza (548, 550, 546) è abilitato durante 1'avviamento o la perdita di sincronizzazione al fine di effettuare una regolazione approssimativa di detto segnale di controllo (Vcon ); e - detto bilanciatore di scorrimento di ciclo (548, 552, 546) e detto anello di controllo di inseguimento di fase (542, 544, 546) sono abilitati durante la trasmissione di dati al fine di effettuare una regolazione fine di detto segnale di controllo [Vcon).
10 . Circuito di recupero del clock (54a) secondo una gualsiasi delle rivendicazioni precedenti , in cui detto oscillatore (540) è un oscillatore controllato in tensione.
11 . Circuito di recupero del clock e dei dati, comprendente : - un circuito di recupero del clock (54a) per sincronizzare un segnale di clock (CLK_TX' ) con un segnale dati (D_RX) secondo una gualsiasi delle rivendicazioni precedenti , e - un circuito di decisione (52) , guaie un anello ad aggancio con ritardo e/o uno o più flip-flop connessi in cascata, configurato in modo da recuperare i dati trasmessi (D_RX' ) attraverso detto segnale dati (D_RX) in funzione di detto segnale di clock (CLK_TX' ) e di detto segnale dati (D RX).
12 . Ricevitore , come un ricevitore ottico, guaie un ricevitore ottico :ompatibile SONET , comprendente un circuito di recuper del clock e dei dati secondo la rivendicazione 11.
13. Circuito i: :egrato comprendente un circuito di recupero del clock (54a) secondo una gualsiasi delle rivendicazioni da 1 a 10, un circuito di recupero del clock e dei dati secondo la rivendicazione 11, o un ricevitore secondo la rivendicazione 12.
14. Procedimento per sincronizzare un segnale di clock (CLK_TX<f>) con un segnale di riferimento (D_RX), comprendente le fasi di: - fornire un oscillatore (540) configurato in modo da generare detto segnale di clock (CLK_TX'), in cui detto oscillatore (540) è configurato in modo da variare la freguenza di oscillazione di detto segnale di clock (CLK_TX') in funzione di un segnale di controllo (Vcon); e - fornire un anello di controllo di aggancio di fase (542, 544, 546) configurato per: a) determinare (542) 1'errore di fase tra detto segnale di clock (CLK_TX') e detto segnale di riferimento (D_RX), e b) variare (544) detto segnale di controllo (Vcon) in funzione di detto errore di fase; in cui detto anello di controllo di inseguimento di fase (542, 544, 546) ha una regione lineare per gli errori di fase nell'intervallo tra -π e π, creando con ciò un evento di scorrimento di ciclo guando detto errore di fase supera detto intervallo, caratterizzato dal fatto che il procedimento comprende: a) determinare (548) se 1'errore di fase tra detto segnale di riferimento (D_RX) e detto segnale di clock (CLK_TX') raggiunge o si avvicina a π o a -π e, b) nel caso in cui detto errore di fase raggiunga o si avvicini a π o a -π, agire su detto segnale di controllo (Vcon) in uno sforzo di evitare che detto anello di controllo di inseguimento di fase (542, 544, 546) lasci detta regione lineare.