KR20090059757A - 수신기 및 이를 포함하는 통신 시스템 - Google Patents

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KR20090059757A
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Abstract

송신기의 클럭신호의 주파수와 동일한 주파수를 갖는 수신기의 클럭신호를 발생시키는 수신기 및 이를 포함하는 통신 시스템이 개시된다. 수신기는 클럭/데이터 복원 회로, 오실레이터, 검출회로 및 샘플링 클럭 발생기를 포함한다. 클럭/데이터 복원 회로는 데이터를 수신하고, 수신 샘플링 클럭신호에 응답하여 데이터를 샘플링하여 복원 데이터를 발생시킨다. 오실레이터는 기준 클럭신호를 발생시킨다. 검출회로는 데이터와 수신 샘플링 클럭신호를 비교하여 송신 샘플링 클럭신호와 수신 샘플링 클럭신호의 주파수 차이를 검출하여 주파수 차이 검출신호를 발생시킨다. 샘플링 클럭 발생기는 주파수 차이 검출신호와 기준 클럭신호에 기초하여 수신 샘플링 클럭신호를 발생시킨다. 따라서, 통신 시스템은 지터 노이즈를 효과적으로 줄일 수 있다.

Description

수신기 및 이를 포함하는 통신 시스템{RECEIVER AND COMMUNICATION SYSTEM HAVING THE SAME}
본 발명은 통신 시스템에 관한 것으로, 특히 수신기 및 이를 포함하는 통신 시스템에 관한 것이다.
일반적으로 통신 시스템은 송신기와 수신기를 포함한다. 통신 시스템의 데이터 전송 방식은 수신기에서 데이터를 샘플링하는 데 사용되는 클럭신호에 따라 싱크로노스(synchronous) 전송 방식, 메조크로노스(mesochronous) 전송방식 및 플레지오크로노스(plesiochronous) 전송 방식으로 구분된다.
싱크로노스 전송 방식의 통신 시스템에서, 수신기에서 사용되는 클럭신호의 주파수와 위상은 송신기에서 사용되는 클럭신호의 주파수와 위상과 동일하다. 메조크로노스 전송방식의 통신 시스템에서, 수신기에서 사용되는 클럭신호의 주파수는 송신기에서 사용되는 클럭신호의 주파수와 동일하고 수신기에서 사용되는 클럭신호의 위상은 송신기에서 사용되는 클럭신호의 위상과 다르다. 플레지오크로노스 전송 방식의 통신 시스템에서, 수신기에서 사용되는 클럭신호의 주파수와 위상은 송신기에서 사용되는 클럭신호의 주파수와 위상과 다르다.
따라서, 플레지오크로노스 전송 방식의 통신 시스템에서, 수신기는 클럭과 데이터를 복원하기 위한 클럭/데이터 복원회로(clock/data recovery circuit; CDR)를 구비할 필요가 있다.
송신기와 수신기의 주파수가 동일하지 않으면, 송신기의 클럭신호를 기준으로 수신기의 클럭신호의 에지(edge)가 시간에 따라 한쪽 방향으로 계속 이동한다. 이러한 현상은 CDR에서 정현 지터(sinusoidal jitter)를 발생시키며, 전송 주파수가 증가할수록 정현 지터는 증가한다.
송신기의 클럭신호와 수신기의 클럭신호의 주파수 차이에 기인하여 발생하는 정현 지터는 CDR의 성능을 저하시키고 비트 에러율(Bit Error Rate; BER)을 증가시킬 수 있다. 따라서, 수신기 내에 수신기의 클럭신호의 주파수를 송신기의 클럭신호의 주파수와 동일하게 유지하는 수단이 필요하다.
종래에는 수신기 내에 수신기의 클럭신호의 주파수를 송신기의 클럭신호의 주파수와 동일하게 유지하기 위해, 송신기와 수신기의 주파수 차이를 CDR에서 위상의 변화를 통해 보상했다. 위상 합성기를 사용하는 CDR은 위상합성기를 사용하여 클럭신호의 위상을 바꾸었고, 블라인드 오버 샘플링(blind oversampling) CDR은위상을 선택하는 선택 비트(selection bit)를 바꾸는 방법을 사용하였다.
이러한 방법들은 데이터의 전송 주파수가 높아질수록 CDR이 보상하여야 하는 위상의 양이 커져서 CDR의 동작속도를 더 빨리 제어해야 하고 송신기에서 보내는 지터의 양에 상관없이 주파수 보정을 위해 CDR의 밴드 폭(bandwidth)을 증가시켜야 하는 단점이 있다.
본 발명의 목적은 수신기의 클럭신호와 송신기의 클럭신호의 주파수 차이를 검출하여 송신기의 클럭신호의 주파수와 동일한 주파수를 갖는 수신기의 클럭신호를 발생시키는 수신기를 제공하는 것이다.
본 발명의 다른 목적은 상기 수신기를 구비한 통신 시스템을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 수신기는 클럭/데이터 복원 회로, 오실레이터, 검출회로 및 샘플링 클럭 발생기를 포함한다.
클럭/데이터 복원 회로는 제 1 데이터를 수신하고, 수신 샘플링 클럭신호에 응답하여 상기 제 1 데이터를 샘플링하여 복원 데이터를 발생시킨다. 오실레이터는 기준 클럭신호를 발생시킨다. 검출회로는 상기 제 1 데이터와 상기 수신 샘플링 클럭신호를 비교하여 송신 샘플링 클럭신호와 상기 수신 샘플링 클럭신호의 주파수 차이를 검출하여 주파수 차이 검출신호를 발생시킨다. 샘플링 클럭 발생기는 상기 주파수 차이 검출신호와 상기 기준 클럭신호에 기초하여 상기 수신 샘플링 클럭신호를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 샘플링 클럭 발생기는 상기 주파수 차이 검출신호와 상기 기준 클럭신호에 기초하여 상기 수신 샘플링 클럭신호를 발생시키는 주파수 합성기를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 주파수 합성기는 시그마 델타 변조기 및 위상동기루프를 포함할 수 있다.
시그마 델타 변조기는 상기 주파수 차이 검출신호에 응답하여 분수 분주 신호를 발생시킨다. 위상동기루프는 상기 분수 분주 신호에 응답하여 상기 기준 클럭신호를 위상동기시켜 상기 수신 샘플링 클럭신호를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 샘플링 클럭 발생기는 위상동기루프 및 포스트 프로세싱 방식의 주파수 합성기를 포함할 수 있다.
위상동기루프는 상기 기준 클럭신호에 기초하여 제 1 클럭신호를 발생시킨다. 포스트 프로세싱 방식의 주파수 합성기는 상기 주파수 차이 검출신호 및 상기 기준 클럭신호에 기초하여 상기 수신 샘플링 클럭신호를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 포스트 프로세싱 방식의 주파수 합성기는 시그마 델타 변조기, 제 1 멀티플렉서, 지연동기루프 및 제 2 멀티플렉서를 포함할 수 있다.
시그마 델타 변조기는 상기 주파수 차이 검출신호에 응답하여 분수 분주 신호를 발생시킨다. 디멀티플렉서는 상기 기준 클럭신호에 대해 디멀티플렉싱을 수행하고, 제 1 멀티플렉서는 상기 분수 분주 신호에 응답하여 상기 디멀티플렉서의 출력신호에 대해 멀티플렉싱을 수행한다. 지연동기루프는 상기 멀티플렉서의 출력신호의 위상을 동기시키고, 제 2 멀티플렉서는 상기 기준 클럭신호와 상기 지연동기루프의 출력신호를 선택적으로 출력하여 상기 수신 샘플링 클럭신호를 발생시킨다.
본 발명의 하나의 실시형태에 따른 통신 시스템은 송신기 및 수신기를 포함 한다.
송신기는 송신 샘플링 클럭신호에 응답하여 제 1 데이터를 직렬화하여 제 2 데이터를 발생시키고, 수신기는 상기 제 2 데이터를 샘플링하여 복원 데이터를 발생시킨다.
수신기는 클럭/데이터 복원 회로, 제 1 오실레이터, 검출회로 및 샘플링 클럭 발생기를 포함한다.
클럭/데이터 복원 회로는 수신 샘플링 클럭신호에 응답하여 상기 제 2 데이터를 샘플링하고 정렬하여 복원 데이터를 발생시킨다. 제 1 오실레이터는 제 1 기준 클럭신호를 발생시킨다. 검출회로는 상기 제 2 데이터와 상기 수신 샘플링 클럭신호를 비교하여 송신 샘플링 클럭신호와 상기 수신 샘플링 클럭신호의 주파수 차이를 검출하여 주파수 차이 검출신호를 발생시킨다. 샘플링 클럭 발생기는 상기 주파수 차이 검출신호와 상기 제 1 기준 클럭신호에 기초하여 상기 수신 샘플링 클럭신호를 발생시킨다.
본 발명에 따른 통신 시스템은 수신기 내에 검출회로와 샘플링 클럭 발생기로 구성된 피드백 루프를 구비하여 수신 샘플링 클럭신호의 주파수를 적응적으로 송신 샘플링 클럭신호의 주파수와 일치시킨다. 따라서, 통신 시스템은 수신기에서 사용되는 수신 샘플링 클럭신호와 송신기에서 사용되는 송신 샘플링 클럭신호 사이에 발생되는 주파수 차이에 기인하는 지터 노이즈를 효과적으로 줄일 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에" 와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 통신 시스템을 나타내는 블록도이다.
도 1을 참조하면, 통신 시스템(1000)은 송신기(1100)와 수신기(1300)를 포함한다.
송신기(1100)는 송신 샘플링 클럭신호(SCLK_TX)에 응답하여 제 1 데이터(DATA)를 직렬화하여 제 2 데이터(DATA_TX)를 발생시킨다. 수신기(1300)는 제 2 데이터(DATA_TX)를 샘플링하여 복원 데이터(RDATA) 및 복원 클럭신호(RCLK)를 발생시킨다.
수신기(1300)는 클럭/데이터 복원 회로(1350), 제 1 오실레이터(1310), 검출회로(1340) 및 샘플링 클럭 발생기(1320)를 포함한다.
클럭/데이터 복원 회로(1350)는 수신 샘플링 클럭신호(SCLK_RX)에 응답하여 제 2 데이터(DATA_TX)를 샘플링하고 정렬하여 복원 데이터를 발생시킨다. 제 1 오실레이터(1310)는 제 1 기준 클럭신호(RECLK_RX)를 발생시킨다. 검출회로(1340)는 제 2 데이터(DATA_TX)와 수신 샘플링 클럭신호(SCLK_RX)를 비교하여 송신 샘플링 클럭신호(SCLK_TX)와 수신 샘플링 클럭신호(SCLK_RX)의 주파수 차이를 검출하여 주파수 차이 검출신호(SFD)를 발생시킨다. 샘플링 클럭 발생기(1320)는 주파수 차이 검출신호(SFD)와 제 1 기준 클럭신호(RECLK_RX)에 기초하여 수신 샘플링 클럭신호(SCLK_RX)를 발생시킨다.
송신기(1100)는 제 2 오실레이터(1110), 위상동기루프(1120) 및 직렬화기(1130)를 포함한다.
제 2 오실레이터(1110)는 제 2 기준 클럭신호(RECLK_TX)를 발생시킨다. 위상동기루프(1120)는 제 2 기준 클럭신호(RECLK_TX)에 기초하여 송신 샘플링 클럭신호(SCLK_TX)를 발생시킨다. 직렬화기(1130)는 송신 샘플링 클럭신호(SCLK_TX)에 응답하여 제 1 데이터(DATA)를 샘플링하여 출력한다.
도 2는 도 1의 통신 시스템의 수신기 내에 있는 샘플링 클럭 발생기(1320)의 하나의 예를 나타내는 블록도이다.
도 2를 참조하면, 샘플링 클럭 발생기(1320a)는 주파수 차이 검출신호(SFD)와 제 1 기준 클럭신호(RECLK_RX)에 기초하여 수신 샘플링 클럭신호(SCLK_RX)를 발생시키는 주파수 합성기를 포함한다.
도 3은 도 2에 도시된 주파수 합성기(1320a)의 하나의 예를 나타내는 블록도이다.
도 3을 참조하면, 주파수 합성기(1320a)는 시그마 델타 변조기(sigma-delta modulator)(1326) 및 위상동기루프(1327)를 포함한다.
시그마 델타 변조기(1326)는 주파수 차이 검출신호(SFD)에 응답하여 분수 분주 신호(SFRAC)를 발생시킨다. 위상동기루프(1327)는 분수 분주 신호(SFRAC)에 응답하여 제 1 기준 클럭신호(RECLK_RX)를 위상동기시켜 수신 샘플링 클럭신호(SCLK_RX)를 발생시킨다.
위상동기루프(1327)는 위상/주파수 검출기(1321), 차지 펌프(1322), 루프 필터(1323), 전압제어 발진기(1324) 및 분주기(1325)를 포함한다.
위상/주파수 검출기(1321)는 제 1 기준 클럭신호(RECLK_RX)와 피드백 신 호(SFEED) 사이의 위상차에 대응하는 업 신호(UP)와 다운 신호(DN)를 발생시킨다. 차지 펌프(1322)는 업 신호(UP)와 다운 신호(DN)에 응답하여 펌프 출력전류(IPO)를 발생시킨다. 루프 필터(1323)는 펌프 출력전류(IPO)를 적분하여 발진 제어전압(VCON)을 발생시킨다. 전압제어 발진기(1324)는 발진 제어전압(VCON)에 응답하여 소정의 주파수를 갖고 발진하는 수신 샘플링 클럭신호(SCLK_RX)를 발생시킨다. 분주기(1325)는 분수 분주 신호(SFRAC)에 응답하여 수신 샘플링 클럭신호(SCLK_RX)를 분주하여 피드백 신호(SFEED)를 발생시킨다.
도 4는 도 1의 통신 시스템의 수신기 내에 있는 샘플링 클럭 발생기(1320)의 다른 하나의 예를 나타내는 블록도이다.
도 4를 참조하면, 샘플링 클럭 발생기(1320b)는 위상동기루프(1331) 및 포스트 프로세싱 방식의 주파수 합성기(1332)를 포함한다.
위상동기루프(1331)는 제 1 기준 클럭신호(RECLK_RX)에 기초하여 제 1 클럭신호를 발생시킨다. 포스트 프로세싱 방식의 주파수 합성기(1332)는 주파수 차이 검출신호(SFD) 및 제 1 기준 클럭신호(RECLK_RX)에 기초하여 수신 샘플링 클럭신호(SCLK_RX)를 발생시킨다.
도 5는 도 4의 샘플링 클럭 발생기(1320b) 내에 있는 포스트 프로세싱 방식의 주파수 합성기(1332)의 하나의 예를 나타내는 회로도이다.
도 5를 참조하면, 포스트 프로세싱 방식의 주파수 합성기(1332)는 시그마 델타 변조기(1335), 디멀티플렉서(1333), 제 1 멀티플렉서(1334), 지연동기루프(1336) 및 제 2 멀티플렉서(1337)를 포함한다.
시그마 델타 변조기(1335)는 주파수 차이 검출신호(SFD)에 응답하여 분수 분주 신호(SFRAC)를 발생시킨다. 디멀티플렉서(demultiplexer)(1333)는 제 1 기준 클럭신호(RECLK_RX)에 대해 디멀티플렉싱(demultiplexing)을 수행한다. 제 1 멀티플렉서(multiplexer)(1334)는 분수 분주 신호(SFRAC) 응답하여 디멀티플렉서(1333)의 출력신호에 대해 멀티플렉싱을 수행한다. 지연동기루프(1336)는 멀티플렉서(1334)의 출력신호를 다위상화(multiphase)시켜, 최초 제 1 기준 클럭신호(RECLK_RX)와 같은 수의 위상을 가진 클럭신호를 발생시킨다. 도 5의 예에서 제 1 기준 클럭신호(RECLK_RX)는 10 개의 위상을 가진 클럭신호이다. 제 2 멀티플렉서(1337)는 제 1 기준 클럭신호(RECLK_RX)와 지연동기루프(1336)의 출력신호를 선택적으로 출력하여 수신 샘플링 클럭신호(SCLK_RX)를 발생시킨다. 주파수 합성 기능이 필요하지 않을 때는 제 1 기준 클럭신호가 샘플링 클럭신호(SCLK_RX)로서 선택되고 주파수 합성 기능이 필요한 경우에는 지연동기루프(1336)의 출력이 샘플링 클럭신호(SCLK_RX)로서 선택된다.
도 5의 예에서, 제 1 기준 클럭신호(RECLK_RX)는 10 비트의 신호이다. 디멀티플렉서(1333)는 10 비트의 신호를 40 비트의 신호로 디멀티플렉싱을 수행하고, 멀티플렉서(1334)는 40 비트의 신호를 1 비트의 신호로 멀티플렉싱을 수행한다. 따라서, 도 5의 예에서 제 1 기준 클럭신호(RECLK_RX)의 주기를 1/40씩 변화시켜 가면서 주파수 합성을 한다.
다른 예로서, 포스트 프로세싱 방식의 주파수 합성기(1332)는 주파수 차이 검출신호(SFD)에 응답하여 분수 분주신호를 발생시키는 시그마 델타 변조기, 제 1 기준 클럭신호(RECLK_RX)의 위상을 변화시키는 위상 합성기를 구비하고, 시그마 델타 변조기를 이용하여 위상 합성기의 위상 합성량을 조절하여 주파수를 합성할 수도 있다.
또 다른 예로서, 포스트 프로세싱 방식의 주파수 합성기(1332)는 주파수 차이 검출신호(SFD)에 응답하여 동작하는 위상합성기 콘트롤러, 제 1 기준 클럭신호(RECLK_RX)의 위상을 변화시키는 위상 합성기를 구비하고, 위상합성기 콘트롤러를 이용하여 위상 합성기의 위상 합성량을 조절하여 주파수를 합성할 수도 있다.
도 6은 도 1의 통신 시스템의 수신기(1300) 내에 있는 검출회로(1340)의 하나의 예를 나타내는 블록도이다.
도 6을 참조하면, 검출회로(1340a)는 제 2 데이터(DATA_TX)와 수신 샘플링 클럭신호(SCLK_RX)를 비교하여 송신 샘플링 클럭신호(SCLK_TX)와 수신 샘플링 클럭신호(SCLK_RX)의 주파수 차이를 검출하여 주파수 차이 검출신호(SFD)를 발생시키는 FIFO(first-in first-out) 회로를 포함한다.
블라인드 오버 샘플링(blind oversampling) CDR에서는 FIFO 회로의 오버 런(over-run)/언더 런(under-run) 블록을 송신 샘플링 클럭신호(SCLK_TX)와 수신 샘플링 클럭신호(SCLK_RX)의 주파수 차이를 검출하는 데 사용할 수 있다.
도 7은 포스트 프로세싱 방식으로 주파수 합성을 수행하는 본 발명의 실시예에 따른 통신 시스템에서, 송신 샘플링 클럭 신호와 수신 샘플링 클럭신호의 파형을 도시한 그래프이다.
도 8은 종래의 통신 시스템에서, 송신 샘플링 클럭 신호와 수신 샘플링 클럭 신호의 파형을 도시한 그래프이다.
도 7 및 도 8에서 SCLK_TX는 송신 샘플링 클럭신호를 나타내고, SCLK_RX는 수신 샘플링 클럭신호를 나타낸다.
이하, 도 1 내지 도 8을 참조하여 본 발명의 실시예에 따른 통신 시스템의 동작에 대해 설명한다.
도 1에 도시된 본 발명의 실시예에 따른 통신 시스템(1000)은 수신기(1300) 내에 검출회로(1340)와 샘플링 클럭 발생기(1320)로 구성된 피드백 루프를 구비하여 수신 샘플링 클럭신호(SCLK_RX)의 주파수를 적응적으로 송신 샘플링 클럭신호(SCLK_TX)의 주파수와 일치시킨다. 따라서, 통신 시스템(1000)은 수신기(1300)에서 사용되는 수신 샘플링 클럭신호(SCLK_RX)와 송신기(1100)에서 사용되는 송신 샘플링 클럭신호(SCLK_TX) 사이에 발생되는 주파수 차이에 기인하는 지터 노이즈를 줄일 수 있다.
도 1을 참조하면, 검출회로(1340)는 제 2 데이터(DATA_TX)와 수신 샘플링 클럭신호(SCLK_RX)를 비교하여 송신 샘플링 클럭신호(SCLK_TX)와 수신 샘플링 클럭신호(SCLK_RX)의 주파수 차이를 검출하여 주파수 차이 검출신호(SFD)를 발생시킨다. 샘플링 클럭 발생기(1320)는 주파수 차이 검출신호(SFD)와 제 1 기준 클럭신호(RECLK_RX)에 기초하여 수신 샘플링 클럭신호(SCLK_RX)를 발생시킨다.
예를 들어, 검출회로(1340)는 수신 샘플링 클럭신호(SCLK_RX)의 주파수가 송신 샘플링 클럭신호(SCLK_TX)의 주파수보다 높으면, 1의 값을 갖는 주파수 차이 검출신호(SFD)를 출력하고, 수신 샘플링 클럭신호(SCLK_RX)의 주파수가 송신 샘플링 클럭신호(SCLK_TX)의 주파수보다 낮으면, (-1)의 값을 갖는 주파수 차이 검출신호(SFD)를 출력한다. 또한, 수신 샘플링 클럭신호(SCLK_RX)의 주파수가 송신 샘플링 클럭신호(SCLK_TX)의 주파수와 동일하면 0의 값을 갖는 주파수 차이 검출신호(SFD)를 출력한다.
샘플링 클럭 발생기(1320)는 주파수 차이 검출신호(SFD)가 0의 값을 가지면 제 1 기준 클럭신호(RECLK_RX)와 동일한 주파수를 갖는 수신 샘플링 클럭신호(SCLK_RX)를 출력한다. 또한, 샘플링 클럭 발생기(1320)는 주파수 차이 검출신호(SFD)가 1의 값을 가지면 제 1 기준 클럭신호(RECLK_RX)의 주파수를 감소시켜 수신 샘플링 클럭신호(SCLK_RX)로서 출력한다. 또한, 샘플링 클럭 발생기(1320)는 주파수 차이 검출신호(SFD)가 (-1)의 값을 가지면 제 1 기준 클럭신호(RECLK_RX)의 주파수를 증가시켜 수신 샘플링 클럭신호(SCLK_RX)로서 출력한다.
검출회로(1340)와 샘플링 클럭 발생기(1320)는 피드백 루프를 구성하므로, 제 2 데이터(DATA_TX)와 수신 샘플링 클럭신호(SCLK_RX)를 비교하는 과정을 반복하면, 송신 샘플링 클럭신호(SCLK_TX)와 동일한 주파수를 갖는 수신 샘플링 클럭신호(SCLK_RX)를 얻을 수 있다.
다른 예로서, 검출 회로(1340)의 출력신호인 주파수 차이 검출신호(SFD)는 다양한 코드 값을 갖는 신호일 수 있다. 예를 들면, 주파수 차이 검출신호(SFD)는 3, 2, 1, 0, (-1), (-2), (-3)의 코드 값을 가질 수 있다. 검출 회로(1340)는 제 2 데이터(DATA_TX)와 수신 샘플링 클럭신호(SCLK_RX)를 비교한 결과, 이들 두 신호 사이의 차이의 크기에 따라 다른 코드 값을 갖는 주파수 차이 검출신호(SFD)를 발 생시킨다.
샘플링 클럭 발생기(1320)는 도 2에 도시된 주파수 합성기(1320a)로 구성될 수도 있고, 도 4에 도시된 바와 같이, 위상동기루프(1331)와 포스트 프로세싱 방식의 주파수 합성기로 구성될 수도 있다.
수신기에서 사용되는 수신 샘플링 클럭신호(SCLK_RX)가 송신기에서 사용되는 송신 샘플링 클럭신호(SCLK_TX)보다 낮을 경우, 블라인드 오버 샘플링 CDR에 포함된 FIFO 회로는 계속해서 오버 런(over-run) 신호를 발생시킨다. 오버 런 신호를 적절히 필터링하여 주파수 합성기의 주파수 차이 검출신호(SFD)로서 사용할 수 있다.
위상 인터폴레이터(phase interpolator) 등의 위상 합성기를 사용하는 CDR의 경우, 위상 합성기의 출력신호의 위상이 한쪽 방향으로 1 UI(unit interval)를 초과하는 경우 주파수 차이 검출신호(SFD)를 활성화시킬 수 있다.
통신 시스템이 SSC(Spread Spectrum clocking) 발생기를 구비한 경우에는 SSC 발생기를 도 2에 있는 주파수 합성기(1320a)로서 사용할 수 있다. 이 경우에는 회로의 추가 없이 수신기에서 사용되는 수신 샘플링 클럭신호(SCLK_RX)를 송신기에서 사용되는 송신 샘플링 클럭신호(SCLK_TX)와 동일한 주파수를 갖도록 할 수 있다.
도 7에 도시된 바와 같이, 본 발명의 실시예에 따른 통신 시스템은 수신 샘플링 클럭신호(SCLK_RX)의 주파수를 적응적으로 변화시킴으로써 수신 샘플링 클럭신호(SCLK_RX)와 송신 샘플링 클럭신호(SCLK_TX)의 주파수 차이의 최대치가 크게 줄었다.
도 8에 도시된 종래의 통신 시스템은 수신 샘플링 클럭신호(SCLK_RX)의 주파수는 고정시킨 상태이므로 수신 샘플링 클럭신호(SCLK_RX)와 송신 샘플링 클럭신호(SCLK_TX)의 주파수 차이의 최대치가 매우 크다는 것을 알 수 있다.
도 9는 도 1의 통신 시스템의 수신기 내에 있는 수신기(1300)의 다른 하나의 실시예를 나타내는 블록도이다.
도 9를 참조하면, 수신기(1300)는 클럭/데이터 복원 회로(1360), 제 1 오실레이터(1310) 및 샘플링 클럭 발생기(1320)를 포함한다.
클럭/데이터 복원 회로(1360)는 제 2 데이터(DATA_TX)에 기초하여 수신 샘플링 클럭신호(SCLK_RX)를 발생시키고, 수신 샘플링 클럭신호(SCLK_RX)에 응답하여 제 2 데이터(DATA_TX)를 샘플링하고 정렬하여 복원 데이터를 발생시킨다. 제 1 오실레이터(1310)는 제 1 기준 클럭신호(RECLK_RX)를 발생시킨다. 샘플링 클럭 발생기(1320)는 주파수 차이 검출신호(SFD)와 제 1 기준 클럭신호(RECLK_RX)에 기초하여 수신 샘플링 클럭신호(SCLK_RX)를 발생시킨다.
클럭/데이터 복원 회로(1360)는 제 2 데이터(DATA_TX)와 수신 샘플링 클럭신호(SCLK_RX)를 비교하여 송신 샘플링 클럭신호(SCLK_TX)와 수신 샘플링 클럭신호(SCLK_RX)의 주파수 차이를 검출하여 주파수 차이 검출신호(SFD)를 발생시키는 검출회로(1340)를 포함한다.
도 9에 도시된 수신기(1300a)에서, 검출회로(1340)가 클럭/데이터 복원 회로(1360) 내에 포함되어 있다.
도 9에 도시된 수신기(1300a)의 동작은 도 1에 도시된 수신기(1300)의 동작과 유사하므로 수신기(1300a)의 동작 설명을 생략한다.
본 발명은 통신 시스템에 적용이 가능하며, 특히 반도체 집적회로들을 포함하는 송신기 및 수신기를 포함하는 통신 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 하나의 실시예에 따른 통신 시스템을 나타내는 블록도이다.
도 2는 도 1의 통신 시스템의 수신기 내에 있는 샘플링 클럭 발생기의 하나의 예를 나타내는 블록도이다.
도 3은 도 2에 도시된 주파수 합성기의 하나의 예를 나타내는 블록도이다.
도 4는 도 1의 통신 시스템의 수신기 내에 있는 샘플링 클럭 발생기의 다른 하나의 예를 나타내는 블록도이다.
도 5는 도 4의 샘플링 클럭 발생기 내에 있는 포스트 프로세싱 방식의 주파수 합성기의 하나의 예를 나타내는 회로도이다.
도 6은 도 1의 통신 시스템의 수신기 내에 있는 검출 회로의 하나의 예를 나타내는 블록도이다.
도 7은 포스트 프로세싱 방식으로 주파수 합성을 수행하는 본 발명의 실시예에 따른 통신 시스템에서, 송신 샘플링 클럭 신호와 수신 샘플링 클럭신호의 파형을 도시한 그래프이다.
도 8은 종래의 통신 시스템에서, 송신 샘플링 클럭 신호와 수신 샘플링 클럭신호의 파형을 도시한 그래프이다.
도 9는 도 1의 통신 시스템의 수신기 내에 있는 수신기(1300)의 다른 하나의 실시예를 나타내는 블록도이다.
< 도면의 주요부분에 대한 부호의 설명>
1000 : 통신 시스템
1100 : 송신기
1110, 1130 : 오실레이터
1120, 1327, 1331 : 위상동기루프
1130 : 직렬화기
1300, 1300a : 수신기
1320, 1320a, 1320b : 샘플링 클럭 발생기
1326 : 시그마 델타 변조기
1332 : 포스트 프로세싱 방식의 주파수 합성기
1340, 1340a : 검출 회로
1350 : 클럭/데이터 복원 회로

Claims (19)

  1. 제 1 데이터를 수신하고, 수신 샘플링 클럭신호에 응답하여 상기 제 1 데이터를 샘플링하여 복원 데이터를 발생시키는 클럭/데이터 복원 회로;
    기준 클럭신호를 발생시키는 오실레이터;
    상기 제 1 데이터와 상기 수신 샘플링 클럭신호를 비교하여 송신 샘플링 클럭신호와 상기 수신 샘플링 클럭신호의 주파수 차이를 검출하여 주파수 차이 검출신호를 발생시키는 검출회로; 및
    상기 주파수 차이 검출신호와 상기 기준 클럭신호에 기초하여 상기 수신 샘플링 클럭신호를 발생시키는 샘플링 클럭 발생기를 포함하는 수신기.
  2. 제 1 항에 있어서, 상기 샘플링 클럭 발생기는
    상기 주파수 차이 검출신호와 상기 기준 클럭신호에 기초하여 상기 수신 샘플링 클럭신호를 발생시키는 주파수 합성기를 포함하는 것을 특징으로 하는 수신기.
  3. 제 2 항에 있어서, 상기 주파수 합성기는
    상기 주파수 차이 검출신호에 응답하여 분수 분주 신호를 발생시키는 시그마 델타 변조기; 및
    상기 분수 분주 신호에 응답하여 상기 기준 클럭신호를 위상동기시켜 상기 수신 샘플링 클럭신호를 발생시키는 위상동기루프를 포함하는 것을 특징으로 하는 수신기.
  4. 제 3 항에 있어서, 상기 주파수 합성기는
    수신기 내에 구비된 SSC(Spread Spectrum clocking) 발생기인 것을 특징으로 하는 수신기.
  5. 제 3 항에 있어서, 상기 위상동기루프는
    상기 기준 클럭신호와 피드백 신호 사이의 위상차에 대응하는 업 신호와 다운 신호를 발생시키는 위상/주파수 검출기;
    상기 업 신호와 상기 다운 신호에 응답하여 펌프 출력전류를 발생시키는 차지 펌프;
    상기 펌프 출력전류를 적분하여 발진 제어전압을 발생시키는 루프 필터;
    상기 발진 제어전압에 응답하여 제 1 주파수를 갖고 발진하는 상기 수신 샘플링 클럭신호를 발생시키는 전압제어 발진기; 및
    상기 분수 분주 신호에 응답하여 상기 수신 샘플링 클럭신호를 분주하여 상기 피드백 신호를 발생시키는 분주기를 포함하는 것을 특징으로 하는 수신기.
  6. 제 1 항에 있어서, 상기 샘플링 클럭 발생기는
    상기 기준 클럭신호에 기초하여 제 1 클럭신호를 발생시키는 위상동기루프; 및
    상기 주파수 차이 검출신호 및 상기 기준 클럭신호에 기초하여 상기 수신 샘플링 클럭신호를 발생시키는 포스트 프로세싱 방식의 주파수 합성기를 포함하는 것을 특징으로 하는 수신기.
  7. 제 6 항에 있어서, 상기 포스트 프로세싱 방식의 주파수 합성기는
    상기 주파수 차이 검출신호에 응답하여 분수 분주 신호를 발생시키는 시그마 델타 변조기;
    상기 기준 클럭신호에 대해 디멀티플렉싱을 수행하는 디멀티플렉서;
    상기 분수 분주 신호에 응답하여 상기 디멀티플렉서의 출력신호에 대해 멀티플렉싱을 수행하는 제 1 멀티플렉서;
    상기 멀티플렉서의 출력신호의 위상을 동기시키는 지연동기루프; 및
    상기 기준 클럭신호와 상기 지연동기루프의 출력신호를 선택적으로 출력하여 상기 수신 샘플링 클럭신호를 발생시키는 제 2 멀티플렉서를 포함하는 것을 특징으로 하는 수신기.
  8. 제 1 항에 있어서,
    상기 검출회로는 FIFO 회로인 것을 특징으로 하는 수신기.
  9. 제 8 항에 있어서, 상기 검출회로는
    상기 FIFO 회로의 오버 런(over-run)/언더 런(under-run) 기능을 사용하여 상기 송신 샘플링 클럭신호와 상기 수신 샘플링 클럭신호의 주파수 차이를 검출하는 것을 특징으로 하는 수신기.
  10. 제 1 항에 있어서, 상기 클럭/데이터 복원 회로는
    상기 복원 데이터뿐만 아니라 복원 클럭신호도 발생시키는 것을 특징으로 하는 수신기.
  11. 송신 샘플링 클럭신호에 응답하여 제 1 데이터를 직렬화하여 제 2 데이터를 발생시키는 송신기; 및
    상기 제 2 데이터를 샘플링하여 복원 데이터를 발생시키는 수신기를 포함하고, 상기 수신기는
    수신 샘플링 클럭신호에 응답하여 상기 제 2 데이터를 샘플링하고 정렬하여 복원 데이터를 발생시키는 클럭/데이터 복원 회로;
    제 1 기준 클럭신호를 발생시키는 제 1 오실레이터;
    상기 제 2 데이터와 상기 수신 샘플링 클럭신호를 비교하여 송신 샘플링 클럭신호와 상기 수신 샘플링 클럭신호의 주파수 차이를 검출하여 주파수 차이 검출신호를 발생시키는 검출회로; 및
    상기 주파수 차이 검출신호와 상기 제 1 기준 클럭신호에 기초하여 상기 수신 샘플링 클럭신호를 발생시키는 샘플링 클럭 발생기를 포함하는 통신 시스템.
  12. 제 11 항에 있어서, 상기 송신기는
    제 2 기준 클럭신호를 발생시키는 제 2 오실레이터;
    상기 제 2 기준 클럭신호에 기초하여 상기 송신 샘플링 클럭신호를 발생시키는 위상동기루프; 및
    상기 송신 샘플링 클럭신호에 응답하여 상기 제 1 데이터를 샘플링하여 출력하는 직렬화기를 포함하는 것을 특징으로 하는 통신 시스템.
  13. 제 11 항에 있어서, 상기 샘플링 클럭 발생기는
    상기 주파수 차이 검출신호와 상기 제 1 기준 클럭신호에 기초하여 상기 수신 샘플링 클럭신호를 발생시키는 주파수 합성기를 포함하는 것을 특징으로 하는 통신 시스템.
  14. 제 13 항에 있어서, 상기 주파수 합성기는
    상기 주파수 차이 검출신호에 응답하여 분수 분주 신호를 발생시키는 시그마 델타 변조기; 및
    상기 분수 분주 신호에 응답하여 상기 제 1 기준 클럭신호를 위상동기시켜 상기 수신 샘플링 클럭신호를 발생시키는 위상동기루프를 포함하는 것을 특징으로 하는 통신 시스템.
  15. 제 14 항에 있어서, 상기 주파수 합성기는
    수신기 내에 구비된 SSC(Spread Spectrum clocking) 발생기인 것을 특징으로 하는 통신 시스템.
  16. 제 11 항에 있어서, 상기 샘플링 클럭 발생기는
    상기 제 1 기준 클럭신호에 기초하여 제 1 클럭신호를 발생시키는 위상동기루프; 및
    상기 주파수 차이 검출신호 및 상기 제 1 기준 클럭신호에 기초하여 상기 수신 샘플링 클럭신호를 발생시키는 포스트 프로세싱 방식의 주파수 합성기를 포함하는 것을 특징으로 하는 통신 시스템.
  17. 제 16 항에 있어서, 상기 포스트 프로세싱 방식의 주파수 합성기는
    상기 주파수 차이 검출신호에 응답하여 분수 분주 신호를 발생시키는 시그마 델타 변조기;
    상기 제 1 기준 클럭신호에 대해 디멀티플렉싱을 수행하는 디멀티플렉서;
    상기 분수 분주 신호에 응답하여 상기 디멀티플렉서의 출력신호에 대해 멀티플렉싱을 수행하는 제 1 멀티플렉서;
    상기 멀티플렉서의 출력신호의 위상을 동기시키는 지연동기루프; 및
    상기 제 1 기준 클럭신호와 상기 지연동기루프의 출력신호를 선택적으로 출력하여 상기 수신 샘플링 클럭신호를 발생시키는 제 2 멀티플렉서를 포함하는 것을 특징으로 하는 통신 시스템.
  18. 제 11 항에 있어서,
    상기 검출회로는 FIFO 회로인 것을 특징으로 하는 통신 시스템.
  19. 제 8 항에 있어서, 상기 검출회로는
    상기 FIFO 회로의 오버 런(over-run)/언더 런(under-run) 기능을 사용하여 상기 송신 샘플링 클럭신호와 상기 수신 샘플링 클럭신호의 주파수 차이를 검출하는 것을 특징으로 하는 통신 시스템.
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