DE60314020T2

DE60314020T2 - Sd-modulator einer pll-schaltung

Info

Publication number: DE60314020T2
Application number: DE60314020T
Authority: DE
Inventors: Morihito Kasugai-shi Hasegawa
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2003-11-28
Filing date: 2003-11-28
Publication date: 2007-09-13
Anticipated expiration: 2023-11-29
Also published as: EP1657821A1; CN100571040C; JP4050298B2; CN1839549A; US20060139194A1; EP1657821B1; WO2005053162A1; US7279990B2; EP1657821A4; DE60314020D1; JPWO2005053162A1

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung betrifft eine PLL-Schaltung und, im Besonderen, eine PLL-Schaltung unter Verwendung eines Sigma-Delta-Modulators.
In den letzten Jahren müssen PLL-Schaltungen zur Verwendung in mobilen Kommunikationsvorrichtungen, wie etwa Mobiltelefonen, nicht nur noch höher integriert sein und weniger Energie verbrauchen, sondern auch ihre Kanalumschaltgeschwindigkeit und C/N-Charakteristik verbessern. Um diese Forderungen zu erfüllen, sind PLL-Schaltungen unter Verwendung von Sigma-Delta-Modulatoren in den Handel gekommen. PLL-Schaltungen unter Verwendung von Sigma-Delta-Modulatoren müssen ihre Kanalumschaltgeschwindigkeit und C/N-Charakteristik weiter verbessern.
HINTERGRUNDTECHNIK
Die Kanalumschaltzeit und die C/N-Charakteristik sind Schleifencharakteristiken, die in PLL-Schaltungen wichtig sind. Speziell muss eine PLL-Schaltung die Zeit verkürzen, die sie zum Umschalten von einer Verriegelungsfrequenz auf eine andere Verriegelungsfrequenz benötigt, während ein Phasenrauschen reduziert wird, das in der Frequenz eines Ausgangssignals enthalten ist.
Um diese Forderungen zu erfüllen, ist in den letzten Jahren ein Bruchteil-N-PLL-Frequenzsynthesizer (PLL-Schaltungen) in den Handel gekommen. Der Bruchteil-N-PLL-Frequenzsynthesizer nutzt ein Frequenzbruchteilungsverhältnis eines Komparators/Frequenzteilers, der eine PLL-Schleife bildet. Solch eine PLL-Schaltung vom Frequenzbruchteilungs typ erhöht die Frequenz eines Referenzsignals und ist somit beim Verbessern der Kanalumschaltzeit und der C/N-Charakteristik von Vorteil.
Jedoch wird der Bruchwert für das Frequenzbruchteilungsverhältnis auf äquivalente und durchschnittliche Weise durch Verändern des Integralfrequenzteilungswertes im Laufe der Zeit erhalten. Genauer gesagt: das Frequenzbruchteilungsverhältnis wird auf äquivalente Weise durch zyklisches Ausführen einer Frequenzteilung durch N + 1 erhalten, während konstant eine Frequenzteilung durch einen feststehenden Frequenzteilungswert N ausgeführt wird. Zum Beispiel werden für eine Frequenzteilung von 1/8 die acht Frequenzteilungsoperationen ausgeführt, indem die N-Frequenzteilung siebenmal wiederholt wird und eine einmalige N + 1-Frequenzteilung vorgenommen wird. Bei der Frequenzteilung von 3/8 werden acht Frequenzteilungsoperationen ausgeführt, indem eine N-Frequenzteilung fünfmal und eine N + 1-Frequenzteilung dreimal wiederholt werden.
Wenn jedoch ein Phasenkomparator verwendet wird, um das Vergleichssignal, das bei der Frequenzbruchteilungsoperation erhalten wird, mit einem Referenzsignal zu vergleichen, werden die N-Frequenzteilung und die N + 1-Frequenzteilung zyklisch wiederholt. Dies führt zu einem zyklischen Phasenfehler. Als Resultat wird ein Störrauschen in dem Ausgangssignal eines spannungsgesteuerten Oszillators erzeugt.
Als ein Verfahren zum Verhindern der Erzeugung von solch einem Störrauschen, das aus der Frequenzbruchteilung resultiert, ist ein Sigma-Delta-Bruchteil-N-PLL-Frequenzsynthesizer 100 mit einem MASH-(multi-stage noise shaping)Sigma-Delta-Modulator vorgeschlagen worden, wie in 13 gezeigt. Der Sigma-Delta-Modulator sieht ein Verfahren zum wahllosen Verändern des Frequenzteilungswertes vor, der bei der Frequenzbruchteilung verwendet wird, um die Erzeugung des Störrauschens zu verhindern. Solch ein Frequenzsynthesizer ist in dem US-Patent 5093632 offenbart.
In 13 gibt ein Oszillator 1 ein Referenztaktsignal, das eine Eigenfrequenz auf der Basis der Oszillation eines Quarzoszillators hat, an einen Referenzfrequenzteiler 2 aus. Der Referenzfrequenzteiler 2, der aus einer Zählerschaltung gebildet ist, gibt ein Referenzsignal fr, das durch Teilen der Frequenz des Referenztaktsignals auf der Basis eines voreingestellten Frequenzteilungsverhältnisses erzeugt wird, an einen Phasenkomparator 3 aus.
Ein Vergleichssignal fp wird dem Phasenkomparator 3 von einem Komparator/Frequenzteiler 4 eingegeben. Der Phasenkomparator 3 gibt ein Impulssignal, das der Phasendifferenz zwischen dem Referenzsignal fr und dem Vergleichssignal fp entspricht, an eine Ladungspumpe 5 aus.
Die Ladungspumpe 5 gibt ein Ausgangssignal an ein Tiefpassfilter (LPF) 6 auf der Basis des von dem Phasenkomparator 3 ausgegebenen Impulssignals aus.
Dieses Ausgangssignal wird durch ein Gleichstromelement gebildet, das ein Impulselement enthält. Das Gleichstromelement verändert sich, wenn sich die Frequenz des Impulssignals verändert. Das Impulselement verändert sich auf der Basis der Phasendifferenz des Impulssignals.
Das LPF 6 gibt als Steuerspannung ein Ausgangssignal, das erhalten wird, indem das Ausgangssignal der Ladungspumpe 5 geglättet wird und Hochfrequenzelemente aus dem geglätteten Signal entfernt werden, an einen spannungsgesteuerten Oszillator (VCO) 7 aus.
Der VCO 7 gibt ein Ausgangssignal fvco, das eine Frequenz gemäß der Steuerspannung hat, an eine externe Schaltung und den Komparator/Frequenzteiler 4 aus.
Das Frequenzteilungsverhältnis des Komparators/Frequenzteilers 4 wird auf solch eine Weise eingestellt, dass das Verhältnis durch einen Sigma-Delta-Modulator 8 frei verändert wird.
Der Sigma-Delta-Modulator 8 ist als Modulator dritter Ordnung gebildet, der Integrierglieder (Σ) 9a bis 9c mit n Bits, Differenzierglieder (Δ) 10a bis 10f, die aus Flipflop-Schaltungen gebildet sind, und einen Addierer 11 enthält. Die Integrierglieder 9a bis 9c und die Differenzierglieder 10a bis 10f arbeiten unter Verwendung des von dem Komparator/Frequenzteiler 4 eingegebenen Vergleichssignals fp als Taktsignal.
Ein Zählerwert F des Sigma-Delta-Modulators 8 wird dem Integrierglied 9a von einer externen Vorrichtung (nicht gezeigt) eingegeben. Das Integrierglied 9a akkumuliert den eingegebenen Wert F auf der Basis eines Taktsignals. Wenn der akkumulierte Wert einen Nennerwert (Modulowert) Q überschreitet, gibt das Integrierglied 9a ein Überlaufsignal OF1 aus. Nach dem Überlauf teilt das Integrierglied 9a den akkumulierten Wert durch den Nennerwert Q und setzt das Akkumulieren des Eingangswertes F fort.
Der Nennerwert (Modulowert) Q wird auf 2ⁿ gesetzt. Der Zählerwert F wird als digitales Signal eingegeben, das n – 1 Bits bezüglich der Potenz n des Nennerwertes Q hat. Der Nennerwert Q, der für die Integrierglieder 9a bis 9c derselbe Wert ist, beträgt zum Beispiel 1024, und der Zählerwert F beträgt 30.
Das Überlaufsignal OF1 des Integriergliedes 9a wird als Eingangssignal a über die Differenzglieder 10a und 10b für den Addierer 11 vorgesehen. Ein akkumulierter Wert X1 des Integriergliedes 9a wird für das Integrierglied 9b vorgesehen.
Das Integrierglied 9b, das eine Akkumulationsoperation eines Eingangssignals ausführt, das den akkumulierten Wert X1 hat, gibt einen akkumulierten Wert X2, der aus der Akkumulation resultiert, an das Integrierglied 9c aus. Ferner wird ein Überlaufsignal OF2, das von dem Integrierglied 9b ausgegeben wird, als Eingangssignal b über das Differenzierglied 10c für den Addierer 11 und als Eingangssignal c über die Differenzierglieder 10c und 10d für den Addierer 11 vorgesehen.
Das Integrierglied 9c, das eine Akkumulationsoperation eines Eingangssignals mit dem akkumulierten Wert X2 ausführt, gibt ein Überlaufsignal OF3 aus. Das Überlaufsignal OF3 wird als Eingangssignal d für den Addierer 11 vorgesehen, wird als Eingangssignal e über das Differenzierglied 10e für den Addierer 11 vorgesehen und wird als Eingangssignal f über die Differenzierglieder 10e und 10f für den Addierer 11 vorgesehen.
Die Differenzierglieder 10a, 10b und 10d sind enthalten, um Fehler in den Zeitlagen der Eingangssignale a bis f, die durch die Operationen der Differenzierglieder 10c, 10e und 10f verursacht werden können, gemäß dem Taktsignal zu korrigieren.
Auf der Basis der Eingangssignale a bis f führt der Addierer 11 die Berechnung aus: (+1)a + (+1)b + (–1)c + (+1)d + (–2)e + (+1)f.
Die Koeffizienten, mit denen die Eingangssignale a bis f multipliziert werden, werden auf der Basis des Pascalschen Dreiecks festgelegt.
7 zeigt das Berechnungsresultat (außer +N) der Berechnungsoperation, die durch den Addierer 11 ausgeführt wird und oben beschrieben ist. Der Addierer 11 erzeugt, wie in der Zeichnung gezeigt, Zufallszahlen, die sich in einem Bereich von +4 bis –2 beliebig verändern.
Ein feststehendes Frequenzteilungsverhältnis N, das im Voraus festgelegt wird, wird dem Addierer 11 eingegeben. Der Addierer 11 addiert das obige Berechnungsresultat zu dem feststehenden Frequenzteilungsverhältnis N und gibt das Resultat an den Komparator/Frequenzteiler 4 aus.
Bei dieser Operation, die durch den Addierer 11 ausgeführt wird, ändert sich das Frequenzteilungsverhältnis, das dem Komparator/Frequenzteiler 4 eingegeben wird, bezüglich des feststehenden Frequenzteilungsverhältnisses N wahllos wie beispielsweise N, N + 1, N, N – 2, N + 3, N – 1, ..., N + 4 bis N – 1.
In dem Komparator/Frequenzteiler 4 wird eine Frequenzbruchteilungsoperation durchschnittlich auf der Basis des von dem Addierer 11 ausgegebenen Frequenzteilungsverhältnisses ausgeführt.
7 zeigt Beispiele für die Zufallszahlen, die die Berechnungswerte sind, die von dem Addierer 11 des Sigma-Delta-Modulators 8 dritter Ordnung ausgegeben werden, der in 13 gezeigt ist. 10 zeigt Beispiele für Zufallszahlen, die in einem Sigma-Delta-Modulator zweiter Ordnung erzeugt werden. Die Schwankungsbreite des Ausgangssignals des Sigma-Delta-Modulators nimmt zu, und die Modulationsbreite des Frequenzteilungsverhältnisses des Komparators/ Frequenzteilers 4 nimmt mit zunehmender Ordnungszahl des Sigma-Delta-Modulators zu, wie in den zwei Zeichnungen gezeigt.
15 zeigt das Frequenzspektrum des Ausgangssignals des Bruchteil-N-PLL-Frequenzsynthesizers 100 unter Verwendung des oben beschriebenen Sigma-Delta-Modulators dritter Ordnung. 14 zeigt das Frequenzspektrum des Ausgangssignals eines Bruchteil-N-PLL-Frequenzsynthesizers unter Verwendung eines Sigma-Delta-Modulators zweiter Ordnung, und 16 zeigt dasselbe Frequenzspektrum im Falle eines Sigma-Delta-Modulators vierter Ordnung.
Wie aus einem Vergleich von 14 bis 16 hervorgeht, nimmt einhergehend mit höher werdender Ordnungszahl des Sigma-Delta-Modulators der Rauschpegel bei der Verriegelungsoperation der PLL zu und wird die C/N-Charakteristik verschlechtert.
Die C/N-Charakteristik wird verbessert, wenn die Ordnungszahl des Sigma-Delta-Modulators niedriger wird. Jedoch ist in diesem Fall die Sigma-Delta-Modulation instabil. Solch eine instabile Sigma-Delta-Modulation beeinflusst das Ausgangssignal des Sigma-Delta-Modulators zum Nachteil.
OFFENBARUNG DER ERFINDUNG
Eine Aufgabe der vorliegenden Erfindung ist das Vorsehen eines Sigma-Delta-Modulators, der die Modulationsbreite eines Komparators/Frequenzteilers verringert, ohne die Ordnungszahl des Modulators zu reduzieren.
Ein Aspekt der vorliegenden Erfindung ist ein Sigma-Delta-Modulator zum Erzeugen eines Modulationssignals zum Modulieren eines Frequenzteilungsverhältnisses für einen Komparator/Frequenzteiler einer PLL-Schaltung. Der Sigma-Delta-Modulator enthält eine Vielzahl von seriell verbundenen Integriergliedern, die jeweils ein Eingangssignal auf der Basis eines Taktsignals akkumulieren und ein Überlaufsignal ausgeben, wenn ein akkumulierter Wert einen vorbestimmten Wert überschreitet. Eine Vielzahl von Differenziergliedern ist mit der Vielzahl von Integriergliedern selektiv verbunden. Jedes der Differenzierglieder überträgt ein Überlaufsignal eines entsprechenden der Integrierglieder. Ein Addierer multipliziert die Überlaufsignale, die von der Vielzahl von Differenziergliedern übertragen werden, mit einem vorbestimmten Koeffizienten und addiert die Produkte, um das Modulationssignal zu erzeugen. Eine Steuerschaltung, die zwischen einem ersten Integrierglied einer letzten Stufe und einem zweiten Integrierglied einer vorletzten Stufe verbunden ist, sieht ein Ausgangssignal des zweiten Integriergliedes für das erste Integrierglied synchron mit einem frequenzgeteilten Signal vor, das durch Frequenzteilung des Taktsignals erhalten wird.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein schematisches Blockdiagramm eines Frequenzsynthesizers auf PLL-Basis mit einem Sigma-Delta-Modulator dritter Ordnung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;
2 ist ein Blockdiagramm einer Steuerschaltung des Sigma-Delta-Modulators dritter Ordnung, der in 1 gezeigt ist;
3 ist ein Diagramm, das eine spezifische Struktur für eine Gatterschaltung von 2 zeigt;
4 ist ein schematisches Blockdiagramm eines Frequenzteilers von 2;
5 ist ein erläuterndes Diagramm, das ein Ausgangssignal einer Flipflop-Schaltung von 4 zeigt;
6 ist ein erläuterndes Diagramm, das ein frequenzgeteiltes Signal zeigt, das von einem Frequenzteiler ausgegeben wird;
7 ist ein erläuterndes Diagramm, das die Modulationsbreite einer Modulationsausgabe eines Sigma-Delta-Modulators dritter Ordnung gemäß einem Beispiel nach Stand der Technik darstellt;
8 ist ein erläuterndes Diagramm, das die Modulationsbreite einer Modulationsausgabe des Sigma-Delta-Modulators dritter Ordnung gemäß der vorliegenden Erfindung darstellt;
9 ist ein erläuterndes Diagramm, das die Modulationsbreite einer Modulationsausgabe des Sigma-Delta-Modulators dritter Ordnung gemäß der vorliegenden Erfindung darstellt;
10 ist ein erläuterndes Diagramm, das die Modulationsbreite einer Modulationsausgabe eines Sigma-Delta-Modulators zweiter Ordnung darstellt;
11 ist ein erläuterndes Diagramm, das eine Simulation eines Ausgangssignals eines Frequenzsynthesizers auf PLL-Basis zeigt, der den Sigma-Delta-Modulator dritter Ordnung nach Stand der Technik hat;
12 ist ein erläuterndes Diagramm, das eine Simulation eines Ausgangssignals eines Frequenzsynthesizers auf PLL-Basis zeigt, der den Sigma-Delta-Modulator dritter Ordnung gemäß der vorliegenden Erfindung hat;
13 ist ein schematisches Blockdiagramm eines Frequenzsynthesizers auf PLL-Basis, der den Sigma-Delta-Modulator dritter Ordnung nach Stand der Technik hat;
14 ist ein erläuterndes Diagramm, das das Frequenzspektrum eines Ausgangssignals eines Frequenzsynthesizers auf PLL-Basis zeigt, der einen Sigma-Delta-Modulator zweiter Ordnung hat;
15 ist ein erläuterndes Diagramm, das das Frequenzspektrum eines Ausgangssignals eines Frequenzsynthesizers auf PLL-Basis zeigt, der einen Sigma-Delta-Modulator dritter Ordnung hat; und
16 ist ein erläuterndes Diagramm, das das Frequenzspektrum eines Ausgangssignals eines Frequenzsynthesizers auf PLL-Basis zeigt, der einen Sigma-Delta-Modulator vierter Ordnung hat.
BESTER MODUS ZUM AUSFÜHREN DER ERFINDUNG
1 zeigt einen Sigma-Delta-Bruchteil-N-PLL-Frequenzsynthesizer 200 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Der Frequenzsynthesizer 200 der bevorzugten Ausführungsform wird gebildet, indem eine Steuerschaltung 12 zu dem Sigma-Delta-Modulator 8 des Beispiels nach Stand der Technik von 13 hinzugefügt wird. Die übrige Struktur des Frequenzsynthesizers 200 ist dieselbe wie bei dem oben beschriebenen Beispiel nach Stand der Technik.
Der Frequenzsynthesizer 200 enthält einen Oszillator 1, einen Referenzfrequenzteiler 2, einen Phasenkomparator 3, einen Komparator/Frequenzteiler 4, eine Ladungspumpe 5, ein LPF (Tiefpassfilter) 6, einen spannungsgesteuerten Oszilla tor (VCO) 7 und einen Sigma-Delta-Modulator dritter Ordnung 50.
Der Sigma-Delta-Modulator dritter Ordnung 50 enthält drei Integrierglieder 9a bis 9c, sechs Differenzierglieder 10a bis 10f, einen Addierer 11 und die Steuerschaltung 12. Die Integrierglieder 9a bis 9c und die Differenzierglieder 10a bis 10f arbeiten genauso wie bei dem Beispiel nach Stand der Technik, das in 13 gezeigt ist. Weiterhin werden Eingangssignale a bis f dem Addierer 11 eingegeben.
Auf der Basis der Eingangssignale a bis f führt der Addierer 11 die Berechnung aus: (+1)a + (+1)b + (–1)c + (+1)d + (–2)e + (+1)f.
Die Koeffizienten, mit denen die Eingangssignale a bis f multipliziert werden, werden auf der Basis des Pascalschen Dreiecks genauso wie bei dem Beispiel nach Stand der Technik festgelegt.
Der Addierer 11 ist aus einem wohlbekannten automatischen logischen Synthesizer konstruiert, der eine logische Synthese zum Beispiel auf der Basis der Eingabe des oben beschriebenen Berechnungsausdrucks automatisch ausführt.
Der Addierer 11 addiert ein feststehendes Frequenzteilungsverhältnis N, das von einer externen Vorrichtung (nicht gezeigt) eingegeben wird, zu dem obigen Berechnungsresultat und gibt den berechneten Wert an den Komparator/Frequenzteiler 4 aus. Genauer gesagt, der Addierer 11 gibt Zufallszahlen aus, die sich in einem Bereich von N + 4 bis N – 2 beliebig verändern.
Die Steuerschaltung 12, die zwischen den Integriergliedern 9b und 9c angeordnet ist, arbeitet unter Verwendung eines Vergleichssignals fp, das von dem Komparator/Frequenzteiler 4 eingegeben wird, als Taktsignal. Die Steuerschal tung 12 teilt die Frequenz des Taktsignals mit einem Frequenzteilungsverhältnis, das im Voraus festgelegt wird, und gibt einen akkumulierten Wert X2, der von dem Integrierglied 9b ausgegeben wird, an das Integrierglied 9c auf der Basis des resultierenden frequenzgeteilten Signals aus.
Als nächstes wird die spezifische Struktur der Steuerschaltung 12 beschrieben. Die Steuerschaltung 12 enthält, wie in 2 gezeigt, eine Gatterschaltung 13, ein Schieberegister 14 und einen Frequenzteiler 15, die zwischen den Integriergliedern 9b und 9c angeordnet sind.
Das Schieberegister 14 erzeugt Frequenzteilungsverhältnisfestlegungssignale Y1 bis Yn mit einer Vielzahl von Bits auf der Basis eines Taktsignals CK, den Daten DATEN und eines Freigabesignals LE, die von einer externen Vorrichtung eingegeben werden, und gibt die Frequenzteilungsverhältnisfestlegungssignale Y1 bis Yn an den Frequenzteiler 15 aus.
Der Frequenzteiler 15 teilt die Frequenz des Vergleichssignals fp, das von dem Komparator/Frequenzteiler 4 eingegeben wird, auf der Basis der Frequenzteilungsverhältnisfestlegungssignale Y1 bis Yn und gibt das resultierende frequenzgeteilte Signal Z an die Gatterschaltung 13 aus.
Unter Bezugnahme auf 4 wird nun die spezifische Struktur des Frequenzteilers 15 beschrieben. Der Frequenzteiler 15 enthält mehrere Stufen von Flipflop-Schaltungen 16a bis 16d, die seriell verbunden sind, und eine Logikschaltungseinheit 17 zum Erzeugen des frequenzgeteilten Signals Z auf der Basis von Ausgangssignalen FFL1 bis FFL4 der Flipflop-Schaltungen 16a bis 16d. Die Flipflop-Schaltungen 16a bis 16d bilden einen normalen Binärzähler.
Das Vergleichssignal fp wird der Flipflop-Schaltung 16a der ersten Stufe eingegeben. Ausgangssignale FF1 bis FF3 der Flipflop-Schaltungen 16a bis 16c der vorhergehenden Stufen werden jeweilig Flipflop-Schaltungen 16b bis 16d der folgenden Stufen eingegeben.
Die Flipflop-Schaltung 16a gibt das Ausgangssignal FF1 aus, wie in 5 gezeigt, das erhalten wird, indem die Frequenz des Vergleichssignals fp durch eins geteilt wird; die Flipflop-Schaltung 16b gibt das Ausgangssignal FF2 aus, das erhalten wird, indem die Frequenz des Ausgangssignals FF1 der Flipflop-Schaltung 16a durch zwei geteilt wird; die Flipflop-Schaltung 16c gibt das Ausgangssignal FF3 aus, das erhalten wird, indem die Frequenz des Ausgangssignals FF2 der Flipflop-Schaltung 16b durch zwei geteilt wird; und die Flipflop-Schaltung 16d gibt ein Ausgangssignal FF4 aus, das erhalten wird, indem die Frequenz des Ausgangssignals FF3 der Flipflop-Schaltung 16c durch zwei geteilt wird.
Als Resultat gibt die Flipflop-Schaltung 16c das Ausgangssignal FF3 aus, das erhalten wird, indem das Vergleichssignal fp durch vier geteilt wird, und gibt die Flipflop-Schaltung 16d das Ausgangssignal FF4 aus, das erhalten wird, indem das Vergleichssignal fp durch acht geteilt wird.
Die Frequenzteilungsverhältnisfestlegungssignale Y1 bis Y4 werden den jeweiligen Flipflop-Schaltungen 16a bis 16d eingegeben. Wenn die Frequenzteilungsverhältnisfestlegungssignale Y1 bis Y4 hohe Pegel (H) haben, werden die Ausgangssignale FFL1 bis FFL4 an die Logikschaltungseinheit 17 ausgegeben. Die Ausgangssignale FF1 bis FF4 haben dieselben Phasen wie die Ausgangssignale FFL1 bis FFL4.
Wenn zum Beispiel nur die Frequenzteilungsverhältnisfestlegungssignale Y1 bis Y2 H-Pegel haben, werden nur die Ausgangssignale FFL1 und FFL2 an die Logikschaltungseinheit 17 ausgegeben. Ferner ermöglichen die Frequenzteilungsverhältnisfestlegungssignale Y1 bis Y4 die Ausgabe jeglicher Kombinationen der Ausgangssignale FFL1 bis FFL4 an die Logikschaltungseinheit 17.
Die Logikschaltungseinheit 17 erzeugt das frequenzgeteilte Signal Z, das erhalten wird, indem die Frequenz des Vergleichssignals fp auf der Basis der Ausgangssignale FFL1 bis FFL4 der Flipflop-Schaltungen 16a bis 16d durch N geteilt wird.
Wenn zum Beispiel das Ausgangssignal FFL1 an die Logikschaltungseinheit 17 nur von der Flipflop-Schaltung 16a ausgegeben wird, ist ein frequenzgeteiltes Signal Z1, das von der Logikschaltungseinheit 17 ausgegeben wird, ein Signal, das durch Teilen der Frequenz des Vergleichssignals fp durch eins erhalten wird, das heißt ein Signal, das dieselbe Phase wie das Vergleichssignal fp hat, wie in 6 gezeigt. Wenn die Ausgangssignale FFL1 und FFL2 an die Logikschaltungseinheit 17 nur von den Flipflop-Schaltungen 16a und 16b ausgegeben werden, ist ein frequenzgeteiltes Signal Z3 ein Signal, das erhalten wird, indem die Frequenz des Vergleichssignals fp durch drei geteilt wird.
Diese Struktur ermöglicht es, das Frequenzteilungsverhältnis des frequenzgeteilten Signals Z, das von dem Frequenzteiler 15 mit der in 4 gezeigten Struktur ausgegeben wird, in einem Bereich von 1 bis 15 frei festzulegen, indem die Frequenzteilungsverhältnisfestlegungssignale Y1 bis Y4 zweckmäßig festgelegt werden. Ferner ermöglicht eine Erhöhung der Anzahl der Stufen der Flipflop-Schaltungen eine Festlegung des Frequenzteilungsverhältnisses in einem vielseitigeren Bereich.
Der akkumulierte Wert X2, der von dem Integrierglied 9b ausgegeben wird, und das frequenzgeteilte Signal Z werden der Gatterschaltung 13 eingegeben. Der akkumulierte Wert X2 kann Signale K1 bis K10 darstellen, die zum Beispiel zehn Bits haben.
In der Gatterschaltung 13 werden die Signale K1 bis K10 und das frequenzgeteilte Signal Z UND-Schaltungen 18 eingegeben, wie in 3 gezeigt. Somit wird der akkumulierte Wert X2 über die Gatterschaltung 13 an das Integrierglied 9c nur ausgegeben, wenn das frequenzgeteilte Signal Z einen H-Pegel hat.
Als nächstes wird die Operation des Sigma-Delta-Modulators 50 beschrieben, der die obige Struktur hat. Die Frequenzteilungsverhältnisfestlegungssignale Y1 bis Y4, die von dem Schieberegister 14 ausgegeben werden, bewirken, dass die Ausgangssignale FFL1 und FFL2 an die Logikschaltungseinheit 17 nur von den Flipflop-Schaltungen 16a und 16b des Frequenzteilers 15 ausgegeben werden. Als Resultat gibt der Frequenzteiler 15 das frequenzgeteilte Signal Z3, das erhalten wird, indem die Frequenz des Vergleichssignals fp durch drei geteilt wird, an die Gatterschaltung 13 aus.
Dann gibt die Gatterschaltung 13 den akkumulierten Wert X2, der von dem Integrierglied 9b an das Integrierglied 9c ausgegeben wird, mit einer Rate von einem Mal in drei Zyklen des Vergleichssignals fp aus. Sonst gibt die Gatterschaltung 13 alles Nullen aus. Als Resultat wird die Akkumulationsoperation in dem Integrierglied 9c nur einmal in drei Zyklen des Vergleichssignals fp ausgeführt. Dadurch wird die Anzahl der Male des Ausgebens des Überlaufsignals OF3 von dem Integrierglied 9c verringert.
Auf Grund von solch einer Operation lauten Zufallszahlen, verglichen mit den Zufallszahlen, die in dem normalen Sigma-Delta-Modulator dritter Ordnung von 13 erzeugt werden, wie in 8 gezeigt, die durch den Addierer 11 erzeugt werden, nicht +4, und dadurch wird die Schwankungsbreite der Zufallszahlen reduziert. Ferner lauten Zufallszahlen, die durch den Addierer 11 erzeugt werden, weniger häufig +3 und –2.
9 zeigt Zufallszahlen, die in dem Addierer 11 erzeugt werden, wenn das Frequenzteilungsverhältnis des Frequenzteilers 15 auf 9 festgelegt ist. In diesem Fall lauten die Zufallszahlen noch seltener +3 und –2.
10 zeigt einen Fall, wenn das Frequenzteilungsverhältnis des Frequenzteilers 15 weiter erhöht wird, um im Wesentlichen zu sein. In diesem Fall reichen die Zufallszahlen so dicht wie möglich an die Zufallszahlen heran, die in einem Sigma-Delta-Modulator zweiter Ordnung erzeugt werden.
Wenn das Frequenzteilungsverhältnis des Frequenzteilers 15 ferner auf 1 festgelegt wird, sind die Zufallszahlen jene, die in dem normalen Sigma-Delta-Modulator dritter Ordnung erzeugt werden und in 7 gezeigt sind.
11 zeigt die Simulation von Rauschelementen eines Ausgangssignals eines Bruchteil-N-PLL-Frequenzsynthesizers unter Verwendung des Sigma-Delta-Modulators dritter Ordnung nach Stand der Technik. 11 entspricht einem Abschnitt A des in 15 gezeigten Frequenzspektrums.
12 zeigt eine Simulation von Rauschelementen eines Ausgangssignals eines Bruchteil-N-PLL-Frequenzsynthesizers unter Verwendung des Sigma-Delta-Modulators dritter Ordnung der bevorzugten Ausführungsform, die in 1 gezeigt ist.
Wie aus dem Vergleich zwischen 11 und 12 hervorgeht, dämpft die bevorzugte Ausführungsform die Rauschelemente insgesamt um etwa 5 dB im Vergleich zum Stand der Technik.
Der Sigma-Delta-Modulator und der Sigma-Delta-Bruchteil-N-PLL-Frequenzsynthesizer der bevorzugten Ausführungsform haben die unten beschriebenen Vorteile.

(1) Der Komparator/Frequenzteiler 4 führt die Frequenzbruchteilungsoperation auf der Basis des Ausgangssignals des Sigma-Delta-Modulators 50 aus. Dadurch kann das Referenzsignal fr eine höhere Frequenz haben. Folglich nimmt die Kanalumschaltgeschwindigkeit, das heißt, die Verriegelungsgeschwindigkeit des Ausgangssignals fvco der PLL-Schaltung zu, und die C/N-Charakteristik wird verbessert.
(2) Die Schwankungsbreite der Zufallszahlen, die die Berechnungswerte des Sigma-Delta-Modulators 50 sind, wird reduziert, während die Ordnungszahl des Sigma-Delta-Modulators 50 zunimmt. Als Resultat wird die Modulationsbreite des Komparators/Frequenzteilers 4 reduziert, wird der Rauschpegel des Ausgangssignals fvco der PLL-Schaltung reduziert und wird die C/N-Charakteristik verbessert.
(3) Die Schwankungsbreite der Zufallszahlen, die die Berechnungswerte des Sigma-Delta-Modulators 50 sind, wird reduziert, während die Ordnungszahl des Sigma-Delta-Modulators 50 zunimmt. Dadurch wird verhindert, dass die Verriegelungsgeschwindigkeit durch eine Erhöhung der Ordnungszahl des Sigma-Delta-Modulators 50 verringert wird.
(4) Die Ordnungszahl des Sigma-Delta-Modulators 50 nimmt zu, und der Rauschpegel des Ausgangssignals der PLL-Schaltung wird stabilisiert.
(5) Die Schwankungsbreite der Zufallszahlen, die die Berechnungswerte des Sigma-Delta-Modulators 50 sind, wird einfach durch Hinzufügen der Steuerschaltung 12 zu der Struktur nach Stand der Technik reduziert.
(6) Die Schwankungsbreite der Zufallszahlen, die die Berechnungswerte des Sigma-Delta-Modulators 50 sind, wird kontinuierlich verändert, indem das Frequenzteilungsverhältnis des Frequenzteilers 15 eingestellt wird, der die Steuerschaltung 12 bildet. In der bevorzugten Ausführungsform kann die Schwankungsbreite der Zufallszahlen in einem Wertebereich, der zwischen der zweiten Ordnung und der dritten Ordnung erhalten wird, kontinuierlich verändert werden.
(7) Das Frequenzteilungsverhältnis des Frequenzteilers 15 ist durch Verändern der Daten DATEN einstellbar, die dem Schieberegister 14 eingegeben werden. Als Resultat kann der Rauschpegel des Ausgangssignals fvco der PLL-Schaltung einfach durch Eingabe der Daten DATEN von einer externen Vorrichtung und Einstellen der Schwankungsbreite der Zufallszahlen eingestellt werden.

Die Anwendung der vorliegenden Erfindung soll nicht auf den Sigma-Delta-Modulator dritter Ordnung begrenzt sein. Die vorliegende Erfindung kann auf einen Sigma-Delta-Modulator vierter oder höherer Ordnung angewendet werden. In diesem Fall ist die Steuerschaltung zwischen dem Integrierglied der letzten Stufe und dem Integrierglied der vorletzten Stufe angeordnet.
Der Frequenzteiler, der in der Steuerschaltung 12 enthalten ist, kann mit einem feststehenden Frequenzteilungsverhältnis arbeiten.
Der Sigma-Delta-Bruchteil-N-PLL-Frequenzsynthesizer der vorliegenden Erfindung kann entweder in einer PLL-Schaltung in einer Basisstation oder in einer PLL-Schaltung in einer Mobilstation verwendet werden.

Claims

Sigma-Delta-Modulator (50) zum Erzeugen eines Modulationssignals zum Modulieren eines Frequenzteilungsverhältnisses für einen Komparator/Frequenzteiler (4) einer PLL-Schaltung, welcher Sigma-Delta-Modulator umfasst: eine Vielzahl von seriell verbundenen Integriergliedern (9a–9c), die jeweils ein Eingangssignal auf der Basis eines Taktsignals (fp) akkumulieren und ein Überlaufsignal (OF1–OF3) ausgeben, wenn ein akkumulierter Wert einen vorbestimmten Wert überschreitet; eine Vielzahl von Differenziergliedern (10a–10f), die mit der Vielzahl von Integriergliedern selektiv verbunden sind, wobei jedes der Differenzierglieder ein Überlaufsignal von einem entsprechenden der Integrierglieder überträgt; und einen Addierer (11) zum Multiplizieren der Überlaufsignale, die von der Vielzahl von Differenziergliedern übertragen werden, mit einem vorbestimmten Koeffizienten und Addieren der Produkte, um das Modulationssignal zu erzeugen; dadurch gekennzeichnet, dass der Sigma-Delta-Modulator (50) ferner umfasst: eine Steuerschaltung (12), die zwischen einem ersten Integrierglied (9c) einer letzten Stufe und einem zweiten Integrierglied (9b) einer Stufe vor der letzten Stufe verbunden ist, zum Vorsehen eines Ausgangssignals des zweiten Integriergliedes (9b) für das erste Integrierglied (9c) synchron mit einem frequenzgeteilten Signal, das durch Frequenzteilung des Taktsignals (fp) erhalten wird.
Sigma-Delta-Modulator nach Anspruch 1, dadurch gekennzeichnet, dass die Steuerschaltung enthält: eine Frequenzteilungsschaltung (15) zum Teilen der Frequenz des Taktsignals, um das frequenzgeteilte Signal zu erzeugen; und eine Gatterschaltung (13), die zwischen dem zweiten Integrierglied und dem ersten Integrierglied verbunden ist, zum Ausgeben eines akkumulierten Wertes des zweiten Integriergliedes an das erste Integrierglied synchron mit dem frequenzgeteilten Signal, das durch die Frequenzteilungsschaltung erzeugt wird.
Sigma-Delta-Modulator nach Anspruch 1, dadurch gekennzeichnet, dass die Steuerschaltung enthält: ein Festlegungsmittel (14) zum Erzeugen eines Frequenzteilungsverhältnisfestlegungssignals zum Festlegen des Frequenzteilungsverhältnisses zur Frequenzteilung des Taktsignals; eine Frequenzteilungsschaltung (15) zur Frequenzteilung des Taktsignals auf der Basis des Frequenzteilungsverhältnisfestlegungssignals, um das frequenzgeteilte Signal zu erzeugen; und eine Gatterschaltung (13), die zwischen dem zweiten Integrierglied und dem ersten Integrierglied verbunden ist, zum Vorsehen eines akkumulierten Wertes des zweiten Integriergliedes für das erste Integrierglied synchron mit dem frequenzgeteilten Signal der Frequenzteilungsschaltung.
Sigma-Delta-Modulator nach Anspruch 3, dadurch gekennzeichnet, dass das Festlegungsmittel (14) eine Einstellung des Frequenzteilungsverhältnisfestlegungssignals auf der Basis von Daten ermöglicht, die von einer externen Vorrichtung eingegeben werden.
Sigma-Delta-Modulator nach Anspruch 3, dadurch gekennzeichnet, dass das Festlegungsmittel (14) ein Schieberegister enthält, zum Erzeugen des Frequenzteilungsverhältnisfestlegungssignals, das eine Vielzahl von Bits hat, auf der Basis von Daten, die von einer externen Vorrichtung eingegeben werden.
Sigma-Delta-Modulator nach Anspruch 2, dadurch gekennzeichnet, dass die Frequenzteilungsschaltung (15) einen Binärzähler enthält, der aus einer Vielzahl von seriell verbundenen Flipflop-Schaltungen (16a–16d) gebildet ist.
Sigma-Delta-Modulator nach irgendeinem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass die Frequenzteilungsschaltung (15) enthält: einen Binärzähler, der eine Vielzahl von seriell verbundenen Flipflop-Schaltungen (16a–16d) enthält, die jeweils ein Ausgangssignal gemäß dem Frequenzteilungsverhältnisfestlegungssignal erzeugen; und eine Logikschaltungseinheit (17) zum Synthetisieren der Ausgangssignale der Flipflop-Schaltungen, um das frequenzgeteilte Signal zu erzeugen.
Sigma-Delta-Modulator nach Anspruch 7, dadurch gekennzeichnet, dass die Frequenzteilungsschaltung (15) ermöglicht, das Frequenzteilungsverhältnis aus irgendeinem von 1 bis 2ⁿ – 1 zu selektieren, indem das Ausgangssignal einer Flipflop-Schaltung in den n-ten Stufen selektiert wird, das an die Logikschaltungseinheit (17) gemäß dem Frequenzteilungsverhältnisfestlegungssignal ausgegeben wird.
Sigma-Delta-Modulator nach irgendeinem der Ansprüche 2 bis 8, dadurch gekennzeichnet, dass die Gatterschaltung (13) eine Vielzahl von UND-Schaltungen (18) enthält, die jeweils das frequenzgeteilte Signal und ein entsprechendes von einer Vielzahl von Bits in dem Ausgangssignal des zweiten Integriergliedes empfangen.
PLL-Schaltung, gekennzeichnet durch: den Sigma-Delta-Modulator nach irgendeinem der Ansprüche 1 bis 9; und einen Komparator/Frequenzteiler (4), der mit dem Sigma-Delta-Modulator (50) verbunden ist, zum Ausführen einer Frequenzbruchteilungsoperation gemäß einem Modulationssignal des Sigma-Delta-Modulators.
Bruchteil-N-PLL-Frequenzsynthesizer (200) mit: dem Sigma-Delta-Modulator (50) nach irgendeinem der Ansprüche 1 bis 9; einem Komparator/Frequenzteiler (4), der mit dem Sigma-Delta-Modulator (50) verbunden ist, zum Ausführen einer Frequenzbruchteilungsoperation gemäß einem Modulationssignal des Sigma-Delta-Modulators und zum Erzeugen eines Vergleichssignals; einem Referenzfrequenzteiler (2) zum Erzeugen eines Referenzsignals; und einem Phasenkomparator (3), der mit dem Kompara tor/Frequenzteiler (4) und dem Referenzfrequenzteiler (2) verbunden ist, zum Vergleichen des Referenzsignals und des Vergleichssignals und zum Erzeugen eines Phasenvergleichssignals.