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Die
Erfindung betrifft eine PLL-Schaltung (PLL: Phase-Locked Loop, Phasenregelschleife)
für Frequenzverhältnisse mit nichtganzzahligen
Werten (Fractional-N-PLL-Schaltung) mit dem Ziel der Minimierung
des zeitlichen Fehlers des Ausgangssignals (Jitter) auf den niedrigen
Wert eines Jitters, der mit einer Integer-N-PLL-Schaltung möglich
ist.
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Fractional-N-PLL-Schaltungen
werden in einer Vielzahl von Anwendungen eingesetzt, bei denen eine
Frequenz erzeugt wird, deren Wert ein nicht ganzzahliges Vielfaches
einer Bezugs- oder Referenzfrequenz ist. Solche Anforderungen von
nicht ganzzahligen Werten entstehen u. a. bei kontinuierlich verstellbaren
Frequenzgeneratoren (Direct Digital Synthesis (DDS), z. B. für
Radar oder Messtechnik) und bei Frequenzgeneratoren für
eine Mehrzahl von Frequenzen (z. B. Frequenz-Synthesizer, die Frequenzen
für mehrere Telekommunikations-Standards erzeugen). Gemeinsam
ist solchen Anwendungen, dass eine feinere Auflösung der
Ausgangsfrequenz erforderlich ist, als sie aus einer ganzzahligen Multiplikation
der Eingangsfrequenz erhalten werden kann.
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Solche
Ausgangsfrequenzen mit feiner Auflösung können
auf verschiedene Weise erzeugt werden. Eine bekannte Lösung
ist, die Referenzfrequenz f_ref ganzzahlig zu teilen auf den gewünschten
Wert der Schrittweite der Auflösung. Dies führt
zu einem wesentlichen Nachteil, dass für eine Auflösung
der Schrittweite f_step bei einer Ausgangsfrequenz von f0 die Referenzfrequenz
von f_ref auf f_step verringern werden müsste, und damit
die Bandbreite, innerhalb der die PLL-Schaltung das Rauschen vermindert,
stark sinkt, und so das Rauschen des Ausgangssignals stark wächst.
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Eine
weitere bekannte Lösung erzeugt Teilerverhältnisse
mit gebrochenen Zahlen durch häufiges Umschalten eines
ganzzahligen Teilers zwischen mehreren ganzen Teilerverhältnissen,
so dass im Durchschnitt das gewünschte Verhältnis
entsteht. Dies ist die Grundlage einer verbreiteten Klasse von Fractional-N-PLL-Schaltungen.
Diese Lösung hat jedoch den Nachteil, dass der Phasendetektor
(auch als Phasenfrequenzdetektor bezeichnet) PFD die Referenzfrequenz
mit den verschiedenen ganzzahligen Bruchteilen der Oszillatorfrequenz
eines steuerbaren Oszillators vergleicht und dadurch jeweils relativ
große Phasenfehler detektiert. Somit erzeugt der Phasendetektor
PFD kurzzeitig immer wieder Störsignale auf den Eingang
des steuerbaren Oszillators (der meist ein spannungsgesteuerter
Oszillator (VCO) ist; VCO: voltage controlled oscillator).
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Eine
Anzahl von weiteren bekannten Lösungen versucht diesen
Nachteil abzumildern, indem analoge Bruchteile von ganzen Taktphasen
in den Signalweg zum Phasendetektor PFD eingefügt werden.
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Beispielsweise
wird in der Druckschrift
US 2005/0077934 ein
sogenannter „MNA-Zähler" verwendet, der zusätzlich
zu den ganzen Zahlen M und N einen Analogwert aufweist, der einen
Delay-Generator steuert. Die Änderung der Verzögerung
oder des Delays dieses Delay-Generators ist gleich der Phasenänderung,
so dass auch analoge Bruchteile ganzer Taktphasen im Signalpfad
möglich sind und über die feinere Phasenauflösung
auch eine feinere Frequenzauflösung erreichbar ist. Die
Lösung in der Druckschrift
US 2005/0077934 , auf die sich
5 bezieht,
umfasst zwei wesentliche Nachteile: Erstens erzeugt der eingefügte
Delay-Generator, da er ein zusätzliches Element im Signalpfad
bildet, auch einen zusätzlichen Jitter, und zweitens wird
dessen genaues Delay durch einen Strom generator, der einen zweiten
gleichartigen Delay-Generator enthält, abgeglichen, so
dass ein Ungleichlauf zwischen den beiden Delay-Generatoren durch
Bauelementestreuungen oder Umwelteinflüsse einen Phasenfehler
bewirkt.
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Das
gleiche Prinzip des Einfügens einer zusätzlichen
Delay-Baugruppe wird in anderen bekannten Lösungen verwendet,
wie z. B. in der Druckschrift
US
2005/0083085 , wobei eine spannungsgesteuerte Delay-Line
(VCDL) vorgesehen ist. In diesem in
6 dargestellten
Fall wird die Delay-Baugruppe in den Pfad der Referenzfrequenz eingefügt,
während sie im vorigen Beispiel im Pfad der geteilten VCO-Frequenz
eingefügt wurde.
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Eine
allgemeine Form einer bekannten Ausführung der Integer-N-PLL-Schaltung
zeigt 7. Aus einer festen Referenzfrequenz f_ref wird
eine höhere VCO-Frequenz f_vco gewonnen, indem die mit einem
Frequenzteiler („Teiler") Div-N geteilte VCO-Frequenz eines
steuerbaren Oszillators mittels des Phasendetektors PFD mit f_ref
verglichen wird. Das Ergebnis wird mit einer Ladungspumpe (engl. charge
pump, CP,) und einem Schleifenfilter (engl.: loop filter, LPF) in
eine Steuerspannung für den Oszillator VCO umgesetzt.
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Demgegenüber
liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine PLL-Schaltung
derart auszugestalten, dass eine Erzeugung von Bruchteilen von ganzen
Vielfachen der Referenzfrequenz gewährleistet ist, ohne
dass ein zusätzlicher Jitter in den Signalpfad eingefügt
wird.
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Die
Aufgabe wird erfindungsgemäss gelöst durch eine
PLL-Schaltung mit den im Patentanspruch 1 angegebenen Merkmalen
sowie durch einen Frequenzsynthesizer, der die PLL-Schaltung verwendet,
mit den im Patentanspruch 23 angegebenen Merkmalen.
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Die
erfindungsgemässe PLL-Schaltung für Frequenzverhältnisse
mit nicht ganzzahligen Werten, umfasst: einen Phasendetektor, dem
ein Referenzfrequenzsignal und ein Rückkopplungssignal
zugeführt wird, zum Erfassen einer Phasenverschiebung zwischen
dem Referenzfrequenzsignal und einem weiteren Fre quenzausgangssignal,
eine mit dem Phasendetektor verbundene Ladungspumpe zur Erzeugung
eines Spannungssignals entsprechend der erfassten Phasenverschiebung,
einen mit der Ladungspumpe verbundenen Oszillator, der das Spannungssignal
der Ladungspumpe empfängt und das Frequenzausgangssignal
und ein weiteres Signal ausgibt, das eine Vielzahl von verschiedenen
Phasen bezeichnet, einen mit dem Oszillator und dem Phasendetektor
verbundenen Teiler, der das weitere Signal empfängt, zum
Umschalten der Phase in Schritten zur Phasenquantisierung, und Ausgeben
des Rückkopplungssignals, und eine mit dem Teiler verbundenen
Steuerungseinrichtung zur Steuerung des Teilers, wobei der Teiler
eine Komparatorfunktion aufweist, und wobei die Steuerungseinrichtung
ausgebildet ist zur Beeinflussung der Komparatorfunktion zur weiteren
Phasenquantisierung.
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Somit
wird erfindungsgemäß die grobe Phasenquantisierung
und Phasenverstellung durch Phasenumschaltung wesentlich erweitert,
indem eine feine Phasenverstellung durch die Beeinflussung der Komparatorfunktion
durchgeführt wird, und wobei diese feine Phasenverstellung
erreicht wird, ohne zusätzliche Elemente in den Signalpfad
einzufügen. Der niedrige Jitter einer Integer-N-PLL-Schaltung bleibt
somit erhalten.
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Im
Ergebnis wird zur feineren Phasenverstellung das variable Delay
durch bereits im Signalpfad einer Integer-N-PLL-Schaltung enthaltene
Komponenten erzeugt, indem die Integer-N-PLL-Schaltung speziell
ausgeführt und gesteuert wird. Auf diese Weise wird eine
Fractional-N-PLL-Schaltung oder eine Phasenregelschleife mit dem
niedrigen Jitter einer Integer-N-PLL-Schaltung erhalten.
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In
weiteren Ausgestaltungen kann der Teiler der PLL-Schaltung eine
Eingangsstufe aufweisen, wobei die Eingangsstufe die Komparatorfunktion
aufweist.
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Des
Weiteren kann die Komparatorfunktion der Eingangsstufe des Teilers
einen Offset aufweisen, und die Steuerungseinrichtung kann ausgebildet sein,
die Komparatorfunktion durch Verändern des Offset mittels
eines analogen Signals zu beeinflussen.
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Die
Komparatorfunktion der Eingangsstufe des Teilers kann ferner eine
Hysterese aufweisen, und die Steuerungseinrichtung kann ausgebildet sein,
die Komparatorfunktion durch Verändern der Hysterese mittels
eines analogen Signals zu beeinflussen.
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Die
Komparatorfunktion der Eingangsstufe des Teilers kann eine Hysterese
und einen Offset aufweisen, und die Steuerungseinrichtung kann ausgebildet
sein, die Komparatorfunktion durch Verändern der Hysterese
und des Offset mittels eines analogen Signals zu beeinflussen.
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Die
Eingangsstufe des Teilers kann vorzugsweise einen Eingangsanschluss
zur Beeinflussung einer Schaltschwelle der Komparatorfunktion aufweisen.
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In
weiteren Ausgestaltungen ist die Steuerungseinrichtung ausgebildet,
zur Beeinflussung der Komparatorfunktion die Schaltschwelle der
Komparatorfunktion zu verschieben, und insbesondere die Schaltschwelle
des Komparatorfunktion mittels eines Spannungssignals zu verschieben.
Dabei ist die Steuerungseinrichtung ausgebildet, die Schaltschwelle
der Komparatorfunktion mittels eines analogen Signals zu verschieben.
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Die
Steuerungseinrichtung ist ferner ausgebildet, zur Beeinflussung
der Komparatorfunktion die Schaltschwelle der Komparatorfunktion
mittels eines Spannungssignals zur Veränderung des Schaltzeitpunkts
der Komparatorfunktion zu verschieben, und die Steuerungseinrichtung
ist insbesondere ausgebildet, zur Beeinflussung der Komparatorfunktion
die Schaltschwelle der Komparatorfunktion mittels eines analogen
Signal zur Veränderung des Schaltzeitpunkts der Komparatorfunktion
zu verschieben. Hierzu stellt die Steuerungseinrichtung zur Verschiebung der
Schaltschwelle der Komparatorfunktion ein Spannungssignal bereit.
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Auf
diese Weise ist eine feine Phasenverstellung durch die Beeinflussung
der Komparatorfunktion gewährleistet.
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Die
erfindungsgemäße Steuerungseinrichtung ist des
Weiteren ausgebildet, zur Beeinflussung der Komparatorfunktion zur
Phasenquantisierung und Phasenverstellung ein analoges Signal und
weitere digitale Signale (tap_phase, set_N) bereitzustellen. Die
Steuerungseinrichtung ist in einer weiteren Ausgestaltung ausgebildet,
das analoge Signal aus einem Digitalsignal (set_delay_dig) zu erzeugen,
das den einzustellenden Phasenversatz bezeichnet. Das Digitalsignal
(set_delay_dig) wird durch einen Abgleich ermittelt und in einer
Speichereinrichtung gespeichert wird.
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Der
Oszillator ist ferner ausgebildet zum Zuführen von mehr
als zwei Signalen mit unterschiedlicher Phase zu dem Teiler. Dies
gewährleistet, dass der Teiler zunächst in groben
Phasenschritten die Phase umschalten bzw. einstellen kann.
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Die
Steuerungseinrichtung ist ausgebildet zur Berechnung der Vielzahl
der digitalen Signale (tap_phase, set_N, set_delay_dig) und zur
Erzeugung des analogen Signals aus einem der digitalen Signale,
und die Steuerungseinrichtung ist ferner vorgesehen zur Speicherung
der Werte der Vielzahl der digitalen Signale (tap_phase, set_N,
set_delay_dig) in einer Speichereinrichtung. Dies gewährleistet
eine Steuerung des Teilers, so dass die feine Phasenverstellung
erreicht wird.
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Das
Frequenzausgangssignal, das vom Oszillator ausgegeben wird, kann
ein lineares Dreieckssignal oder ein nichtlineares Signal sein.
Im Falle eines nichtlinearen Signals kann die Nichtlinearität durch
einen Abgleich berücksichtigt werden, um eine lineare Steuerung
der Phase zu erreichen.
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In
einer Anwendung der vorliegenden Erfindung umfasst ein Frequenzsynthesizer
zur Erzeugung einer variablen Frequenz mit einem vorbestimmten Verlauf
die erfindungsgemäße PLL-Schaltung für
Frequenzverhältnisse mit nicht ganzzahligen Werten.
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Die
Erfindung wird nachstehend anhand von Ausführungsbeispielen
unter Bezugnahme auf die Zeichnung beschrieben. Es zeigen:
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1 den
Aufbau einer PLL-Schaltung gemäss einem Ausführungsbeispiel
der vorliegenden Erfindung,
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2A eine
Beispielschaltung für eine Eingangsstufe eines Frequenzteilers
in bipolarer Schaltungstechnik, der nach dem Stand der Technik in PLL-Schaltungen
eingesetzt wird, und
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2B eine
erfindungsgemäß abgewandelte Eingangsstufe des
in 2A gezeigten Teilers, so daß er als der
in 1 gezeigte Teiler 406 mit einem Anschluss
set_delay zur Beeinflussung der Komparatorfunktion geeignet ist.
Nicht dargestellt ist dabei die Schaltung zur Auswahl der gewünschten
Phase des VCO aus den M verschiedenphasigen Ausgangssignalen des
VCO, die in 1 im Signal M_phase zusammenfassend
gezeigt sind. Solche Schaltungen zur Phasenrotation sind bekannt.
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2C,
D und E zeigen weitere Varianten einer erfindungsgemäß abgewandelten
Eingangsstufe des in 1 gezeigten Teilers 406,
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3 ein
Beispiel einer linear dreieckförmigen Ausgangsspannung
des Oszillators VCO2 gemäss 1,
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4 den
Fall sinusförmiger Ausgangsspannungen des Oszillators VCO2
gemäss 1,
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5 eine
einen „MNA-Zähler" verwendende PLL-Schaltung gemäss
dem Stand der Technik,
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6 eine
eine spannungsgesteuerte Delay Line verwendende PLL-Schaltung gemäss
dem Stand der Technik, und
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7 eine
allgemeine Ausgestaltung einer Integer-N-PLL-Schaltung gemäss
dem Stand der Technik,
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Beschreibung der bevorzugten
Ausführungsbeispiele
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1 zeigt
eine PLL-Schaltung gemäss einem Ausführungsbeispiel
der vorliegenden Erfindung.
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Gemäss
der Darstellung in 1 umfasst die PLL-Schaltung
für Frequenzverhältnisse mit nicht ganzzahligen
Werten, einen Phasendetektor 303, der in diesem Fall als
Phasenfrequenzdetektor ausgeführt ist und daher mit PFD
bezeichnet wird, dem ein Referenzfrequenzsignal f_ref und ein Rückkopplungssignal
zugeführt wird, zum Erfassen einer Phasenverschiebung zwischen
dem Referenzfrequenzsignal f_ref, das auch als Bezugssignal bezeichnet wird,
und einem weiteren Frequenzausgangssignal f_vco. Eine mit dem Phasendetektor
verbundene Ladungspumpe (engl. charge pump, CP) 304 (und
einem Schleifenfilter LPF; loop filter) erzeugt ein Spannungssignal
entsprechend der erfassten Phasenverschiebung durch den Phasendetektor.
Mit der Ladungspumpe ist ein Oszillator VCO2 405 verbundenen,
der das Spannungssignal der Ladungspumpe empfängt und das
Frequenzausgangssignal f_vco (Ausgangssignal) und weitere Signale
M_phase ausgibt, die eine Vielzahl von verschiedenen Phasen bezeichnen.
Mit M_phase wird eine Anzahl M von mehreren Signalen bezeichnet,
die verschiedene Phasen bei der gleichen Frequenz des VCO aufweisen.
Sie können z. B. durch mehrere Anzapfungen einer in einer
ringförmigen VCO-Struktur umlaufenden Welle gebildet sein.
Solche Multi-Phasen-VCO sind bekannt.
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Ein
mit dem Oszillator VCO2 405 und dem Phasendetektor 303 verbundener
Multiplexer 420 (Mux), der die weiteren Signale M_phase
empfängt, bewirkt durch Auswahl einer des M Signale von M_phase
ein Umschalten der Phase in M möglichen Schritten zur Phasenverstellung.
Dies geschieht in Abhängigkeit von dem digitalen Stellsignal tap_phase,
das die Nummer (1 bis M) der gewählten Phasenlage aus M_Phase
repräsentiert. Der Teiler 406 (Div_N2) empfängt
dieses Signal und teilt dessen Frequenz durch einen ganzzahligen
Teilerwert und gibt das geteilte Ausgangssignal an den Phasendetektor
zur Rückkopplung in der Schleife. Dieser Teilerwert kann
durch das digitale Stellsignal set_N beeinflußt werden.
Eine Möglichkeit ist, daß der Teilerwert entweder
N oder N + 1 beträgt (eine übliche Form eines „dual-mode
divider"). PLL-Schaltungen mit einer Phasenauswahl mit oder ohne
gleichzeitige Veränderung des Teilerwerts sind bekannt.
Neu ist, daß zusätzlich zur Veränderung
der Phase und des Teilerwerts, die eine relativ grobe Steuerung
der Phase in der Rückführung ermöglichen,
hier eine analoge feine Steuerung der Phase über das Signal
set_delay an einem zusätzlichen Eingang des Teilers hinzugefügt
ist, wobei dieser Eingang des Teilers erfindungsgemäß so
ausgeführt ist, daß diese zusätzliche
analoge feine Steuerung der Phase keine zusätzlichen Komponenten
in den Signalweg einfügt. Damit werden auch keine zusätzlichen
Rauschquellen in den Signalweg eingefügt, und damit ein
besseres Phasenrauschen als bei bekannten Lösungen erreicht. Der
Steuerungseinrichtung 407 wird zweckmäßig das
Referenzfrequenzsignal f_ref zugeführt.
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Die
Wirkungsweise der erfindungsgemässen PLL-Schaltung wird
nachstehend beschrieben.
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Hierfür
ist gemäss 1 der steuerbare Oszillator
VCO2 405 als ein modifizierter Oszillator VCO derart ausgeführt,
dass er mehrere Signale mit verschiedenen Phasen für den
Multiplexer 420 bereitstellt. Damit kann der Multiplexer 420 zunächst
in groben Phasenschritten die Phase umschalten. Mit einem von der
Steuerungseinrichtung 407 ausgegebenen digitalen Signal
tap_phase, das die gewünschte Phase kodiert, wird die Phase
des Oszillators VCO2 405 für den Teiler 406 ausgewählt.
Das Ausgangssignal (Frequenzsignal bzw. Frequenzausgangssignal)
f_vco des Oszillators VCO2 405 kann identisch mit einem
dieser Signale sein, oder auch ein anderes Signal sein. Beispielsweise
kann f_vco durch einen im Oszillator VCO2 405 zusätzlich
enthaltenen weiteren Teiler entstehen. Eine solche Phasenumschaltung
für sich liefert zusätzlich zur ganzzahligen Phasenselektion
durch das Digitalsignal set_N, das den momentanen Teilerfaktor einstellt bzw.
zum Auslassen eines einzelnen Taktes verwendet werden kann, eine
nichtganzzahlige grobe Phasenquantisierung der PLL-Schaltung.
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Diese
ist jedoch sehr grob, da die Phase höchstens in M Teilschritten
unterteilt werden kann. Bei einem einfachen differentiellen Oszillator
VCO2 405 ist M = 2 (0° und 180°). PLL-Schaltungen
mit einer Phasenauswahl mit oder ohne gleichzeitige Veränderung
des Teilerwerts sind bekannt.
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Die
grobe Phasenverstellung durch Phasenumschaltung wird erfindungsgemäß wesentlich
erweitert, indem eine feine Phasenverstellung durch die Beeinflussung
der in dem Teiler 406 enthaltenen Komparatorfunktion bewirkt
wird. Insbesondere wird diese feine Phasenverstellung durch das
von der Steuerungseinrichtung 407 an den Teiler 406 ausgegebene
analoge Steuersignal oder Spannungssignal set_delay durchgeführt,
und es wird diese feine Phasenverstellung erreicht, ohne dass zusätzliche
Elemente in den Signalpfad eingefügt werden müssen.
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Hierfür
wird die Tatsache ausgenutzt, dass in dem Teiler 406 bereits
eine Komparatorfunktion (d. h., eine 1-bit-ND-Wandlung) enthalten
ist, auch wenn ein Komparator als einzelne Komponente in der Schaltung
nicht vorgesehen und in Darstellung nicht explizit angegeben ist.
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Der
Oszillator VCO2 405 liefert am Ausgang ein analoges Signal,
das im Teiler 406 in ein Digitalsignal (digitales Signal)
umgewandelt wird. Eine übliche Ausführung hierfür
ist es, das Oszillatorsignal oder VCO2-Signal einer bipolaren Differenzstufe
eines ECL-Flipflops zuzuführen. Diese bipolare Differenzstufe,
die nachstehend noch beschrieben wird, beinhaltet bereits die Komparatorfunktion,
die im Idealfall die Schaltschwelle 0 sowie eine Hysterese von 0
hat, d. h. es erfolgt ein Umschalten genau beim Nulldurchgang des
differenziellen Eingangssignals in den anderen Ausgangszustand.
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Üblicherweise
wird diese Komparatorfunktion nicht als solche betrachtet und nicht
getrennt (als Komponente) in der Schaltung ausgewiesen. Dennoch
hat jede PLL-Schaltung normalerweise eine derartige Komparatorfunktion
bereits enthalten, die einer bestimmten Signalphase einen Umschaltzeitpunkt
zuordnet. Da die PLL-Schaltung die Phasenfehler ausregelt und damit
auch die Folge der Umschaltschwelle und Hysterese der Komparatorfunktion
als konstante Offsetgröße in der Regelschleife normalerweise
eliminiert, werden die Umschaltschwelle und die Hysterese des Komparators
der PLL-Schaltung in bekannten Schaltungsanordnungen nicht betrachtet
oder berücksichtigt.
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Die
vorliegende Erfindung nutzt somit diese bereits vorhandene Komparatorfunktion,
um durch die Beeinflussung der Komparatorfunktion durch die Steuerungseinrichtung 407 eine
feinere Phasenverstellung zu erreichen. Hierbei wird die Schaltschwelle oder
Hysterese der Komparatorfunktion beeinflusst und insbesondere verändert.
Dies geschieht mittels des Spannungssignals oder analogen Signals set_delay,
das durch die Steuerungseinrichtung 407 erzeugt (berechnet)
und zum Zwecke der Beeinflussung der Komparatorfunktion im Teiler 406 bereitgestellt
und diesem zugeführt wird. Es wird daher im Ergebnis durch
Verschieben der Schaltschwelle der Komparatorfunktion im Spannungsbereich
eine Verschiebung des Schaltzeitpunktes der Komparatorfunktion im
Zeitbereich erreicht. Diese Verschiebung des Schaltzeitpunktes der
Komparatorfunktion wirkt wie ein eingefügtes Delay, benötigt
aber keine zusätzlichen Komponenten im Signalpfad, da die
Komparatorfunktion ohnehin im Teiler 406 vorhanden ist, und
erzeugt daher keinen zusätzlichen Jitter.
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Die
Steuerungseinrichtung 407 erzeugt oder berechnet somit
das analoge Signal in Form des Spannungssignals set_delay, sowie
die digitalen Signale tap_phase und set_N, die alle dem Teiler 406 bzw.
dem Multiplexer 420 zur Phasenverstellung zugeführt
werden. Wie es nachstehend noch angegeben ist, kann das analoge
Signal bzw. das Spannungssignal set_delay aus einem geeigneten zuvor erzeugten
oder berechneten digitalen Signal gebildet werden. Es erfolgt dies
dann in Verbindung mit einer Tabelle oder mittels eines D/A-Wandlers.
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2A zeigt
eine Beispielschaltung für eine Eingangsstufe eines Frequenzteilers
in bipolarer Schaltungstechnik, der nach dem Stand der Technik in
PLL-Schaltungen eingesetzt wird. Diese Schaltung kann die Eingangsstufe
des in 7 gezeigten Teilers Div_N sein, die die Komparatorfunktion
bereits inhärent aufweist, ohne daß sie in einer
PLL nach dem Stand der Technik benutzt wird.
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Häufig
wird in dieser Form der erste Teil eines Frequenzteilers („Teiler")
ausgebildet. Je nach der Ausführung und Fertigungsstreuung
der Bauelemente hat dieser Komparator real bereits einen von Null
verschiedenen Offset und eine von Null verschiedene Hysterese. Die
Eingangsstufe des Teilers weist die Eingänge (Eingangsanschlüsse)
DP und DN, die Takteingänge CkP und CkN sowie die Ausgänge
(Ausgangsanschlüsse) QP und QN auf. Für den Offset
spielt insbesondere die (immer vorhandene) Asymmetrie zwischen den
an DP und DN angeschlossenen Eingangstransistoren sowie zwischen den
an deren Kollektor angeschlossenen Ausgangswiderständen
eine wesentliche Rolle. Für die Hysterese spielt vor allem
die Lage des Arbeitspunktes der beiden anderen Transistoren, deren
Kollektoren ebenfalls an die Ausgangswiderstände angeschlossen
sind, eine Rolle, da diese beiden Transistoren eine positive Rückkopplung
bewirken. Je mehr Strom ständig durch diesen mit CkN gesteuerten
Zweig fließt, desto größer ist die Hysterese.
Die Komparatorfunktion ist somit in der Eingangsstufe des in 2A gezeigten
Teilers und auch im Teiler Div_N in 7 implizit
enthalten. Die Eingangsstufe des Teilers ist zwar eine digitale
Schaltung, wobei ihr jedoch ein analoges Ausgangssignal des VCO
als Eingangsignal zugeführt wird. Damit führt
die Eingangsstufe des Teilers implizit eine 1-bit-A/D-Wandlung durch: Sie
entscheidet, wann das VCO-Ausgangssignal als 0 und wann es als 1
zu betrachten ist. Oft ist das VCO-Signal differenziell (d. h. es
umfasst 2 Leitungen VCO_p und VCO_n, die jeweils mit Eingängen der
Eingangsstufe des Teilers gemäß 2A verbunden
sind), dann wird es idealerweise als 1 erkannt, wenn V(VCO_p) – V(VCO_n) > 0, sonst als 0. V(VCO_p)
ist dabei die Spannung an VCO_p.
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In
der realen Schaltungsanordnung wird es aber als 1 erkannt, wenn
V(VCO_p) – V(VCO_n) > d, wobei
d der Offset der Eingangsstufe des Teilers ist. Die implizite Komparatorfunktion
weist also einen Offset d auf. Dieser ist meist klein (z. B. 1 mV)
und wird im Allgemeinen vernachlässigt.
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Des
Weiteren umfasst in der realen Schaltung die implizite Komparatorfunktion
ebenfalls eine Hysterese h. Das bedeutet hinsichtlich des Einflusses
der Hysterese: Das VCO-Signal wird als 1 erkannt, wenn V(VCO_p) – V(VCO_n) > d + h, wenn es bisher
als 1 erkannt worden war. Das VCO-Signal wird als 1 erkannt, wenn
V(VCO_p) – V(VCO_n) > d – h,
wenn es bisher als 0 erkannt worden war.
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Erfindungsgemäß wird
der Eingangsstufe des Teilers in 2A ein
analoger Stelleingang (ein zusätzlicher Eingangsanschluss)
hinzugefügt, mit Hilfe dessen auf die in der Eingangsstufe
enthaltene Komparatorfunktion Einfluss genommen wird. Insbesondere
kann durch eine entsprechende Ansteuerung dieses Stelleingangs das
Delay der Komparatorfunktion verändert werden, ohne dass
zusätzliche Komponenten (mit zusätzlichem Rauschen)
in den Signalpfad eingefügt werden. Es wird vielmehr auf bereits
in der PLL-Schaltung enthaltene Schaltungskomponenten (Eingangsstufe
des Teilers 406) zurückgegriffen. Hierzu können
beide Parameter bezüglich des Offset d und der Hysterese
h einzeln unabhängig voneinander oder zusammen zur Beeinflussung
der Komparatorfunktion der Eingangsstufe des Teilers 406 variiert
werden.
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Eine Änderung
des Offset d kann beispielsweise durchgeführt werden, indem
bei einer Differenzstufe der Eingangsstufe gemäß 2A des
Teilers 406 ein zusätzlicher Strom auf der einen
Seite (bei einer der beiden Differenzstufen) hinzufügt,
wobei auf diese Weise eine (leichte) Asymmetrie erzeugt wird. Je
nach dem, an welcher der Seiten der Differenzstufe ein zusätzlicher
Strom hinzugefügt wird, kann damit eine positive oder negative
Asymmetrie erzeugt werden Eine Möglichkeit einer derartigen
Ansteuerung der Differenzstufe der Eingangsstufe des Teilers ist
beispielsweise in 2E angegeben.
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2B zeigt
eine grundsätzlich gleichartige Schaltung zu der in 2A gezeigten
Schaltung der Eingangsstufe eines Teilers, wobei die Eingangsstufe in 2B in
Form einer üblichen Schaltung eines Standard-ECL-Latches
abgebildet ist, und wobei gegenüber der in 2A gezeigten
Schaltung die in 2B gezeigte Schaltung einen
weiteren Anschluss aufweist und dadurch als Eingangsstufe des Teilers 406 in 1 geeignet
ist. Die Differenzstufe mit den Eingangsanschlüssen DP
und DN bildet die Eingangsstufe des Teilers 406. Ihr Strompfad
wird aktiv, wenn CkP, ein positiver Takt (Taktsignal), auf High geht,
d. h. den hohen Pegel annimmt. Der andere Strompfad wird mit CkN,
dem negativen Takt (Taktsignal) geschaltet. Er erzeugt eine positive
Rückkopplung (engl.: feedback) zwi schen Ausgängen
(Ausgangsanschlüsse) QP und QN, so dass nach einer ausreichenden
Einschwingzeit der positiven Rückkopplung ein voller digitaler
Pegel (durch das positive feedback) an den Ausgängen QP
und QN erzeugt wird.
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Die
in 2B gezeigte Schaltung weist Taktsignaleingänge
CkP und CkN an den Differenzstufen der Eingangsstufe auf. Die Komparatorfunktion,
die in der Eingangsstufe des Teilers 406 enthalten ist, kann
nun beeinflusst werden, indem eine Verschiebung des DC-Wertes der
Spannung an dem Taktsignaleingang CkN vorgenommen wird, wobei hier
der zusätzliche Anschluss set_delay vorgesehen ist. Das heißt:
gilt für die Spannung an dem Takteingang CkN: V(CkN) =
V_ck_Low, dann ist der Zweig normalerweise inaktiv. In diesem Zustand
ist die Spannung am anderen Taktsignaleingang CkP: V(CkP) = V_ck_high.
Wird nun eine Veränderung derart vorgenommen, dass während
dieser Phase gilt: V(CkN) = V_ck_Low + V(set_delay), wobei V(set_delay)
die Spannung des Signals set_delay zur Beeinflussung der Komparatorfunktion
darstellt, dann kann ein Teil des durch eine Vorspannung Vbias festgelegten Stromes
durch den CkN-Zweig fließen (obwohl normalerweise dieser
Teil nahe 0 sein sollte). Je größer dieser Anteil
durch den CkN-Zweig in dem Zustand ist, in welchem der CkN-Zweig
passiv sein sollte, desto wirksamer ist das positive Feedback in
diesem Zustand, der normalerweise (fast) kein positives feedback
hat. Desto größer ist dann auch der der Hysterese
entsprechende Wert h, und desto später wird das Eingangssignal
des Teilers 406 als 1 bzw. 0 erkannt. Somit wird das Delay
der Eingangsstufe (Latch) verändert.
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Auf
diese Weise ist eine Änderung der Schaltung nicht erforderlich.
Es wird nur der Pegel am Taktsignaleingang CkN beeinflusst bzw.
verändert. Hierdurch erfolgt eine Verstellung des Werts
von h, und es wird damit auch das Delay verändert. Die
Schaltung gemäß 2B umfasst
daher den zusätzliche Eingang am Taktsignaleingang CkN,
so dass an diesen Eingang das Signal set_delay angelegt werden kann.
Es erfolgt dann eine Summenbildung (d. h. eine Pegel-Verschiebung)
des Taktes CkN durch das Signal set_delay.
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2C stellt
eine andere Variante für die Eingangsstufe des Teilers 406 dar.
Hier wird ebenfalls keine Komponente in den Signalweg eingefügt, aber
ein zusätzlicher Gleichstrompfad geschaffen, der den Strom
durch die für das positive Feedback verantwortlichen Transistoren
und damit die Hysterese dieser Stufe beeinflußt. Von der
Wirkung her ist diese Schaltung wie oben besprochen analog zu der in 2B.
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2D stellt
eine weitere Variante für die Eingangsstufe des Teilers 406 dar.
Auch hier wird keine Komponente in den Signalweg eingefügt,
aber ein Schaltungsteil geschaffen, der parallel zum getakteten
positiven Feedback ein zusätzliches konstantes positives
Feedback erzeugt und damit die Hysterese dieser Stufe beeinflußt.
Von der Wirkung her ist diese Schaltung wie oben besprochen analog
zu der in 2B.
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2E stellt
eine andere Variante für die Eingangsstufe des Teilers 406 dar.
Hier wird ebenfalls keine Komponente in den Signalweg eingefügt, aber
ein zusätzlicher Gleichstrompfad geschaffen, der eine Asymmetrie
zwischen den Eingangstransistoren erzeugt und damit den Offset dieser
Stufe beeinflußt. Da sowohl Offset als auch Hysterese auf
das Delay der Stufe wirken, ist von der Wirkung her diese Schaltung
wie oben besprochen analog zu der in 2B.
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Die
vorstehend angegebenen Verstellmöglichkeiten für
die Hysterese (Wert h) und den Offset (Wert d) können unabhängig
voneinander oder gemeinsam erfolgen.
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3 zeigt
ein Beispiel einer linear dreieckförmigen Ausgangsspannung
des Oszillators VCO2 405. Auf der x-Achse ist die Phase
des VCO2-Signals in Grad angegeben, auf der Y-Achse die relative Amplitude
der beiden differenziellen Ausgangssignale des Oszillators VCO2 405,
die hier mit y0 und y180 bezeichnet werden. Ohne Offsetverschiebung
schaltet der Komparator beim Nulldurchgang, also an der Stelle,
die der mit y0_0 bezeichnete Pfeil zeigt. Der Phasenversatz des
Ausgangssignals der Komparatorfunktion ist in diesem Fall der eines
idealen Komparators (0). Verwendet man weiter das Signal y0 und
verschiebt die Schaltschwelle um 0,4 der Gesamtamplitude in positive
Richtung, so erhält man eine Phasenverschiebung des Schaltzeitpunktes
der Komparatorfunktion von 0 auf 36°, bis die nun verschobene
ansteigenden Flanke am Eingang den Nulldurchgang erreicht.
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Wie
es in 3 gezeigt ist, kann jede beliebige Phasenverschiebung
zwischen 0 und 360° durch Auswahl eines der beiden differenziellen
Ausgangssignale des Oszillators VCO2 405 mittels des Signals
tap_phase sowie Festsetzung der Schaltschwelle der Komparatorfunktion
erreicht werden. Beispielsweise werden durch eine Verschiebung um +0,99
der vollen Amplitude bei Nutzung von y0 fast 90° erreicht
(89,1°) und durch eine Verschiebung um –0,99 der
vollen Amplitude und Nutzung von y180 etwas über 90° erreicht
(90,9°). Bei zwei Ausgangssignalen des Oszillators VCO2 405 kann
tap-phase ein 1-Bit-Signal sein.
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In
realen PLL-Schaltungen hat ein Oszillator VCO meist keine linear
dreieckförmigen Ausgangsspannungen. Man kann diese zwar
aus dem VCO-Signal (Oszillatorausgangssignal) erzeugen, indem z. B.
ein Rechtecksignal integriert wird, aber das würde zusätzliche
Bauelemente und damit Jitter in den Signalweg einfügen.
Die erfindungsgemäße PLL-Schaltung kann aber auch
mit nichtlinearen VCO-Signalen arbeiten, indem die Nichtlinearität
durch Abgleich berücksichtigt wird. Hierauf wird im Folgenden
eingegangen.
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Als
Rechenbeispiel sei angenommen, dass eine Frequenz von 5 bis 5,5
GHz mit 100 kHz Auflösung aus einer Referenzfrequenz von
100 MHz erzeugt werden soll, wobei der Jitter gegenüber
einer Integer-N-PLL-Schaltung, die nur 100 MHz-Schritte erlauben
würde, maximal um 0,1 ps erhöht werden soll. Die
Amplitude des Oszillators VCO2 405 wird zur Vereinfachung
mit 1 Vpp angenommen, so dass die Y-Skale in 1 direkt
in Volt abgelesen werden kann. Bei 5 GHz beträgt die Periodendauer
200 ps, beim nächsten Frequenzschritt 5,0001 GHz beträgt die
Periodendauer 199,996 ps, also 0,004 ps weniger. Bei 5 GHz enthält
eine Periode der Referenzfrequenz 50 Perioden der VCO2-Frequenz
(Oszillatorfrequenz). Pro Periode der Referenzfrequenz muss also
für 5,0001 GHz ein zeitlicher Versatz um 50·0,004
ps = 0,2 ps durch Phasenverschiebung erreicht werden. Das entspricht
0,1% der Periode der VCO2-Frequenz, oder 0,36° Im Spannungsbereich bedeutet
das einen Versatz von 4 mV.
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Bei
differenziellen Oszillator-Ausgangssignalen (VCO2-Signalen) ist
es vorteilhaft, auch diesen Versatz differenziell zu implementieren,
also z. B. den positiven Eingang der bipolaren Differenzstufe des an
den Oszillator VCO2 405 angeschlossenen ECL-Flipflops um
2 mV in positive Richtung zu verschieben und den negativen Eingang
um 2 mV in negative Richtung. Möglichkeiten der schaltungstechnischen
Ausführung dieses Versatzes sind bekannt, beispielsweise
durch Anlegen eines zusätzlichen Gleichstromes an den Kollektor
des Eingangstransistors, so dass eine veränderte Spannung
an dessen Basis nötig ist, um diesen Gleichstrom zu kompensieren
und wieder die Schaltschwelle zu erreichen. Andere bekannte Möglichkeiten
benutzen eine analoge Spannung für einen solchen Versatz.
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Dieser
Gleichstrom oder diese Gleichspannung (analoges Signal) kann vorteilhaft
beispielsweise durch einen D/A-Wandler aus einem Digitalwert erzeugt
werden, oder es kann eine Wertetabelle mit gespeicherten Werten
verwendet werden. Der Digitalwert set_delay_dig, der dem Analogwert
set_delay eindeutig zugeordnet ist, repräsentiert dann
direkt einen Wert für den gewünschten Phasenversatz.
Der D/A-Wandler ist dann Teil der Delaysteuerung durch die Steuerungseinrichtung 407 (DelCtrl)
in 1.
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Nach
der ersten Periode der Referenzfrequenz muss für f_vco
= 5,0001 GHz ein Digitalwert angelegt werden, der einen Spannungsversatz
von 4 mV (differentiell) erzeugt und nach der flachsten Periode
um weitere 4 mV erhöht und so fort, bis 90° Phasenversatz überschritten
sind, und der positive Nulldurchgang des invertierten VCO2-Signals
y180 genutzt werden muss. Dieser zunehmende Phasenversatz wird fortgesetzt,
bis 360° erreicht sind, also für 5,0001 GHz nach
1000 Referenz-Takten, und anstelle von 360° Phasenversatz
wird der Phasenversatz wieder auf 0 gesetzt, und eine ganze Taktperiode
des Oszillators VCO2 405 ausgelassen wird durch Aussetzen
des Zählvorganges des Teilers um 1 Takt. Dieses Aussetzen
des Zählvorganges kann erreicht werden mit dem Signal set_N
in 1, das im einfachsten Fall ein 1-bit-Signal ist,
das das Taktaussetzen steuert bzw. zwischen einem Teilerfaktor N
und N + 1 umschaltet.
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Die
praktische Umsetzung dieser Lösung enthält einige
Fehlerquellen. Zunächst muss der D/A-Wandler eine hinreichend
hohe Auflösung haben, um den gewünschten maximalen
Jitter nicht zu überschreiten. Im Beispiel wären
das eine Auflösung im Spannungsbereich des Versatzes der
Komparatorfunktion von besser als 2 mV, das bei 5 GHz und der gewählten
VCO2-Amplitude (Ausgangssignal) 0.1 ps entspricht. Weiterhin entsprechen
erstens die Ausgangssignale eines Oszillators VCO nicht exakt den
linearen Verläufen in 3 sondern
sind nichtlinear gekrümmt, zweitens kann sich die Reaktionszeit der
Komparatorfunktion und damit der gesamte Phasenversatz mit der Veränderung
seiner Schaltschwelle mit verändern. Weiterhin sind andere
Nichtidealitäten möglich. So kann es eine Abweichung
der invertierten Phasen vom Nominalwert 180° zueinander
geben. Der Einfluss solcher Fehler auf die Phasenverstellung kann
jedoch erfindungsgemäß durch geeigneten Abgleich
an nur einem Punkt im Signalpfad eliminiert werden.
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Es
wird insbesondere vorteilhaft der D/A-Wandler mit einer höheren
Auflösung für set_delay_dig ausgestattet, als
dies mindestens für die gewünschte Phasenauflösung
nötig ist. Damit kann der D/A-Wandler im o. g. Beispiel
auch Phasenschritte deutlich kleiner als 0.2 ps bereitstellen. Den genauen
Digitalwert, der für einen gewünschten Phasenversatz
nötig ist, kann man dann durch Abgleich ermitteln und digital
in einem Speicher mit so vielen Speicherstellen, wie Einheiten an
Phasenversatz nötig sind (im Beispiel 1000), ablegen.
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Ein
erfindungsgemäßer Algorithmus für einen
solchen Abgleich ist im Folgenden angegeben:
- – Ausgangspunkt
ist ein Betrieb der PLL-Schaltung im Integer-N-Modus. Im Beispiel
kann das ein Betrieb bei f_ref = 100 MHz und f_vco = 5 GHz sein,
das Teilerverhältnis N in Div_N2 ist dann 50. Der D/A-Wandler
habe eine um b bit höhere Auflösung für
set_delay_dig als mindestens für die gewünschte
Phasenauflösung nötig, beispielsweise b = 4.
- – Davon ausgehend wird die PLL-Schaltung vorübergehend
modifiziert zum Betrieb bei einer viel niedrigeren Referenzfrequenz
f_ref_lower = f_step. Im Beispiel kann das geschehen durch Zwischenschalten
eines Teilers von 1000 vor den Referenzfrequenz-Eingang und um ein
Erhöhen des Teilerfaktors N des Teilers Div_N2 ebenfalls um
1000. Das Signal set_N muss hierfür geeignet modifiziert
sein, also mehr als das oben beschriebene eine Bit zur Taktauslassung
enthalten. Das Schleifenfilter muss entsprechend um den gleichen
Faktor langsamer gesetzt werden, damit die Stabilität der
PLL erhalten bleibt. Das Frequenzverhältnis der PLL-Schaltung
bleibt damit unverändert, aber die Frequenzauflösung
beträgt nun die gewünschte Frequenzschrittweite
f_step (im Beispiel 100 kHz), um den Preis erhöhten Rauschens
der PLL-Schaltung.
- – Nun wird der Teilerfaktor N über set_N stetig
um 1 erhöht. Im Beispiel beträgt die neue VCO2-Frequenz
nun 5.0001 GHz. In diesem Zustand können alle benötigten
digitalen Werte für den Phasenversatz ermittelt werden.
Im Beispiel sind das 1000 Digitalwerte set_delay_dig(0) bis set_delay_dig(999)
für die nicht ganzzahligen Phasenwerte von 0 bis 359.84°,
also bis zum nächsten vollen 360°-Zyklus, bei
dem ein ganzer VCO-Takt wegfällt. Diese Digitalwerte set_delay_dig(0)
bis set_delay_dig(999) seien zunächst als Ausgangswerte
so voreingestellt, dass sie dem linearen Idealfall entsprechen,
also im Beispiel set_delay_dig(0) = 0 für einen Spannungsversatz
0 mV für einen Phasenversatz von 0°, 4 mV für
0.36° usw.
- – Nun wird bei jedem Takt der vollen Referenzfrequenz
f_ref (100 MHz) jeweils genau ein Digitalwert set_delay_dig(i) verändert.
Das geschieht in folgenden Schritten:
- – Zunächst wird der dem folgenden i-ten Phasenversatz
(im Beispiel i·0.36°) entsprechende Digitalwert
set_delay_dig(i) an den D/A-Wandler angelegt. Dies muss synchron
zum Takt des Referenzsignals erfolgen, z. B. bei des sen fallender Flanke.
Dieser erzeugt damit nach einer Einschwingzeit einen Spannungsversatz
set_delay bei der Komparatorfunktion.
- – Beim nächsten Takt des Referenzsignals,
z. B. bei dessen folgender steigenden Flanke, wird der 1-bit-Ausgangswert
der Komparatorfunktion gespeichert. Ist dieser Wert 0, so wird der
Digitalwert set_delay_dig(i) um 1 inkrementiert, ist er 1, wird er
dekrementiert. Der Phasenversatz ändert sich damit um den
Anteil 2–b des Phasenschritts pro Takt,
im Beispiel um 2–4·0.36°.
- – Der so entstandene neue Digitalwert set_delay_dig_new(i)
wird zur Korrektur des gespeicherten Digitalwerts set_delay_dig(i)
verwendet, beispielsweise durch eine gleitende Mittelwertbildung.
Die Mittelwertbildung hat den Vorteil, dass das momentane Rauschen
der PLL-Schaltung, das zu jedem Abgleich einen momentanen Fehler
hinzufügt, gemittelt wird. Ohne Mittelwertbildung würde
set_delay_dig(i) dem Rauschen folgen. Die Mittelwertbildung wirkt
als Tiefpass, der so dimensioniert wird, dass er das Rauschen der
PLL-Schaltung so weit wie erforderlich dämpft.
- – Damit ist der momentane Beitrag zum Abgleich des
Digitalwerts set_delay_dig(i) beendet, und der nächste
Digitalwert set_delay_dig(i + 1), der dem folgenden (i + 1)ten Phasenversatz
(im Beispiel (i + 1)·0.36°) entspricht, wird an
den D/A-Wandler angelegt.
- – Nach einer Taktperiode von f_ref_lowered (im Beispiel
von 100 kHz) haben alle Digitalwerte set_delay_dig(0) bis set_delay_dig(999)
eine Veränderung erfahren. Diese Veränderung wird
in einer nächsten Taktperiode von f_ref_lowered weiter
verändert. Wäre der Phasenversatz exakt proportional
zu den Digitalwerten, würden diese Veränderungen
im Mittel jeweils 0 ergeben. Wenn der Phasenversatz nichtlinear,
aber streng monoton von den Digitalwerten abhängig ist,
bleiben diese Veränderungen eine Zeitlang gerichtet, bis
bei jedem Digitalwert set_delay_dig(i) derjenige Wert erreicht ist, der
dem exakten (i)ten Phasenversatz am besten nahe kommt. Dann ergeben
die Veränderungen ebenfalls im Mittel 0 um diesen Wert
herum.
- – Unter der Voraussetzung einer beliebig nichtlinearen,
aber streng monotonen Abhängigkeit des Phasenversatzes
von den Digitalwerten kann damit nach endlicher Zeit ein Satz von
Digitalwerten gefunden werden, der der linearen Folge des Phasenversatzes
am besten entspricht. Nach dieser Zeit kann der Abgleich beendet
werden, und die Digitalwerte können verwendet werden, um
zu jedem Takt der Referenzfrequenz die gewünschte Phase
einzustellen.
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Die
obige Forderung nach strenger Monotonie der Abhängigkeit
des Phasenversatzes von den Digitalwerten kann an den meisten Stellen
des Steuerpfades vom Digitalwert zum Phasenversatz leicht erfüllt
werden: Wächst die eingestellte Komparatorschwelle, wächst
auch das damit erzeugte Delay. Bei stark nichtlinearen VCO2-Signalen
wie z. B. Sinusschwingungen gibt es jedoch ein Problem in der Nähe
der Übergänge um 90° und um 270° herum: Hier
sind Sinuskurven sehr flach, so dass eine sehr geringe Änderung
der Komparatorschwelle eine große Auswirkung auf das effektive
Delay hat, so dass die Unsicherheit des Delays und damit der Jitter wächst.
Andererseits sind gerade bei hohen Frequenzen sinusähnliche
Ausgangsspannungen häufig.
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Für
diesen Fall sinusähnlicher Ausgangsspannungen kann die
bisher beschriebene Variante der Erfindung so modifiziert werden,
dass dem Teiler Div_N2 406 mehr als 2 Phasen des VCO2-Signals zugeführt
werden, beispielsweise insgesamt 4 jeweils um 90° versetzte
Phasen, wie es in 4 dargestellt ist. Solche Oszillatoren
VCO mit I/Q-Signalen sind häufig in HF-Systemen ohnehin
im Einsatz, weil deren Ausgangssignale sehr nützliche Eigenschaften zur
weiteren Verarbeitung haben, beispielsweise in Mischern. Sie können
auf verschiedene bekannte Weise ausgebildet sein, beispielsweise
kann die Verschiebung um 90° durch Filter erreicht werden,
oder der Oszillator VCO enthält zwei gekoppelte Oszillatoren,
deren Kopplung einen Phasenversatz von 90° entstehen lässt,
oder der Oszillator VCO läuft auf der doppelten benötigten
Frequenz 2·f_vco und die um 90° versetzten Signale
(und auch f_vco) werden durch Teilung durch 2 erzeugt. Alle diese
Varianten können in einer erfindungsgemäßen
Lösung eingesetzt werden.
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In 4 sind
die gleichen Beispiele von Phasenversatz wie in 3 dargestellt.
Für das erste Beispiel eines Phasenversatzes von 36° benötigt man
lediglich einen anderen Amplitudenwert für y0 als in 3.
Dagegen werden für die Werte um 90° herum nun
die zusätzlichen bei den Ausgangssignalen y90 und y270
mit 90° bzw. 270° Phasenlage zu y0 verwendet.
Das hat den großen Vorteil, dass für jeden gewünschten
Phasenversatz von 0 bis 360° ein VCO-Signal zur Verfügung
steht, das zu diesem Zeitpunkt hinreichend steil verläuft,
und damit eine genaue und rauscharme Abbildung des Amplitudenwertes
auf den Phasenversatz ermöglicht. Das Signal tap_phase
in 1 hat für das Beispiel von 4 nun
2 bit zur Auswahl aus 4 Phasen statt 1 bit für das Beispiel
von 3. Die Folgen von Nichtidealitäten in der
Phasenlage, wie sie bei Oszillatoren VCO mit I/Q-Signalen auftreten,
werden ohne zusätzliche Maßnahmen im oben beschriebenen
Abgleich der Digitalwerte set_delay_dig(i) mit korrigiert. Für
den Abgleich dieser erfindungsgemäßen Variante
ist es vorteilhaft, nicht von den Amplitudenwerten eines linearen
dreieckförmigen Verlaufs als Ausgangswert des Abgleichs
auszugehen, sondern von denen eines sinusförmigen Verlaufs,
so dass das reale Verhalten bereits besser angenähert ist.
Aber auch eine lineare Ausgangsannahme führt aufgrund der
strengen Monotonie der Signale schließlich zum optimalen
Ergebnis.
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Praktische Anwendungsbeispiele:
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Ein
erstes Beispiel ist ein Frequenz-Synthesizer, der eine aus mehreren
festen Frequenzen für mehrere Telekommunikations-Standards
erzeugt, aber nur mit einem Quarz und damit einer Referenzfrequenz
arbeiten soll. Dies ist eine häufige Anwendung, für
die sinngemäß das Rechenbeispiel verwendet werden
kann.
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In
der Praxis der Telekommunikationsstandards ist eine PLL-Schrittweite
von 100 kHz meist mehr als ausreichend, oft kann sie wesentlich
größer sein. Wird dabei der beschriebene Abgleich
angewendet, so kann die gewünschte Frequenz erzeugt werden,
indem zyklisch eine Sequenz aus den abgeglichenen Digitalwerten
set_delay_dig(i) an den Eingang zur Schwellenverstellung des Teilers 406 angelegt
wird. Hierbei wird meist nicht der komplette Satz der Digitalwerte
der Reihe nach ausgegeben, sondern eine Sequenz aus Teilmengen davon.
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Im
Rechenbeispiel wäre für f_vco = 5,0003 GHz eine
Schrittweite von 3·0,36° pro Referenztakt erforderlich,
es würde also im ersten Durchlauf nur jeder dritte Speicherwert
(i = 0, 3, ..., 999) genutzt, im zweiten Durchlauf nach Auslassen
eines ganzen VCO-Taktes im Teiler wieder jeder dritte, aber beginnend
bei 2 (i = 2, 5, ..., 998), im dritten Durchlauf beginnend bei 1
(i = 1, 4, ... 997), und danach würde wieder der erste
Durchlauf mit 0 beginnen. Da die Umschaltung des Digitalwertes set_delay_dig(i)
im Takt der überwiegend quarzbasierten Referenz erfolgt,
die meist unter 150 MHz liegt, kann die Steuerung von set_delay_dig(i),
tap_phase(i) und der ganzzahligen Teilung durch N bzw. N + 1 durch
eine kostengünstige CMOS-Logik erfolgen.
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Ein
zweites Beispiel ist ein Frequenz-Synthesizer, der eine variable
Frequenz mit genau vorgegebenem Verlauf erzeugt, aber ebenfalls
mit einem Quarz und damit einer festen Referenzfrequenz arbeiten
soll. Die wohl häufigste Anwendung ist eine lineare Frequenzmodulation
für Radar-Zwecke (FMCW-Radar-System, FMCW: frequency modulated continuous
wave). Hierbei ist eine sehr gute Linearität wesentlich
für die Systemleistung. Diese Anwendung kann mit annähernd
derselben erfindungsgemäßen Lösung wie
die vorige arbeiten, also ebenfalls eine Integer-N-PLL-Schaltung
mit einer Tabelle aus abgeglichenen Digitalwerten set_delay_dig(i),
nur dass die Sequenz der Auswahl der Werte eine andere ist: Hier
wählt man die Sequenz der Werte nicht so aus, dass der
Phasenversatz von Referenztakt zu Referenztakt konstant zunimmt,
sondern dass die Frequenz f_vco also der Anstieg des Phasenversatzes,
von Referenztakt zu Referenztakt konstant zunimmt (d. h. die zweite
zeitliche Ableitung der Phase ist konstant). Die gesamte für
einen Frequenz-Durchlauf von der minimalen bis zur maximalen gewünschten
Frequenz nötige Sequenz von Werten von set_delay_dig(i),
tap_phase(i) und set_N kann zunächst berechnet und dann
in einem Speicher abgelegt werden, so dass sie leicht und stromsparend
zyklisch wiederholt werden kann. Damit reduziert sich nach einer
Initialphase der aktive Teil der Frequenzsynthese auf eine Integer-N-PLL-Schaltung
mit I/Q-Oszillator VCO, deren Zähler Div_N2 durch einen zyklisch
inkrementierten Speicher gesteuert wird. Jeglicher Rechenaufwand
entfällt während des Betriebes. So lassen sich
billige selbstabgleichende FMCW-Radar-System mit geringem Leistungsverbrauch
aufbauen.
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Ein
drittes Beispiel ist die variable Frequenzsynthese ohne festes Variationsmuster
für einen HF-Leistungsverstärker für
Telekommunikation mit hohem Wirkungsgrad. Wenn zur Erzeugung eines
zu sendenden Hochfrequenz-Signals Schaltverstärker verwendet
werden, kann der Wirkungsgrad des HF-Leistungsverstärkers
erhöht werden. Dieser Steigerung sind bisher Grenzen gesetzt,
die u. a. daraus resultieren, dass das zu sendende Signal variabler Frequenz überabgetastet
werden muss. Eine Überabtastung eines Signals mit einer
bereits hohen Frequenz braucht also eine noch wesentlich höhere
Abtastrate und kostet somit einerseits selbst Leistung und ist andererseits
nach oben durch die Grenzfrequenzen der Halbleitertechnologie beschränkt.
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Wird
nun die momentane Frequenz der Abtastung des zu sendenden Signals
angepasst an die momentane Frequenz des zu sendenden Signals selbst
z. B. als festes Vielfaches der momentanen Frequenz des zu sendenden
Signals), so kann der Faktor der Überabtastung bei gleichem
Signal-Rausch-Verhältnis verringert werden, so dass der Leistungsverbrauch
sinkt und der Bereich an Signalfrequenzen, für den Schaltverstärker
eingesetzt werden können, wächst.
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Meist
arbeiten HF-Leistungsverstärker für Telekommunikation
mit einer Signalbandbreite, die unterhalb der mit CMOS-Technologie
erreichbaren Taktrate liegt, weil die Telekommunikationsstandards meist
so definiert werden, dass sie mit CMOS-Systemen gut erreichbar sind.
Insofern kann also auch die Veränderung der VCO2-Frequenz
mit einer erfindungsgemäßen PLL mit einer CMOS-Logik
oder einem CMOS-Speicher gesteuert werden. Welche VCO-Frequenz momentan
nötig ist, kann aus dem Eingangssignal des HF-Leistungsverstärkers
ermittelt werden: entweder durch (z. B. digitale) Auswertung des
analogen Eingangssignals, das dann innerhalb des Leistungsverstärkers
geringfügig (z. B. durch eine digitale Pipeline) verzögert
wird, damit Zeit vorgesehen ist, um die momentane Frequenz zu ermitteln
und damit der Oszillator VCO2 405 sich auf die neue Frequenz
einstellen kann, oder indem der HF-Leistungsverstärker
direkt eine digitale Schnittstelle zum Basisband hat, die die momentanen
Parameter des Sendesignals wie Amplitude und Frequenz direkt enthält.
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Damit
erhält der geschaltete HF-Leistungsverstärker
mittels der erfindungsgemäßen PLL-Schaltung auf
kostengünstige und stromsparende Weise eine variable Abtastfrequenz,
die es ermöglicht, mit geringem Überabtastfaktor
und daher mit hoher Effizienz zu arbeiten.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- - US 2005/0077934 [0006, 0006]
- - US 2005/0083085 [0007]