DE19838096C2 - Fraktionaler Phasenregelkreis - Google Patents

Fraktionaler Phasenregelkreis

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Description

Die Erfindung betrifft einen fraktionalen Phasenregelkreis (PLL), d. h. ein Phasenregelkreis mit einem im Rückkopplungsweg befindlichen nicht ganz-, sondern bruchzahligen (fraktionalen), d. h. ganze Zahlen plus Bruchzahlen zählenden Zähler, nach dem Oberbegriff des Anspruchs 1 sowie ein Verfahren zum Erzeugen eines phasenverriegelten Signals nach dem Oberbegriff des Anspruchs 14.
Gemäß Fig. 4 wird ein fraktionaler PLL benutzt, um Signalfrequenzen mit einem im Rückkopplungsweg des PLL gelegenen fraktionalen Zähler 22 digital zu erzeugen. Der gebrochene Teil F des Zählers 22 ermöglicht die Abstimmung auf eine gegebene, von einem Referenzoszillator 12 stammende Referenzfrequenz mit einer im Vergleich zu einem ganzzahligen Zähler erhöhten Auflösung. Für eine gegebene Abstimmungsauflösung hat der fraktionale Zähler 22 ein kleineres Modul als ein ganzzahliger Zähler, woraus schnellere Phasenverriegelungen und geringeres Rauschen im spannungskontrollierten Oszillator (VCO) 20 resultieren.
Allerdings sind solche fraktionalen Zähler 22 für die Erzeugung unerwünschten störenden Rauschens ("spurs") in den fraktionalen Frequenzen bekannt. Diese unerwünschten Störsignale mit den fraktionalen Frequenzen treten in der Regel aufgrund von schlecht kalibrierten fraktionalen Verzögerungen im Regelkreis oder aber aufgrund von Spannungsschwankungen in einem Regelkreisfilter 18, bedingt durch die zeitliche Verteilung der PLL-Ladung, auf.
Eine der üblicheren Methoden zum fraktionalen Zählen ist die Ganzzahlmittelung. Um beispielsweise einen bruchzahligen Modul N + 1/4 zu erhalten, dividiert der Zähler 22 in drei aufeinanderfolgenden Durchgängen durch den Modul N und anschließend für einen Durchgang durch N + 1. Zwar ist die unmittelbare Division zu jedem Zeitpunkt inkorrekt, ergibt aber gemittelt über vier solche Divisionszyklen genau N + 1/4. Die drei aufeinanderfolgenden Divisionszyklen durch N bewirken, daß der Phasenfehler sich in einer Richtung ansammelt, während der vierte Divisionszyklus durch N + 1 einen großen Phasenfehler in entgegengesetzter Richtung einführt. Obwohl die gewünschte Durchschnittsfrequenz damit aufrechterhalten wird, führen diese Phasensprünge Störfrequenzsignale ein, welche mit der Referenzfrequenz in Beziehung stehen.
In einem anderen, fraktionale Zähler betreffenden Ansatz wird während jedes Zyklus eines Referenzsignals 15 ein variierender Betrag elektrischer Ladung in den Filter 18 injiziert; dadurch wird versucht, Ladungsdifferenzen im Filter 18 auszugleichen und Spannungsschwankungen zu eliminieren. In den Filter 18 eingespeiste elektrische Ladung zerstreut sich jedoch in endlicher Zeit; somit ergeben sich auch hier bestimmte Spannungsschwankungen.
In aus der US 4 409 564, der GB 2 107 142 A und aus "Fractional-N Synthesisers", in: Electronics World, März 1996, S. 196-199, bekannten fraktionalen Phasenregelkreisen ist ein Element mit variabler Verzögerung hinter einen fraktionalen Zähler eingefügt, um ganzzahlige VCO-Verzögerungsschritte zu ergänzen. Ein solcher fraktionaler Phasenregelkreis ist in Fig. 5 schematisch gezeigt. Da der fraktionale Zähler 22, ohne auf die Ausgabe 25 des Elements mit variabler Verzögerung 24 zu warten, bei jedem Zyklus zu zählen beginnt, muß jede aufeinanderfolgende Verzögerung im Verzögerungselement 24 so eingestellt werden, daß sich akkumulierte Phasenfehler auslöschen. Die Ausgabe einer gleichbleibenden N + 1/4-Periodendauer würde somit eine Division durch N in drei aufeinanderfolgenden Zyklen, begleitet durch zusätzliche Verzögerung von bzw. 1/4, 2/4 und 3/4 einer VCO-Periodendauer und gefolgt von einer Division durch N + 1 ohne zusätzliche Verzögerung ("0/4"), benötigen. Falls jede einzelne dieser Verzögerungen einen richtig kalibrierten fraktionalen Prozentsatz der ganzzahligen VCO-Periodendauer beträgt, dann ist jeder aufeinanderfolgende Zyklus mit dem Signal 15 des Referenzzählers 14 in Phase, was zu einem Minimum der durch den Phasendetektor 16 produzierten Schwankungen der Abstimmungslinien führt. Die gleichbleibende Aufrechterhaltung einer solchen korrekten Kalibrierung einer jeden der zusätzlichen Verzögerungen ist jedoch schwierig zu erreichen.
Diese Methode ist in Fig. 6 mit einer VCO-Periodendauer von einer Mikrosekunde veranschaulicht, wobei die Verzögerungen entsprechend 1/4 der VCO-Periodendauer bzw. 0,25 Nanosekunden betragen. Der Akkumulator 26, ein 4-Bit-Addierer, addiert sein Summationsausgangssignal 27a mit der fraktionalen Information 31b und wird durch das Ausgangssignal 23 des fraktionalen Zählers 22 getaktet. Der Übertrag 27b des Akkumulators 26 dient als Modulkontrollsignal M für den Zähler 22 und weist den Zähler 22 an, eine zusätzliche Zählschleife zu durchlaufen, wenn eine Phasenverzögerung von mindestens einer VCO- Periodendauer sich angesammelt hat; dadurch wird verhindert, daß der variable Verzögerungsbereich überschritten wird. Das Summationsausgangssignal 27a wird auch benutzt, um die Verzögerungen im Verzögerungselement 24 zu verlängern.
In einem bekannten, in Fig. 7 ausschnittsweise gezeigten fraktionalen Phasenregelkreis wird zur Aufrechterhaltung der Kalibrierung der fraktionalen Kopien der VCO-Periode ein frequenzgeteiltes Ausgangssignal 41a des VCO 20 (Fig. 1) als Zeitreferenz in einem Verzögerungsregelkreis (DLL) eingesetzt. Dieses Signal 41a wird durch zwei D-Flip-Flops 46 und 48 frequenzgeteilt, wobei die Flip- Flops durch das Vorteilerausgangssignal 41b des Zählers 22 getaktet werden. Das erste Flip-Flop-Ausgangssignal 47 steuert einen Sägezahngenerator 50 an, und das zweite Ausgangssignal 49 taktet den Akkumulator 26 und steuert den DLL-Phasendetektor 44 an. Das Ausgangssignal 51 des Sägezahngenerators 50 wird mit zwei Grenzwertsignalen 41c und 41d in zwei Komparatoren 42 und 52 verglichen, wobei das erste Ergebnissignal am Ausgang 43 auch den DLL-Phasendetektor 44 ansteuert, und wobei das zweite Ergebnissignal am Ausgang 23 den PLL-Phasendetektor 16 ansteuert.
Das erste Grenzwertsignal 41c wird durch einen Digital/Analog- Umwandler (DAC) DAC1 erzeugt (nicht gezeigt). Das zweite Grenzwertsignal 41d wird von einem Schaltkreis erzeugt, der das Ausgangssignal eines anderen DAC DAC2 zum Ausgangssignal 27a des Akkumulators 26 addiert.
Die Schräge des Sägezahnsignals 51 wird durch ein durch den DLL- Phasendetektor 44 erzeugtes Kontrollsignal 45 moduliert; dies wird durch entsprechendes Einstellen einer einen Kondensator des Sägezahngenerators 50 ladenden Konstantstromquelle erreicht. Wenn das Eingangssignal 47 zum Sägezahngenerator 50 gesetzt wird, dann steigt das Sägezahnsignal 51 gleichmäßig an und übersteigt die Schwellenspannung 41c, wodurch ein Signal am Ausgang 43 erzeugt wird, dessen Phase mit dem frequenzgeteilten VCO- Signal 49 verglichen wird. Die Modulationsrückkopplung der durch den Sägezahngenerator 50 erzeugten Verzögerung stellt sicher, daß die Verzögerung vom Schaltungspunkt A zum Schaltungspunkt C der Periodendauer des Vorteilerausgangssignals 41b gleicht.
Der zweite Schwellwertkomparator 52 vergleicht das Sägezahnsignal 51 mit einer Schwellenspannung 41d, welche, abhängig vom Wert des Summationsausgangssignals 24a des Akkumulators 26, der ersten Schwellenspannung 41c gleicht oder diese übersteigt. Somit wird die entsprechende Phasenverzögerung dieses Komparatorausgangssignals 23 durch den Zustand des Ausgangssignals 27a des Akkumulators 26 moduliert.
Wenn eine bekannte Kalibrierungsperiode t43a mit einem durch den Schwellwertkomparator 42 festgelegten Signalweg aufgebaut ist (siehe Fig. 8), dann kann eine inkrementelle Änderung in der Zeitverzögerung (Δ1 = t23a - t43a) erreicht werden, wobei diese Änderung proportional zu den Schwellenspannungen 41c (V41c) und 41d (V41d), welche auf einem durch den Schwellwertkomparator 52 festgelegten Signalweg angelegt werden (t23a = t43a . V41d/V41c), ist.
In dem in Fig. 7 gezeigten Schaltkreis werden alle Verzögerungen gemeinsam zeitlich entweder vorwärts oder rückwärts, jeweils relativ zum Anfangspunkt der Sägezahnspannung, verschoben.
Auf Fig. 8 zurückblickend kann die im Schaltkreis aus Fig. 7 benutzte Sägezahnmethode die Differenz zwischen den Endpunkten der zeitlichen Verzögerung (d. h. die Zeitpunkte t43a und t43b sowie t23a und t23b, welche die Teilselektions-Unterteilungspunkte 0/4 und 3/4 repräsentieren können) nicht vergrößern oder verkleinern, ohne beide Endpunkte in "absoluter" Zeit entweder vorzuverschieben oder zurückzustellen.
Obwohl dieser Schaltkreis 40 für eine gewisse Kalibrierung der fraktionalen VCO-Verzögerungsschritte sorgt, verbleiben immer noch eine Reihe von Fehlerquellen. So führen beispielsweise Fehler in der Übereinstimmung der Verzögerungswege, z. B. die Schwellwertkomparatoren 42 und 52 oder Symmetriefehler der Ladungspumpe im DLL-Phasendetektor 44, zu fraktionalen Kalibrierungsfehlern.
Aufgabe der Erfindung ist es, einen fraktionalen PLL nach dem Oberbegriff des Anspruchs 1 und ein Verfahren nach dem Oberbegriff des Anspruchs 14 zu schaffen, welcher eine genauere und konsistentere Kalibrierung der fraktionalen Verzögerungen ermöglicht.
Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruchs 1 bzw. 14 gelöst.
Hierbei kontrolliert ein einen DLL mit selbstkalibrierendem Verzögerungselement umfassender PLL das Rückkopplungssignal des Phasenregelkreises so, daß die Verzögerungsintervalle für das Rückkopplungssignal vergrößert werden, wenn kleine, eine Phasenverzögerung herbeiführende Brüche (< 1/2), oder große, eine Phasenvoreilung herbeiführende Brüche (< 1/2), erfaßt werden; analog dazu werden die Verzögerungsintervalle verkleinert, wenn kleine, eine Phasenvoreilung herbeiführende Brüche, oder wenn große, eine Phasenverzögerung herbeiführende Brüche erfaßt werden.
Die Selbstkalibrierung des fraktionalen Verzögerungselements benötigt nur einen Komparator, wodurch nicht nur die Notwendigkeit entfällt, mehrere Schwellenwerte zum Signalvergleich heranziehen zu müssen, sondern folgerichtig auch die Ausgabe von mit der Referenzfrequenz in Bezug stehenden Störsignalen, welche aufgrund von Fehlanpassungen im Vergleichsschaltkreis auftreten, vermieden werden. Weiterhin sind Phasenvergleiche mit einer Geschwindigkeit, die unabhängig von der Periodendauer des VCO Ausgangssignals einstellbar ist, schneller durchführbar. Der PLL verbringt dadurch weniger Zeit in einem undefinierten Zustand, folglich wird weniger Phasenrauschen im Ausgangssignal erzeugt.
Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.
Die Erfindung wird nachstehend anhand eines in den beigefügten Abbildungen dargestellten Ausführungsbeispiels näher erläutert.
Fig. 1 zeigt ein funktionales Blockschaltbild einer Ausführungsform eines PLL.
Fig. 2 illustriert das Selbstkalibrierungskonzept des in Fig. 1 gezeigten PLL.
Fig. 3 zeigt eine schematische Darstellung einer möglichen Ausgestaltung eines ein Verzögerungsintervall einstellenden Schaltkreises für den PLL von Fig. 1.
Fig. 4 zeigt ein funktionales Blockschaltbild eines bekannten PLL.
Fig. 5 zeigt ein funktionales Blockschaltbild eines bekannten PLL mit variabler Verzögerung in der Rückkopplungsschleife.
Fig. 6 illustriert die vom Schaltkreis aus Fig. 5 erzeugte variable Rückkopplungssignalverzögerung.
Fig. 7 zeigt ein funktionales Blockschaltbild eines bekannten PLL, der einen DLL zur Kalibrierung der fraktionalen Verzögerungen in der Rückkopplungs­ schleife umfaßt.
Fig. 8 illustriert das Kalibrierungskonzept für den Schaftkreis aus Fig. 7.
Ein PLL 100 mit einem ein selbst-kalibrierendes fraktionales Verzögerungselement umfassenden DLL umfaßt Fig. 1 eine Quelle 112 für ein Referenzsignal (z. B. einen Oszillator), einen Referenzzähler 114, einen PLL- Phasendetektor 116, einen steuerbaren Oszillator 120 (z. B. einen spannungsgesteuerten Oszillator (VCO)), einen fraktionalen Zähler 122, einen Sägezahngenerator 150, einen Komparator-Schaltkreis 152, einen DLL- Phasendetektor 144, einen Akkumulator 126 sowie einen Intervall- Einstellungsschaltkreis 160, wobei die Verdrahtung der Komponenten der in Fig. 1 gezeigten entspricht.
Das Endzahl-Ausgangssignal 141a des fraktionalen Zählers 122 takted den Akkumulator 126 und steuert den Sägezahngenerator 150 an. Der Übertrag 127b des Akkumulators 126 stellt das Modulkontrollsignal M für den fraktionalen Zähler 122 zur Verfügung, welcher auch ein den Modul N definierendes Kontrollsignal 131a empfängt. Das Summationsausgangssignal 127a des Akkumulators 126 wird zu einem den fraktionalen Divisor F definierenden Signal 131b addiert und zur Steuerung des DLL-Phasendetektors 144 benutzt.
Der Intervall-Einstellungsschaltkreis 160 benutzt das Summationsaus­ gangssignal 127a und das Phasendetektorausgangssignal 145 zur Erzeugung einer Schwellenspannung 161 für den Komparatorschaltkreis 152. Das Ausgangssignal 123 des Komparators 152 wird mit dem frequenzgeteilten Referenzsignal 115 sowohl im PLL-, als auch im DLL-Phasendetektor 116 bzw. 144 verglichen. Das Ausgangssignal 117 des PLL-Phasendetektors 116 steuert den Oszillator 120. (Obwohl hier nicht ausdrücklich gezeigt, ist i. d. R. auch ein zwischen dem PLL Phasendetektor 116 und dem Oszillator 120 geschalteter Tiefpaßfilter zum Herausfiltern niedriger Frequenzen aus dem PLL-Kontrollsignal 177 vorhanden.)
Gemäß Fig. 2 macht sich der PLL 100 aus Fig. 1 zunutze, daß der PLL 100 den Zustand der Phasenverriegelung durch Mittelung der Sequenz der Phasenflanken des vom DLL kommenden Signals 123 annimmt. Falls die fraktionale Verzögerungskomponente im DLL einen monoton langen Verzögerungsfehler aufweist, dann treten alle fraktionalen Verzögerungskomponenten mit einem Wert unterhalb von 1/2 früher auf als die Phasenflanken des frequenzgeteilten Referenzsignals 115, während Komponenten mit Werten oberhalb von 1/2 später auftreten. Umgekehrt, falls die fraktionale Verzögerungskomponente einen monoton kurzen Verzögerungsfehler aufweist, treten alle fraktionalen Verzögerungskomponenten mit einem Wert unterhalb von 1/2 später auf als die Phasenflanken des frequenzgeteilten Referenzsignals 115, während Komponenten mit Werten oberhalb von 1/2 früher auftreten. ("I1" bezeichnet die Stromquelle des Verzögerungsintervalls und "(+/-)" die Polarität des Phasendetektors bezeichnet.)
Der PLL 100 aus Fig. 1 benutzt diese Information, um das Rückkopplungssignal 141a kontrolliert in den einen Sägezahngenerator 150, einen Komparator 152, einen DLL Phasendetektor 144, einen Akkumulator 126 und einen Intervall-Einstellungsschaltkreis 160 umfassenden fraktionalen Verzögerungsgenerator zu leiten. Solche Informationen werden benutzt, um die Verzögerungsintervalle zu vergrößern, falls der fraktionale Verzögerungsgenerator entweder kleine, eine Phasenverzögerung herbeiführende Brüche (kleiner als 1/2), oder große, eine Phasenvoreilung herbeiführende Brüche (größer als 1/2) erfaßt. Analog dazu verkleinert der fraktionale Verzögerungsgenerator die Verzögerungsintervalle, wenn kleine, eine Phasenvoreilung herbeiführende Brüche, oder wenn große, eine Phasenverzögerung herbeiführende Brüche erfaßt werden.
Der Hauptteil des PLL 100 führt weiterhin Phasenkorrekturen durch, die auf den gleichen Phasenflanken der Rückkopplungs- und Referenzsignale 123, 115 wie der DLL-Teil basieren. Während der Hauptrückkopplungsweg den Fehler in der gemittelten Frequenz (oder Phase) minimiert, minimiert der DLL- Rückkopplungsweg die periodischen fraktionalen Phasenfehler. Für die Stabilität eines solchen Mehrfach-Schleifensystems ist es wichtig, daß die zwei Rückkopplungsantworten einander nicht stören. Die DLL-Rückkopplung darf beispielsweise die Mittelbildungsbemühungen der PLL-Hauptschleife nicht stören. Um dies zu erreichen, muß der DLL sicherstellen, daß allen die fraktionalen Verzögerungsintervalle verändernden Korrekturen zeitlich genau so viele Phasenflanken vorauseilen, wie zurückgestellt werden. Wenn somit der DLL die Verzögerungsintervalle vergrößern muß, müssen die kleineren Teile in "absoluter" Zeit zurückgestellt werden, während die größeren Teile in "absoluter" Zeit verzögert werden müssen.
Das Endzahl-Ausgangssignal 141a steuert den Sägezahngenerator 150 so an, daß die Spannung des Ausgangssignals 151 während des Aktivierungszeitraums des Signals 141a konstant von einem Minimum (z. B. der Betriebsmasse VSS) zu einem Maximum (z. B. der Betriebsspannung VDD) ansteigt. Der Intervalljustierungsschaltkreis 160, nachstehend näher beschrieben, stellt die Schwellenspannung 161, mit welcher die Sägezahnspannung 151 durch den Komparator 152 verglichen wird, gemäß dem Summationsausgangssignal 127a des Akkumulators 126 und dem DLL Phasendetektor-Ausgangssignal 145 justiert bereit. Demzufolge wird ein moduliertes Signal 123 mit durch die DLL einstellbarer Phase bereitgestellt. Der Zustand des Summationsausgangssignals 127a legt die relative Polaritätsreferenz für das Referenz- (115) und das Rückkopplungssignal 123 während des Vergleichs im DLL-Phasendetektor 144 fest. Dies wiederum legt die Polarität jeder Änderung des zur Steuerung des Intervalleinstellungs-Schaltkreises 160 benutzten Phasendetektor-Ausgangssig­ nals 145 fest.
Die in Fig. 3 gezeigte Ausführungsform des Intervalleinstellungs- Schaltkreises 160 umfaßt einen PMOS Transistor P1, der, vom DLL Phasendetektor-Ausgangssignal 145 angesteuert, einen Strom I1 erzeugt, wobei dieser Strom mittels eines einfachen, aus zwei NMOS Transistoren N1 und N2 bestehenden Stromspiegelschaltkreises als ein Strom I2 gespiegelt wird. Dieser gespiegelte Strom I2 erzeugt eine Spannung über den Widerständen R1, R2 und R3 in einem zwischen einem hohen Spannungspotential VH und einem niedrigen Spannungspotential VL vorgespannten Spannungsteiler. Das hohe Spannungs­ potential VH wird durch das Ausgangssignal eines Operationsverstärkers 164, welcher die Spannung V- in der Mitte des Spannungsteilers mit einer die Hälfte der Versorgungsspannung VDD betragenden Spannung V+ vergleicht, festgesetzt. Somit fallen bzw. steigen die Ströme I1 und I2 mit steigender bzw. fallender Kontrollspannung 145, wodurch das Vorspannungspotential VL des Spannungsteilers steigt bzw. sinkt, und wodurch das Vorspannungspotential VH steigt bzw. sinkt.
Das Summationsausgangssignal 127a vom Akkumulator 126 treibt einen Schaltkreis 162 mit Dekodierlogik, der eine Reihe von Schaltkontrollsignalen 163 erzeugt, mittels welcher festgestellt werden kann, welcher der Schalter 50, S1, S2 und S3 geschlossen ist; dadurch erscheint die entsprechende Spannung (VL, V1, V2 oder VH) als Schwellenspannung 161 für den Komparator 152. Die Erhöhung bzw. Absenkung des den Spannungsteiler treibenden Stroms I2 bewirkt Spannungsschwankungen der Spannungen VL, V1, V2 und VH um die Mittelpunktspannung V-. Diese Spannungsvariationen oder Spannungsab­ weichungen werden durch die Wirkung des Komparatorschaltkreises 152 als Zeitverzögerungsabweichungen übertragen.

Claims (23)

1. Fraktionaler Phasenregelkreis (PLL) mit Verzögerungsschleife (DLL), mit
einem PLL Phasenvergleichsschaltkreis (116), der ein PLL Rückkopplungssignal (123) mit der Phase des PLL Rückkopplungssignals (123) empfängt, mit einem PLL Referenzsignal (115) mit der Phase und Frequenz des PLL Referenzsignals (115) vergleicht und ein die Differenz zwischen der PLL Rückkopplungsphase und der Referenzsignalphase darstellendes PLL Kontrollsignal (117) bereitstellt;
einem dem PLL Phasenvergleichsschaltkreis (116) nachgeschalteten Oszillatorschaltkreis (120), der das PLL Kontrollsignal (117) empfängt und ein entsprechendes PLL Ausgabesignal (121) mit PLL Ausgabesignalfrequenz, die das M-fache der PLL Referenzsignalfrequenz beträgt, bereitstellt; und
einem zwischen dem Oszillatorschaltkreis (120) und dem PLL Phasenvergleichsschaltkreis (116) gekoppelten DLL Rückkopplungsschaltkreis (122, 126, 150, 152, 160), der das PLL Ausgabesignal (121) empfängt, dessen Frequenz durch einen Divisor N + F teilt und dementsprechend das PLL Rückkopplungssignal (123) bereitstellt, wobei N eine ganze Zahl und F ein Bruch zwischen 0 und 1 ist,
wobei der DLL Rückkopplungsschaltkreis (122, 126, 150, 152, 160) einen an den Oszillatorschaltkreis (120) gekoppelten DLL Frequenzteilungsschaltkreis (122) umfaßt, der ein Frequenzdivisions-Kontrollsignal (127b) und dementsprechend das PLL Ausgabesignal (121) empfängt und dessen Frequenz durch den Divisor N + F teilt, so daß ein dementsprechendes frequenzgeteiltes Signal (141a) bereitgestellt wird;
dadurch gekennzeichnet,
daß der DLL Rückkopplungsschaltkreis (122, 126, 150, 152, 160) einen an den DLL Frequenzteilungsschaltkreis (122) gekoppelten, selbstkalibrierenden DLL Verzögerungsschaltkreis (126, 150, 152, 160) umfaßt,
und entweder
der DLL Verzögerungsschaltkreis (126, 150, 152, 160) ein Verzögerungs- Kontrollsignal (145) und das frequenzgeteilte Signal (141a) empfängt und dementsprechend das Frequenzdivisions-Kontrollsignal (127b), das PLL Rückkopplungssignal (123) und ein DLL Kontrollsignal (127a) liefert, wobei das PLL Rückkopplungssignal (123) dem frequenzgeteilten Signal (141a) mit einer Zeitverzögerung gemäß dem Verzögerungs-Kontrollsignal (145) entspricht;
wobei ein an den Verzögerungsschaltkreis (122, 126, 150, 152, 160) gekoppelter DLL Phasenvergleichsschaltkreis (144) das DLL Kontrollsignal (127a) und dementsprechend das PLL Referenzsignal (115) und das PLL Rückkopplungssignal (123) empfängt, miteinander vergleicht und dementsprechend das Verzögerungs-Kontrollsignal (145) bereitstellt;
oder der DLL Verzögerungsschaltkreis (126, 150, 152, 160) ein Verzögerungs-Kontrollsignal (145) und das frequenzgeteilte Signal (141a) empfängt und dementsprechend das PLL Rückkopplungssignal (123) liefert, wobei das PLL Rückkopplungssignal (123) dem frequenzgeteilten Signal (141a) mit einer Zeitverzögerung gemäß dem Verzögerungs-Kontrollsignal (145) entspricht;
wobei ein an den DLL Frequenzteilungsschaltkreis (122) und an den DLL Verzögerungsschaltkreis gekoppelter DLL Kontrollschaltkreis das frequenzgeteilte Signal (141a) empfängt, dementsprechend das PLL Referenzsignal (115) und das PLL Rückkopplungssignal (123) empfängt und vergleicht und dementsprechend das Frequenzdivisions-Kontrollsignal (127b) und das Verzögerungs-Kontrollsignal (145) bereitstellt.
2. Phasenregelkreis nach Anspruch 1, dadurch gekennzeichnet, daß der PLL und/oder DLL Phasenvergleichsschaltkreis (116, 144) einen Phasendetektor umfaßt.
3. Phasenregelkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Oszillatorschaltkreis (120) einen spannungskontrollierten Oszillator umfaßt.
4. Phasenregelkreis nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der DLL Frequenzteilungsschaltkreis (122) einen Zweifachmodulus-Vorteilerschaltkreis umfaßt.
5. Phasenregelkreis nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die DLL Verzögerungsschleife
einen Signalverzögerungsschaltkreis, der ein DLL Referenzsignal (161) und das frequenzgeteilte Signal (141a) empfängt und dementsprechend das PLL Rückkopplungssignal (123) bereitstellt; und
einen an den Signalverzögerungsschaltkreis gekoppelten Verzöge­ rungs-Kontrollschaltkreis umfaßt, der das Verzögerungs-Kontrollsignal (145) und das frequenzgeteilte Signal (141a) empfängt und dementsprechend das Frequenzdivisions-Kontrollsignal (127b), das DLL Referenzsignal (161) und das DLL Kontrollsignal (127a) bereitstellt.
6. Phasenregelkreis nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Verzögerungsschleife
einen Sägezahngenerator (150), der das frequenzgeteilte Signal (141a) empfängt und dementsprechend ein Sägezahnsignal (151) bereitstellt, und
einen an den Sägezahngenerator (150) gekoppelten Signalvergleichs­ schaltkreis (152) umfaßt, der das Sägezahnsignal (151) und das DLL Referenz­ signal (161) vergleicht und dementsprechend das PLL Rückkopplungssignal (123) bereitstellt.
7. Phasenregelkreis nach Anspruch 6, dadurch gekennzeichnet, daß der Signalvergleichsschaltkreis (152) einen Spannungskomparator umfaßt.
8. Phasenregelkreis nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß der Verzögerungs-Kontrollschaltkreis
einen Akkumulatorschaltkreis (126), der das frequenzgeteilte Signal (141a) empfängt, dementsprechend ein Akkumulationszähler erzeugt und dementsprechend das Frequenzdivisions-Kontrollsignal (127b) und das DLL Kontrollsignal (127a) bereitstellt, und
entweder einen an den Akkumulatorschaltkreis (126) gekoppelten Referenzsignal-Erzeugungsschaltkreis umfaßt, der das Verzögerungs- Kontrollsignal und das DLL Kontrollsignal (127a) empfängt und dementsprechend das DLL Referenzsignal (161) bereitstellt
oder einen an den Akkumulatorkreis (126) gekoppelten Verzögerungs- Kontrollschaltkreis umfaßt, der das DLL Kontrollsignal und dementsprechend das PLL Referenzsignal (115) empfängt und das PLL Referenzsignal und das PLL Rückkopplungssignal (123) miteinander vergleicht und das Verzögerungs- Kontrollsignal (145) bereitstellt.
9. Phasenregelkreis nach Anspruch 8, dadurch gekennzeichnet, daß der Akkumulatorschaltkreis (126) einen Zähler umfaßt.
10. Phasenregelkreis nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß der Referenzsignal-Erzeugungsschaltkreis einen programmierbaren Spannungsgenerator umfaßt, der das Verzögerungs-Kontrollsignal und das DLL Kontrollsignal (127a) empfängt und dementsprechend eine programmierbare Spannung als DLL Referenzsignal (161) bereitstellt.
11. Phasenregelkreis nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß der DLL Kontrollschaltkreis
einen DLL Phasenvergleichsschaltkreis (144), der das DLL Kontrollsignal (127a) und dementsprechend das PLL Referenzsignal (115) und das PLL Rückkopplungssignal (123) empfängt und vergleicht und dementsprechend ein weiteres DLL Kontrollsignal bereitstellt, und
einen an den DLL Phasenvergleichsschaltkreis (144) gekoppelten Referenzsignal-Erzeugungsschaltkreis umfaßt, der die DLL Kontrollsignale empfängt und dementsprechend das Verzögerungs-Kontrollsignal bereitstellt.
12. Phasenregelkreis nach Anspruch 11, dadurch gekennzeichnet, daß der Phasenvergleichsschaltkreis (144) einen Phasendetektor umfaßt.
13. Phasenregelkreis nach Anspruch 11 oder 12, dadurch gekenn­ zeichnet, daß der Referenzsignal-Erzeugungsschaltkreis einen programmierbaren Spannungsgenerator umfaßt, der beide DLL Kontrollsignale empfängt und dementsprechend eine programmierbare Spannung als Verzögerungs- Kontrollsignal bereitstellt.
14. Verfahren zum Erzeugen einer fraktionalen Phasenverriegelung unter Benutzung eines verzögerten Rückkopplungssignals mit einer fraktionalen Verzögerung durch
Empfangen und Vergleichen eines PLL Rückkopplungssignals, das die Phase des PLL Rückkopplungssignals enthält, und eines PLL Referenzsignals, das die Phase und Frequenz des PLL Referenzsignals enthält, und dementsprechendes Bereitstellen eines die Differenz zwischen der PLL Rückkopplungsphase und der DLL Rückkopplungsphase darstellenden PLL Kontrollsignals;
Empfangen des PLL Kontrollsignals und entsprechendes Erzeugen eines PLL Ausgabesignals, das eine PLL Ausgabesignalfrequenz hat, die das M- fache der PLL Referenzsignalfrequenz beträgt; und
Teilen der Frequenz des PLL Ausgabesignals durch einen Divisor N + F und dementsprechendes Erzeugen des PLL Rückkopplungssignals, wobei N eine ganze Zahl und F ein Bruch zwischen 0 und 1 ist, umfassend ein Empfangen eines Frequenzdivisions-Kontrollsignal und dementsprechendes Empfangen und Frequenzdividieren des PLL Ausgangssignals durch den Divisor N + F und dementsprechendes Erzeugen eines frequenzgeteilten Signals;
dadurch gekennzeichnet, daß
unter Verwendung einer selbstkalibrierenden fraktionalen Verzögerung die Frequenz des PLL Ausgabesignals durch einen Divisor N + F geteilt und dementsprechend das PLL Rückkopplungssignal erzeugt wird, und zwar umfassend das Empfangen eines Frequenzdivisions-Kontrollsignals und dement­ sprechendes Empfangen und Frequenzdividieren des PLL Ausgangssignals durch den Divisor N + F und dementsprechendes Erzeugen eines frequenzgeteilten Signals, entweder unter
sowohl Empfangen eines Verzögerungs-Kontrollsignals und des frequenzgeteilten Signals und dementsprechendes Erzeugen des Frequenzdivisions-Kontrollsignals, des PLL Rückkopplungssignals und eines DLL Kontrollsignals, wobei das PLL Rückkopplungssignal dem frequenzgeteilten Signal mit einer Zeitverzögerung gemäß dem Verzögerungs-Kontrollsignal entspricht;
als auch Empfangen des DLL Kontrollsignals und dementsprechendes Empfangen und Vergleichen des PLL Referenzsignals und des PLL Rückkopplungssignals und dementsprechendes Erzeugen des Verzögerungs- Kontrollsignals;
oder unter sowohl Empfangen eines Verzögerungs-Kontrollsignals und des frequenzgeteilten Signals und dementsprechendes Erzeugen des PLL Rückkopplungssignals, wobei das PLL Rückkopplungssignal dem frequenzgeteilten Signal mit einer Zeitverzögerung gemäß dem Verzögerungs- Kontrollsignal entspricht;
als auch Empfangen des frequenzgeteilten Signals und dementsprechendes Empfangen und Vergleichen des PLL Referenzsignals und des PLL Rückkopplungssignals und dementsprechendes Erzeugen des Frequenzdivisions-Kontrollsignals und des Verzögerungs-Kontrollsignals.
15. Verfahren nach Anspruch 14, gekennzeichnet dadurch, daß das Empfangen eines Frequenzdivisions-Kontrollsignals und das dementsprechende Empfangen und Frequenzdividieren des PLL Ausgabesignals durch den Divisor N + F und das dementsprechende Erzeugen eines frequenzgeteilten Signals das Vorteilen des PLL Ausgabesignals mittels eines Doppel-Moduls umfaßt.
16. Verfahren nach Anspruch 14 oder 15, gekennzeichnet dadurch, daß das Empfangen eines Verzögerungs-Kontrollsignals und des frequenzgeteilten Signals und das dementsprechende Erzeugen des Frequenzdivisions- Kontrollsignals, des PLL Rückkopplungssignals und des DLL Kontrollsignals
Empfangen eines DLL Referenzsignals und des frequenzgeteilten Signals und dementsprechendes Erzeugen des PLL Rückkopplungssignals; und
Empfangen des Verzögerungs-Kontrollsignals und des frequenzgeteil­ ten Signals und dementsprechendes Erzeugen des Frequenzdivisions- Kontrollsignals, des DLL Referenzsignals und des DLL Kontrollsignals umfaßt.
17. Verfahren nach Anspruch 16, gekennzeichnet dadurch, daß das Empfangen eines DLL Referenzsignals und des frequenzgeteilten Signals und entsprechendes Erzeugen des PLL Rückkopplungssignals
Empfangen des frequenzgeteilten Signals und dementsprechendes Erzeugen eines Sägezahnsignals; und
Vergleichen des Sägezahnsignals und des DLL Referenzsignals und dementsprechendes Erzeugen des PLL Rückkopplungssignals umfaßt.
18. Verfahren nach Anspruch 16 oder 17, gekennzeichnet dadurch, daß das Empfangen des Verzögerungs-Kontrollsignals und des frequenzgeteilten Signals und dementsprechendes Erzeugen des Frequenzdivisions-Kontrollsignals, des DLL Referenzsignals und des DLL Kontrollsignals
Empfangen des frequenzgeteilten Signals und dementsprechendes Erzeugen einer akkumulierden Zählung und dementsprechendes Erzeugen des Frequenzdivisions-Kontrollsignals und des DLL Kontrollsignals; und
Empfangen des Verzögerungs-Kontrollsignals und des DLL Kontrollsig­ nals und dementsprechendes Erzeugen des DLL Referenzsignals umfaßt.
19. Verfahren nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet, daß das Empfangen des Verzögerungs-Kontrollsignals und des DLL Kontrollsignals und dementsprechendes Erzeugen des DLL Referenzsignals Erzeugen einer programmierbaren Spannung als DLL Referenzsignal entsprechend des Verzögerungs-Kontrollsignals und des DLL Kontrollsignals umfaßt.
20. Verfahren nach einem der Ansprüche 14 bis 19, dadurch gekennzeichnet, daß das Empfangen eines Verzögerungs-Kontrollsignals und des frequenzgeteilten Signals und das dementsprechende Erzeugen des PLL Rückkopplungssignals
Empfangen des frequenzgeteilten Signals und dementsprechendes Erzeugen eines Sägezahnsignals; und
Vergleichen des Sägezahnsignals und des Verzögerungs-Kontrollsig­ nals und dementsprechendes Erzeugen des PLL Rückkopplungssignals umfaßt.
21. Verfahren nach einem der Ansprüche 14 bis 20, dadurch gekennzeichnet, daß das Empfangen des frequenzgeteilten Signals und das dementsprechende Empfangen und Vergleichen des PLL Referenzsignals und des PLL Rückkopplungssignals und das dementsprechende Erzeugen des Frequenzdivisions-Kontrollsignals und des Verzögerungs-Kontrollsignals
Empfangen des frequenzgeteilten Signals und dementsprechendes Erzeugen einer akkumulierenden Zählung und dementsprechendes Erzeugen des Frequenzdivisions-Kontrollsignals und eines ersten DLL Kontrollsignals; und
Empfangen des ersten DLL Kontrollsignals und dementsprechendes Empfangen und Vergleichen des PLL Referenzsignals und des PLL Rückkopplungssignals und dementsprechendes Erzeugen des Verzögerungs- Kontrollsignals umfaßt.
22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß das Empfangen des ersten DLL Kontrollsignals und dementsprechendes Empfangen und Vergleichen des PLL Referenzsignals und des PLL Rückkopplungssignals und dementsprechendes Erzeugen des Verzögerungs-Kontrollsignals
Empfangen des ersten DLL Kontrollsignals und dementsprechendes Empfangen und Vergleichen des PLL Referenzsignals und des PLL Rückkopplungssignals und Erzeugen eines zweiten DLL Kontrollsignals; und
Empfangen des ersten und des zweiten DLL Kontrollsignals und dementsprechendes Erzeugen des Verzögerungs-Kontrollsignals umfaßt.
23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, daß das Empfangen des ersten und des zweiten DLL Kontrollsignals und dementsprechendes Erzeugen des Verzögerungs-Kontrollsignals das Erzeugen einer programmierbaren Spannung als Verzögerungs-Kontrollsignal entsprechend dem ersten und dem zweiten DLL Kontrollsignal umfaßt.
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