DE10147318A1 - PLL-Frequenzsynthesizer, der einen Teilwert hinter dem Dezimalkomma verwendet - Google Patents

Abstract

Der PLL-Frequenzsynthesizer hat einen Phasenkomparator (3), einen spannungsgesteuerten Oszillator (6), eine Ladepumpenschaltung (4a), ein Schleifenfilter (5), einen durchstimmbaren Frequenzteiler (7), der imstande ist, über eine Frequenzteilwert-Änderungsschaltung (8) einen Teilwert periodisch zu ändern, und eine Ladepumpen-Vormagnetisierungsschaltung (13a), die der Ladepumpenschaltung (4a, 4b) einen Modulations-Referenzvormagnetisierungsstrom zur Aufhebung des Betrags eines Phasenfehlers zuführt. Infolgedessen können herkömmlich erzeugte Störkomponenten unterdrückt werden, ohne daß durch diese Konfiguration andere Störkomponenten erzeugt werden.

Description

Die Erfindung betrifft einen PLL-Frequenzsynthesizer, der einen Teilwert hinter dem Dezimalkomma verwendet, wodurch eine Verminderung von Störkomponenten realisiert wird.

Ein PLL-Frequenzsynthesizer, der einen Teilwert hinter dem Dezimalkomma verwendet ("PLL-Frequenzsynthesizer"), ist ein Frequenzsynthesizer, bei dem ein Teilwert hinter dem Dezi­ malkomma als mittlerer Teilwert vorgegeben werden kann, in­ dem der Teilwert eines durchstimmbaren Frequenzteilers peri­ odisch geändert wird. Ein solcher PLL-Frequenzsynthesizer bietet zwei Vorteile. (1) Die Referenzfrequenz (Phasenver­ gleichsfrequenz), die höher als der Kanalabstand ist, kann vorgegeben werden, und ein kleiner Teilwert eines durch­ stimmbaren Frequenzteilers kann vorgegeben werden. Infolge­ dessen ist die Schleifenverstärkung eines PLL-Frequenzsyn­ thesizers hoch, und eine Frequenz kann mit hoher Geschwin­ digkeit geändert werden. (2) Da ein kleiner Teilwert für einen durchstimmbaren Frequenzteiler vorgegeben werden kann, wird Phasenrauschen vermindert.

Fig. 13 zeigt die Grundkonfiguration eines herkömmlichen PLL-Frequenzsynthesizers. Dieser PLL-Frequenzsynthesizer weist folgendes auf: einen Vergleichsgenerator 1, einen Fre­ quenzteiler 2 für die Vergleichsfrequenz, einen Phasenkompa­ rator 3, eine Ladepumpenschaltung 4, ein Schleifenfilter 5, einen spannungsgesteuerten Oszillator 6, einen durchstimmba­ ren Frequenzteiler 7, eine Teilwert-Änderungsschaltung 8, ein Verschieberegister 9, einen Addierer 10, einen Zwischen­ speicher 11 und eine Phasenfehler-Kompensationsschaltung 12.

Der Betrieb des herkömmlichen PLL-Frequenzsynthesizers wird unter Bezugnahme auf die Fig. 13 und 14 beschrieben. Der Vergleichsgenerator 1 gibt ein Signal Fosc an den Frequenz­ teiler 2 ab, und der Frequenzteiler 2 gibt ein Vergleichs­ frequenzsignal Fref, das durch Frequenzteilung des Signals Fosc erhalten wird, an den Phasenkomparator 3 ab. Der Pha­ senkomparator 3 vergleicht ein Ausgangssignal des durch­ stimmbaren Frequenzteilers 7 mit dem Vergleichsfrequenz­ signal Fref und gibt an die Ladepumpenschaltung 4 ein UP- Signal (Aufwärts-Signal) oder ein DOWN-Signal (Abwärts- Signal) ab. Das Schleifenfilter 5 empfängt einen Ausgangs­ strom der Ladepumpenschaltung 4, wandelt ihn in Spannung um und gibt die Spannung an den spannungsgesteuerten Oszillator 6 ab. Das Signal Fvco wird von dem spannungsgesteuerten Os­ zillator 6 an den durchstimmbaren Frequenzteiler 7 abgege­ ben. Auf diese Weise wird eine PLL-Schleife konfiguriert.

Wenn der PLL-Frequenzsynthesizer einen ganzzahligen Teilwert verwendet, wird dem durchstimmbaren Frequenzteiler 7 ein ganzzahliger Teilwert direkt zugeführt. Wenn der PLL-Fre­ quenzsynthesizer einen Teilwert hinter dem Dezimalkomma ver­ wendet, wird die Teilwert-Änderungsschaltung 8, die mit dem Schieberegister 9 verbunden ist, verwendet. Durch periodi­ sche Abgabe des Teilwerts N oder N+1 an den durchstimmbaren Frequenzteiler 7 kann ein äquivalenter Teilwert hinter dem Dezimalkomma realisiert werden. Der Teilwert des durchstimm­ baren Frequenzteilers 7 wird in dem Schieberegister 9 vor­ eingestellt. Der ganzzahlige Teilwert wird dem Addierer 10 in der Teilwert-Änderungsschaltung 8 zugeführt, und der Teilwert hinter dem Dezimalkomma wird dem Zwischenspeicher 11 zugeführt. Dabei führt die Teilwert-Änderungsschaltung 8 eine Teilwert-Änderungsoperation durch, so daß N+1 nur m-mal in den 2^k Impulsen des Vergleichsfrequenzsignals Fref ver­ wendet wird und N (2 ^k-m)mal verwendet wird, wodurch der Teilwert (N+m)/2^k äquivalent als ein mittlerer Teilwert vor­ gegeben werden kann.

Fig. 14 zeigt ein Beispiel der Beziehungen zwischen der Ver­ gleichsfrequenz Fref, dem Ausgangssignal des durchstimmbaren Frequenzteilers 7 und dem Phasenfehlerausgangssignal bei m = 1 und k = 2, d. h. wenn der Teilwert (N+1)/4 ist. Bei diesem Beispiel wird durch Anwendung des Teilwerts N für drei von vier Ausgangssignalen des durchstimmbaren Frequenz­ teilers 7 und Anwendung des Teilwerts N+1 für den Rest, d. h. für ein Ausgangssignal, ein mittlerer Teilwert der vier Teilwerte mit (N+1)/4 vorgegeben. Zwischen der Ver­ gleichsfrequenz Fref und dem Ausgangssignal des durchstimm­ baren Frequenzteilers 7 tritt jedoch ein Phasenfehler auf, und der Betrag des Phasenfehlers (Phasenvoreilung in diesem Fall) wird vom Phasenkomparator 3 als ein Signal abgegeben. Da der Zyklus der Signale das Vierfache desjenigen der Ver­ gleichsfrequenzsignale Fref ist, tritt eine Störfrequenzkom­ ponente von 1/4 des Vergleichssignals auf.

Bei der in den Fig. 13 und 14 gezeigten herkömmlichen Tech­ nik wird also ein zu dem Ausgangssignal des Zwischenspei­ chers 11 proportionales Ausgangssignal von der Phasenfehler- Kompensationsschaltung 12 zu dem Schleifenfilter 5 hinzu­ addiert, wodurch ein Phasenfehler, der durch die Frequenz­ teilungsoperation unter Anwendung des Teilwerts hinter dem Dezimalpunkt verursacht ist, aufgehoben wird.

In einem Phasenfehler-Kompensationsausgangssignal der her­ kömmlichen Konfiguration hat jedoch ein Ausgangsimpuls einen Zyklus, der gleich wie oder höher als ganzzahlige Male des Ausgangssignals Fosc des Vergleichsgenerators 1 ist. Selbst wenn das halbe Ausgangssignal Fosc an die Phasenfehler-Kom­ pensationsschaltung 12 abgegeben wird, wird eine Periode des Phasenfehler-Kompensationsausgangssignals der Phasenfehler- Kompensationsschaltung 12 zu der Periode (2/Fosc), wie die Pfeile in Fig. 14 andeuten, so daß eine weitere Störkompo­ nente erzeugt wird. Die diesmal erzeugte Störkomponente hat eine Wellenform, wie sie in Fig. 15 gezeigt ist. Fig. 15 zeigt die Impulswellenform e(x), die aus der Entwicklung einer Fourier-Reihe auf der Basis von Gleichung (1) von Fig. 16 erhalten wird.

Wenn die Vergleichsfrequenz Fref hoch und der Teilwert für die Vergleichsfrequenz klein ist, ist der Wert von Fref/Fosc groß, und die Impulsdauer eines Phasenfehler-Kompensations­ ausgangssignals ist dementsprechend groß. Wenn der Wert als eine Steuerspannung für den spannungsgesteuerten Oszillator 6 genutzt wird, wird aufgrund der Impulswellenform eine Störfrequenzkomponente erzeugt.

Insbesondere ist beispielsweise in einem tragbaren Mobil­ telefonsystem Fvco gleich 1,7 GHz, und Fref ist gleich 300 kHz. Somit sind die Frequenzen relativ hoch. Die her­ kömmliche Konfiguration versucht zwar, die aufgrund eines Phasenfehlers erzeugte Störkomponente aufzuheben, aber die Dauer des Phasenfehler-Kompensationsimpulses kann relativ zu dem Phasenfehlerimpuls nicht verringert werden. Statt dessen wird eine Störkomponente infolge eines Phasenfehler-Kompen­ sationsimpulses erzeugt.

Aufgabe der Erfindung ist die Bereitstellung eines PLL-Fre­ quenzsynthesizers, der einen Teilwert hinter dem Dezimal­ komma verwendet, wodurch keine Störkomponente, wie sie oben beschrieben wurde, erzeugt wird.

Gemäß der Erfindung wird ein PLL-Frequenzsynthesizer angege­ ben, der einen Teilwert hinter dem Dezimalkomma verwendet und folgendes aufweist: einen Phasenkomparator; einen span­ nungsgesteuerten Oszillator; eine Ladepumpenschaltung; ein Schleifenfilter; einen durchstimmbaren Frequenzteiler, der imstande ist, einen Teilwert periodisch mittels einer Teil­ wert-Änderungsschaltung zu ändern; und eine Ladepumpen-Vor­ magnetisierungsschaltung, die einen Modulations-Referenzvor­ magnetisierungsstrom an die Ladepumpenschaltung liefert, um den Betrag eines Phasenfehlers aufzuheben.

Die Erfindung wird nachstehend auch hinsichtlich weiterer Merkmale und Vorteile anhand der Beschreibung von Ausfüh­ rungsbeispielen unter Bezugnahme auf die beiliegenden Zeich­ nungen näher erläutert. Die Zeichnungen zeigen in:

Fig. 1 ein Schaltbild, das die Konfiguration eines PLL- Frequenzsynthesizers, der einen Teilwert hinter dem Dezimalkomma verwendet, gemäß einer ersten Ausfüh­ rungsform der Erfindung zeigt;

Fig. 2 ein Schaltbild einer Ladepumpenschaltung und einer Ladepumpen-Vormagnetisierungsschaltung in der er­ sten Ausführungsform;

Fig. 3 ein Schema der inneren Konfiguration eines Phasen­ komparators in der ersten Ausführungsform;

Fig. 4 ein Diagramm, das Ausgangssignale des Phasenkompa­ rators der ersten Ausführungsform zeigt;

Fig. 5 ein Diagramm, das die Beziehungen zwischen einem Vergleichsfrequenzsignal, einem Ausgangssignal eines durchstimmbaren Frequenzteilers und einem Phasenfehlerausgangssignal bei der ersten Ausfüh­ rungsform zeigt;

Fig. 6 ein Schaltbild, das die Konfiguration eines PLL- Frequenzsynthesizers, der einen Teilwert hinter dem Dezimalkomma verwendet, gemäß einer zweiten Ausfüh­ rungsform der Erfindung zeigt;

Fig. 7A bis 7C Diagramme, die die innere Konfiguration eines bei der zweiten Ausführungsform verwendeten Ringoszil­ lators zeigen;

Fig. 8 ein Schaltbild, das die innere Konfiguration eines Zählers bei der zweiten Ausführungsform zeigt;

Fig. 9 ein Diagramm, das Ausgangssignale des Zählers bei der zweiten Ausführungsform zeigt;

Fig. 10 ein Schaltbild einer Ladepumpenschaltung und einer Ladepumpen-Vormagnetisierungsschaltung bei der zweiten Ausführungsform;

Fig. 11 ein Schaltbild einer Ladepumpenschaltung und einer Ladepumpen-Vormagnetisierungsschaltung bei einer dritten Ausführungsform der Erfindung;

Fig. 12 ein Diagramm, das die Beziehungen zwischen einem Vergleichsfrequenzsignal, einem Ausgangssignal eines durchstimmbaren Frequenzteilers und einem Phasenfehlerausgangssignal bei der dritten Ausfüh­ rungsform zeigt;

Fig. 13 ein Schaltbild, das die Konfiguration eines her­ kömmlichen PLL-Frequenzsynthesizers zeigt, der einen Teilwert hinter dem Dezimalkomma verwendet;

Fig. 14 ein Diagramm, das die Beziehungen zwischen einem herkömmlichen Vergleichsfrequenzsignal, einem Aus­ gangssignal eines durchstimmbaren Frequenzteilers und einem Phasenfehlerausgangssignal zeigt;

Fig. 15 ein Diagramm, das eine herkömmlich erzeugte Stör­ komponente zeigt; und

Fig. 16 numerische Gleichungen, die bei der Beschreibung der ersten Ausführungsform verwendet werden.

Fig. 1 zeigt einen PLL-Frequenzsynthesizer, der einen Teil­ wert hinter dem Dezimalkomma verwendet ("PLL-Frequenzsynthe­ sizer") gemäß der ersten Ausführungsform. Die mit den Be­ zugszeichen 1 bis 3 und 5 bis 11 versehenen Komponenten sind die gleichen wie bei der herkömmlichen Konfiguration von Fig. 13 eine Ladepumpenschaltung 4a ist anstelle der Lade­ pumpenschaltung 4 von Fig. 13 vorgesehen. Die Ladepumpen­ schaltung 4a unterscheidet sich von der herkömmlichen Lade­ pumpenschaltung 4 dadurch, daß sie ein Signal von einer neu vorgesehenen Ladepumpen-Vormagnetisierungsschaltung 13a emp­ fängt. Die Phasenfehler-Kompensationsschaltung 12 von Fig. 13 ist in dem PLL-Frequenzsynthesizer dieser Ausführungsform nicht enthalten. Die Ladepumpen-Vormagnetisierungsschaltung 13a empfängt einen Ausgangswert des Zwischenspeichers 11 und gibt an die Ladepumpenschaltung 4a ein Signal ab, wie Fig. 2 zeigt.

Bei der Konfiguration einer gewöhnlichen PLL-Schleife ist zwischen dem durchstimmbaren Frequenzteiler 7 und dem span­ nungsgesteuerten Oszillator 6 ein Vorteiler vorgesehen. Da der Vorteiler mit der Funktionsweise der Erfindung nicht in direkter Beziehung steht, ist er der Einfachheit halber nicht gezeigt.

Wie Fig. 2 zeigt, hat die Ladepumpen-Vormagnetisierungs­ schaltung 13a eine Stromspiegelschaltung mit K Stufen, wobei ICPMBIAS als ein Referenz-Vormagnetisierungsstrom dient, und die Transistorgröße ist so geändert, daß der Spiegelstrom 1 : 2¹ : 2²: . . . : 2^k-1 wird. Die Drainanschlüsse von N-Kanal-MOS- Transistoren sind als gemeinsamer Ausgang geschaltet, der mit dem Drain eines P-Kanal-MOS-Transistors als Source-Refe­ renzvormagnetisierungsstromquelle der Ladepumpenschaltung 4a verbunden ist. Der Ausgang des Zwischenspeichers 11 (K Bits im Fall von Fig. 2) ist mit den Steuerelektroden der N-Ka­ nal-MOS-Transistoren verbunden. Ein Ausgang der kleinen Bit­ anzahl ist mit einer Schaltung mit einem kleinen Spiegelver­ hältnis verbunden. Ein Ausgang der großen Bitanzahl ist mit einer Schaltung mit einem großen Spiegelverhältnis verbun­ den.

Die so aufgebaute Ladepumpen-Vormagnetisierungsschaltung 13a erzeugt einen Vormagnetisierungsstrom, der zu einem Ein­ gangswert vom Zwischenspeicher 11 proportional ist und der nur dem Sourcestrom der Ladepumpenschaltung 4a hinzuaddiert wird. Die Ladepumpenschaltung 4a nutzt ICPBIAS als einen Re­ ferenz-Vormagnetisierungsstrom und erhöht den Stromwert N- mal entsprechend dem Spiegelverhältnis der Stromspiegel­ schaltung. Sourcestrom wird von einem PMOS-Transistor als Reaktion auf das UP-Signal vom Phasenkomparator 3 abgegeben. Synchronisierstrom wird von dem NMOS-Transistor als Reaktion auf das DOWN-Signal vom Phasenkomparator 3 abgegeben.

Fig. 3 zeigt die innere Ausbildung des Phasenkomparators 3. Dieser Phasenkomparator 3 ist ein digitaler Phasenkompara­ tor, in dem ein Flipflop aus NAND-Toren bzw. -Gliedern vor­ gesehen ist. Der Phasenkomparator 3 gibt eine Impulswellen­ form entsprechend einer Phasendifferenz bei den Hinterflan­ ken des Vergleichsfrequenzsignals Fref und eines Ausgangs­ signals des durchstimmbaren Frequenzteilers 7 ab. Wenn bei­ spielsweise das Signal des durchstimmbaren Frequenzteilers 7 in bezug auf das Vergleichsfrequenzsignal Fref voreilt, wird ein DOWN-Signal entsprechend der Phasendifferenz erzeugt, wie Fig. 4 zeigt. In diesem Fall wird zwar ein L-Ausgang des UP-Signals erzeugt, er wird jedoch mit Absicht durch eine Signalverzögerung im Phasenkomparator 3 erzeugt, um die Bil­ dung einer Totzone im Phasenkomparator 3 und der Ladepumpen­ schaltung 4a zu verhindern. Die Dauer des L-Ausgangs des UP- Signals ist mit einigen hundert ps pro NAND-Glied vorgege­ ben. Da in der Konfiguration von Fig. 3 vier NAND-Glieder verbunden sind, ist sie mit ca. 1 ns vorgegeben.

Fig. 5 zeigt die Beziehungen zwischen dem Vergleichs-Fre­ quenzsignal Fref, dem Ausgangssignal des durchstimmbaren Frequenzteilers 7 und dem Phasenfehlerausgangssignal zum Zeitpunkt der Frequenzteilung durch N+4/16.

Da ein Frequenzteilungsvorgang unter Anwendung eines Tei­ lungswerts hinter dem Dezimalkomma bei dem Beispiel durchge­ führt wird, eilt die Hinterflanke eines Ausgangssignals des durchstimmbaren Frequenzteilers gegenüber der Hinterflanke des Vergleichs-Frequenzsignals Fref vor. Der Phasenkompara­ tor 3 gibt ein DOWN-Signal entsprechend dem Phasenfehler ab, das als Synchronisierstrom der Ladepumpenschaltung 4a zu dem Schleifenfilter 5 geleitet wird. Ein Überlaufsignal des Zwi­ schenspeichers 11 wird von sechzehn Malen viermal abgegeben. Infolgedessen wird eine Schwankung eines Phasenfehlers in dem Zyklus von vier Impulsen des Vergleichs-Frequenzsignals Fref wiederholt. Ein Zuwachsschritt der Phasenfehlerdauer kann durch die Gleichung (2) von Fig. 16 ausgedrückt werden. Der Phasenfehler wird jeweils nach vier Malen zu Null.

Nachstehend wird ein Beispiel unter Anwendung bestimmter Zahlenwerte beschrieben.

Wenn beispielsweise ein Ladepumpen-Ausgangsstromwert mit 0,2 mA vorgegeben ist, ist die Frequenz des Signals Fvco als Ausgangssignal des spannungsgesteuerten Oszillators 6 mit 1,6662 GHz vorgegeben, k = 4, und die Torverzögerung ist 3 ns auf der Basis der Gleichung (3) von Fig. 16, und ein Zuwachsschritt des Ladepumpenmodulationsstroms wird mit ca. 2,5 µA abgeleitet. In diesem Fall sind die Ausgangssignale des Zwischenspeichers 11 zyklisch mit 4, 8, 12, 0, 4, 8, 12, . . ., ein Strom von 4 × 2,5 µA wird für einen zweiten Phasen­ fehlerbetrag angelegt, und ein Strom von 12 × 2,5 µA wird für einen dritten Phasenfehlerbetrag angelegt. Durch Addi­ tion des Modulationsstroms des Betrags, der dem Phasenfeh­ lerbetrag entspricht (gleicher Bereich in Fig. 5), als Lade­ pumpensourcestrom wird ein Modulations-Referenzvormagneti­ sierungsstrom erhalten, und der Phasenfehlerbetrag wird auf­ gehoben. Auf diese Weise kann die Erzeugung einer Störkompo­ nente, die zum Zeitpunkt der Durchführung des Frequenztei­ lungsvorgangs bei Anwendung eines Teilwerts hinter dem Dezi­ malkomma herkömmlich erzeugt wird, verhindert werden.

Herkömmlich wird ein Phasenfehler-Kompensationsausgangs­ impuls erzeugt, der nur ganzzahlig-fach so hoch wie der Zyklus des Signals Fosc des Vergleichsgenerators 1 ist. Das Verfahren verursacht eine Frequenzstörkomponente. Bei der Konfiguration der ersten Ausführungsform wird die Torverzö­ gerungsdauer des Phasenkomparators 3 genutzt, und der Modu­ lationsstrom wird dem Ladepumpen-Sourcestrom hinzuaddiert, wodurch der Modulations-Referenzvormagnetierungsstrom erhal­ ten wird. Bei dieser Konfiguration kann der Phasenfehler mit einer kleinen Impulsdauer von einigen ns kompensiert werden. Dadurch kann die Gegenmaßnahme gegen die Störfrequenzkompo­ nente erheblich verbessert werden.

Wie Fig. 3 zeigt, ist der Phasenkomparator 7 aus einer Reihe von NAND-Gliedern aufgebaut. Der charakteristische Wert des NAND-Glieds wird durch Schwankungen beim Fertigungsvorgang, Schwankungen der Netzspannung und außerdem eine Änderung der Umgebungstemperatur beeinflußt. Dadurch schwankt auch die Verzögerungsdauer des Phasenkomparators 7 selber. In manchen Fällen weicht die Torverzögerungsdauer vom optimalen Punkt für die Unterdrückung der Störkomponenten ab.

Bei der zweiten Ausführungsform ist ein PLL-Frequenzsynthe­ sizer, der einen Teilwert hinter dem Dezimalkomma verwendet und eine automatische Einstellfunktion hat, die die Schwan­ kung der Verzögerungsdauer des Phasenkomparators 7 besei­ tigt, vorgesehen.

Fig. 6 zeigt einen PLL-Frequenzsynthesizer gemäß der zweiten Ausführungsform. Die Konfiguration von Fig. 6 gleicht derje­ nigen von Fig. 1. Die Unterschiede bestehen darin, daß die Ladepumpen-Vormagnetisierungsschaltung 13b anstelle der La­ depumpen-Vormagnetisierungsschaltung 13a vorgesehen ist und daß eine Torverzögerungs-Einstellschaltung 14 neu vorgesehen ist. Die Torverzögerungs-Einstellschaltung 14 weist einen Ringoszillator 15 und einen Zähler 16 auf.

Fig. 7A zeigt eine allgemeine Konfiguration des Ringoszilla­ tors ("OSC") 15. Wie Fig. 7A zeigt, ist der Oszillator 15 aus einer ungeraden Anzahl von NAND-Gliedern bzw. -Toren mit jeweils zwei Eingängen gebildet. Einer der Eingänge jedes NAND-Glieds ist auf dem H-Pegel festgelegt, und der andere Eingang und der Ausgang sind in Ringform verbunden. Es wird die gleiche NAND-Schaltung (gleiche Gestalt und gleiche Cha­ rakteristiken) wie in dem Phasenkomparator 7 verwendet. Be­ vorzugt ist der Oszillator 15 dem Phasenkomparator benach­ bart angeordnet, um Fertigungsschwankungen zu minimieren.

Fig. 7B zeigt ein spezielles Beispiel, bei dem der Ringos­ zillator 15 aus neun NAND-Gliedern mit jeweils zwei Eingän­ gen gebildet ist. Wie Fig. 7C zeigt, schwingt der Ringoszil­ lator 15 so, daß das Produkt aus Verzögerungsdauer je Tor und der Anzahl von verbundenen Toren gleich dem halben Takt der Schwingungszahl ("Frosc") des Ringoszillators ist. In­ folgedessen wird die Verzögerungsdauer pro neun Tore unter Anwendung der Gleichung (4) in Fig. 16 errechnet.

Der Zuwachsschritt des Werts des Modulations-Referenzvorma­ gnetisierungsstroms kann unter Anwendung der Gleichung (5) ausgedrückt werden, die durch Modifikation der Gleichung (3) von Fig. 16 erhalten wird.

Da die zwei Eingänge aufweisenden NAND-Glieder mit gleicher Gestalt und gleichen Charakteristiken sowohl für den Phasen­ komparator 7 als auch den Oszillator 15 verwendet werden, können in den Gleichungen (4) und (5) Schwankungen der Tor­ verzögerungsdauer des Phasenkomparators 7 und des Oszilla­ tors 15 aufgrund von Schwankungen der Netzspannung und von solchen aufgrund der Temperatur als gleich angesehen werden. Wenn daher die Torverzögerungsdauer im Phasenkomparator 7 einem Betrag von vier Toren entspricht und die Anzahl von Stufen in dem Oszillator 15 mit neun vorgegeben ist, kann der Zuwachsschritt als Gleichung (6) geschrieben werden, in der die Schwankungen der Torverzögerungsdauer aufgehoben sind.

Fig. 8 zeigt ein Beispiel der Konfiguration des Zählers 16, der eine Schaltung zur Abgabe eines digitalen Vormagnetisie­ rungswerts ist, der zu dem Signal Frosc proportional ist. Die Schaltung von Fig. 8 hat im Grund einen Freigabesignal­ generator ("ENA-Signal"-Generator) zum Erzeugen eines ENA- Signals, einen Zähler, einen Zwischenspeicher und eine Lade- und Rücksetzeinheit zur Abgabe eines Ladesignals und eines Rücksetzsignals.

Wenn die Frequenz einer PLL-Schaltung umgeschaltet wird, werden die Daten in einem Schieberegister aktualisiert. Zu diesem Zeitpunkt wird ein Fvco-Änderungssignal erzeugt. Durch das Fvco-Änderungssignal und ein Rücksetzsignal, das von der Lade- und Rücksetzeinheit als Reaktion auf das Fvco- Änderungssignal abgegeben wird, werden die Flipflops in dem ENA-Signalgenerator und dem Zähler rückgesetzt.

Der ENA-Signalgenerator hat eine Konfiguration, in der vier D-Flipflops in Reihe geschaltet sind. Ein QC-Ausgang jedes D-Flipflops wird an D rückgeführt, und ein Q-Ausgang ist mit einem Takteingang des nächsten D-Flipflops verbunden. Da das abgegebene ENA-Signal ein Q-Ausgangssignal des zweiten D- Flipflops ist, wird eine Wellenform des Ausgangssignals er­ halten, die 1/4 des Fref-Signals ist. Da ein Signal, das durch Errechnen des NAND des Signals Fref abgeleitet ist, und ein Signal, das durch Errechnen des NAND von Q-Ausgängen des ersten und vierten D-Flipflops erhalten ist, rückgeführt wird, nachdem das Fref-Signal nur neunmal gezählt wurde, wird von dem ENA-Signalgenerator kein ENA-Signal erzeugt. Als das ENA-Signal wird daher ein Signal mit zwei Impulsen abgegeben, wie in Fig. 9 gezeigt ist. Die Signale in dem er­ sten Impuls sind Füllsignale, wenn die D-Flipflops in dem Zähler instabil sind. Die Oszillatortaktsignale Frosc werden dem Zähler während der H-Pegelperiode des zweiten Impulses zugeführt. Die Dauer des H-Pegels des ENA-Signals ist ein Festwert, weil das Signal ein Frequenzteilungssignal des Os­ zillatortaktsignals Frosc als Referenz ist. Wenn beispiels­ weise Fref mit 4,8 MHz vorgegeben ist, ist die Dauer des H- Pegels des ENA-Signals ca. 416 ns.

Wenn das ENA-Signal den Hochpegel annimmt, inkrementiert der Zähler den Zählwert um das Oszillatortaktsignal Frosc. Wenn das ENA-Signal den L-Pegel annimmt, wird der Zählvorgang an­ gehalten. Bei der Hinterflanke eines Ladesignals, das gegen­ über dem ENA-Signal nur um den halben Zyklus des Fref-Si­ gnals verzögert ist, wird der Q-Ausgang jedes der D-Flip­ flops in dem Zähler als Zählerausgang in die D-Flipflops in dem Zwischenspeicher geladen. Unmittelbar danach nimmt das Rücksetzsignal den L-Pegel an, und der Zähler wird auf Null initialisiert, wird jedoch von dem Zwischenspeicher nicht beeinflußt.

In Fig. 8 hat beispielhaft jeder von dem Zähler und dem Zwi­ schenspeicher die Konfiguration eines 7-Bit-Ausgangs. Insbe­ sondere sind in dem Zähler sieben D-Flipflops in Reihe ge­ schaltet, der QC-Ausgang jedes D-Flipflops wird zu D rückge­ führt, das Oszillatortaktsignal Frosc wird dem ersten D- Flipflop zugeführt, und ein Q-Ausgang des D-Flipflops wird dem nächsten D-Flipflop in bezug auf das zweite und die fol­ genden D-Flipflops zugeführt. Der Q-Ausgang jedes D-Flip­ flops in dem Zwischenspeicher wird als ein Schaltsignal ab­ gegeben, um den Wert eines Modulations-Referenzvormagneti­ sierungsstroms zu bestimmen, der von der Ladepumpen-Vorma­ gnetisierungsschaltung 13b abgegeben wird.

Insbesondere wird, wie Fig. 9 zeigt, das Oszillatortaktsi­ gnal Frosc während der Periode des H-Pegels des ENA-Signals sechsmal zugeführt. "0001010" werden als die Zählerausgänge 1 bis 6 parallel abgegeben, d. h. "6" wird abgegeben.

Unter der Annahme, daß die Torverzögerungsdauer des Oszilla­ tors 15 auf die Hälfte schwankt, wird die Schwingungsfre­ quenz Frosc verdoppelt, ein Zählerausgang wird verdoppelt, und "12" wird abgegeben. Wenn dagegen angenommen wird, daß die Torverzögerungsdauer des Oszillators 15 auf den doppel­ ten Wert schwankt, wird die Schwingungsfrequenz Frosc die halbe Frequenz, der Zählerausgang wird halbiert, und "3" wird abgegeben.

Fig. 10 zeigt eine Ladepumpen-Vormagnetisierungsschaltung 13b und die Ladepumpenschaltung 4a der zweiten Ausführungs­ form.

Die Ladepumpen-Vormagnetisierungsschaltung 13b hat die Form einer Stromspiegelschaltung, in der ein Referenzstromwert des Referenz-Vormagnetisierungsstrom ICPMBIAS mit N vorgege­ ben ist und die aus P-Kanal-MOS-Transistoren so aufgebaut ist, daß das Spiegelstromverhältnis mit 1/N, 2/N, . . ., 64/N vorgegeben ist. Ein Ausgangssignal des Zählers 16 wird als Gateschalter der P-Kanal-MOS-Transistoren zugeführt. Ein Strom, der durch Addition der Stromspiegelströme erhalten wird, wird der Ladepumpenschaltung 4a zugeführt.

Wie oben beschrieben wird, werden unter Verwendung des Os­ zillators 15, des Zählers 16 und der Ladepumpen-Vormagneti­ sierungsschaltung 13b Schwankungen der Verzögerungsdauer der NAND-Glieder in dem Phasenkomparator 7, die durch Schwankun­ gen des Bauelement-Fertigungsverfahrens sowie Schwankungen der Netzspannung, der Umgebungstemperatur und dergleichen beeinflußt werden, aufgehoben. Somit können Störkomponenten durch automatische Einstellung auf einen optimalen Punkt un­ terdrückt werden.

Die Grundkonfiguration des PLL-Frequenzsynthesizers gemäß der dritten Ausführungsform gleicht derjenigen von Fig. 1. Der Unterschied liegt darin, daß gemäß Fig. 11 die Ladepum­ penschaltung 4b und die Ladepumpen-Vormagnetisierungsschal­ tung 13c vorgesehen sind. Die Ladepumpen-Vormagnetisierungs­ schaltung 13c ist dadurch gekennzeichnet, daß zum Zweck der Addition eines Vormagnetisierungsstroms, der zu dem Betrag eines Phasenfehlers umgekehrt proportional ist, zu dem Vor­ magnetisierungsstrom ICPBIAS der Ladepumpenschaltung 4b ein Ausgangssignal des Zwischenspeichers 11 den Steuerelek­ troden von P-Kanal-MOS-Transistoren anstelle der N-Kanal- MOS-Transistoren der ersten und der zweiten Ausführungsform zugeführt wird.

Fig. 12 zeigt eine Phasenfehlerausgangswellenform. Der Be­ trag des Phasenfehlers (Ladepumpenstromwert × Zeit) wird für jedes Vergleichsfrequenzsignal Fref abgegeben, und der maxi­ male Ladepumpenstrom fließt, wenn kein Phasenfehler vor­ liegt.

Bei der ersten und der zweiten Ausführungsform wird zur Auf­ hebung eines Phasenfehlers aufgrund des Synchronisierstroms, der durch den Frequenzteilungsvorgang unter Verwendung des Teilwerts hinter dem Dezimalkomma erzeugt wird, der Modula­ tionsstrom zu dem Sourcestrom hinzuaddiert. Dagegen wird bei der dritten Ausführungsform durch Addition des zu einem Pha­ senfehler umgekehrt proportionalen Synchronisierstroms zu dem Ladepumpenstrom der Bereich eines Ladepumpenstroms, der infolge eines Phasenfehlers erzeugt wird, konstant gemacht. Der Phasenfehlerbetrag, der durch den Frequenzteilungsvor­ gang unter Anwendung des Teilwerts hinter dem Dezimalkomma erzeugt wird, wird infolgedessen konstant gemacht, so daß Störfrequenzkomponenten, die durch den Frequenzteilungsvor­ gang unter Anwendung des Teilwerts hinter dem Dezimalkomma hervorgerufen werden, unterdrückt werden.

Gemäß der vorliegenden Erfindung kann die Erzeugung von Störkomponenten unterdrückt werden. Ferner wird in dem Pha­ senkomparator und der Ladepumpenschaltung keine Totzone er­ zeugt. Außerdem werden keine Störkomponenten erzeugt. Wei­ terhin ist die Konfiguration des Frequenzsynthesizers ein­ fach, und er ist kompakt gebaut. Ferner wird der Frequenz­ synthesizer durch Schwankungen der Verzögerungsdauer nicht beeinflußt. Außerdem kann ein Signal einer Schwingungsperi­ ode proportional zu der auftretenden Verzögerungsdauer er­ halten werden.

Die Erfindung wurde zwar im Hinblick auf eine vollständige und klare Offenbarung unter Bezugnahme auf eine spezielle Ausführungsform beschrieben; die anhängenden Ansprüche sind jedoch nicht darauf beschränkt und sollen alle Modifikatio­ nen und alternativen Ausbildungen umfassen, die für den Fachmann ersichtlich sind und im Rahmen der Erfindung lie­ gen.

Claims (9)

1. PLL-Frequenzsynthesizer, der einen Teilwert hinter dem Dezimalkomma verwendet,
gekennzeichnet durch
einen Phasenkomparator (3);
einen spannungsgesteuerten Oszillator (6);
eine Ladepumpenschaltung (4a, 4b);
ein Schleifenfilter (5);
einen durchstimmbaren Frequenzteiler (7), der imstande ist, durch eine Teilwert-Änderungsschaltung (8) einen Teil­ wert periodisch zu ändern; und
eine Ladepumpen-Vormagnetisierungsschaltung (13a, 13b, 13c), die einen Modulations-Referenzvormagnetisierungsstrom an die Ladepumpenschaltung (4a, 4b) liefert, um den Betrag eines Phasenfehlers aufzuheben.

2. PLL-Frequenzsynthesizer nach Anspruch 1, dadurch gekennzeichnet, daß der Phasenkomparator (3) gleichzeitig ein UP-Signal und ein DOWN-Signal an die Ladepumpenschaltung (4a, 4b) für eine vorbestimmte Periode abgibt.

3. PLL-Frequenzsynthesizer nach Anspruch 2, dadurch gekennzeichnet, daß die Ladepumpenschaltung (4a, 4b) den Mo­ dulations-Referenzvormagnetisierungsstrom empfängt und einen Sourcestrom, der einen Zuwachsschritt hat, als Reaktion auf das UP-Signal des Phasenkomparators (3) abgibt.

4. PLL-Frequenzsynthesizer nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Teilwertänderungsschal­ tung (8) einen Addierer (10) und einen Zwischenspeicher (11) aufweist, und daß das Ausgangssignal des Addierers (10) dem durchstimmba­ ren Frequenzteiler (7) und das Ausgangssignal des Zwischen­ speichers (11) der Ladepumpen-Vormagnetisierungsschaltung (13a, 13b, 13c) zugeführt wird.

5. PLL-Frequenzsynthesizer nach Anspruch 4, dadurch gekennzeichnet, daß die Ladepumpen-Vormagnetisierungsschal­ tung (13a, 13b, 13c) so aufgebaut ist, daß der Modulations- Referenzvormagnetisierungsstrom, der zu einem Eingangswert von dem Zwischenspeicher (11) proportional ist, zu einem Sourcestrom der Ladepumpenschaltung (4a, 4b) hinzuaddiert wird.

6. PLL-Frequenzsynthesizer nach Anspruch 3, gekennzeichnet durch eine Gateverzögerungs-Einstellschaltung (14), die einen Digitalwert abgibt, der zu einer Schwankung der Verzö­ gerungsdauer des Phasenkomparators (3) proportional ist, wo­ bei die Schwankung der Verzögerungsdauer des Phasenkomparators (3) aufgehoben wird, indem der Modulations-Referenzvormagne­ tisierungsstroms, der von der Ladepumpen-Vormagnetisierungs­ schaltung (13a, 13b, 13c) abgegeben wird, durch die Gatever­ zögerungs-Einstellschaltung (14) eingestellt wird.

7. PLL-Frequenzsynthesizer nach Anspruch 6, dadurch gekennzeichnet, daß die Gateverzögerungs-Einstellschaltung (14) einen Ringoszillator (15) aufweist, der aus jeweils zwei Eingänge aufweisenden NAND-Gliedern und einem Zähler aufgebaut ist.

8. PLL-Frequenzsynthesizer nach Anspruch 7, dadurch gekennzeichnet, daß das in dem Ringoszillator (15) enthal­ tene, zwei Eingänge aufweisende NAND-Glied die gleichen Cha­ rakteristiken wie ein jeweils zwei Eingänge aufweisendes NAND-Glied hat, das für den Phasenkomparator (3) verwendet wird.

9. PLL-Frequenzsynthesizer nach Anspruch 4, dadurch gekennzeichnet, daß die Ladepumpen-Vormagnetisierungsschal­ tung (13a, 13b, 13c) so aufgebaut ist, daß der zu einem Ein­ gangswert vom Zwischenspeicher umgekehrt proportionale Modu­ lations-Referenzvormagnetisierungsstrom zu dem Synchroni­ sierstrom der Ladepumpenschaltung (4a, 4b) hinzuaddiert wird.