DE19832313A1 - Taktverzögerungsschaltung und eine solche verwendende Oszillatorschaltung und Phasensynchronisationsschaltung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Taktverzöge­ rungsschaltung, die in integrierten Schaltungen oder derglei­ chen integriert ist und die zum Erzeugen eines mit einem an dieser anliegenden externen Taktsignal synchronisierten in­ ternen Taktsignals geeignet ist, und auf eine die Taktverzö­ gerungsschaltung verwendende Oszillatorschaltung, Phasensyn­ chronisationsschaltung und Takterzeugungsschaltung. Insbeson­ dere bezieht sich die Erfindung auf eine Taktverzögerungs­ schaltung zum Einstellen und Bereitstellen einer Zeitverzöge­ rung in Stufen mit einem spezifizierten Zeitintervall, das nicht durch eine durch diskrete Schaltungselemente und Tran­ sistoren bedingte minimale Zeitverzögerung beschränkt ist und das geringer ist als die minimale Zeitverzögerung, und auf eine die Taktverzögerungsschaltung verwendende Oszillator­ schaltung, Phasenregelschleife und Takterzeugungsschaltung.

In Fig. 11 ist ein Blockschaltbild dargestellt mit einer Tak­ terzeugungsschaltung, die in integrierten Schaltungen enthal­ ten sein kann, wie beispielsweise offenbart in "A Full- Digital PLL vor LOW Voltage LSIs", TECHNICAL REPORT OF IEICE, Vol. 97, Nr. 106, Seiten 29-36, Juni 1997. In der Zeichnung kennzeichnet das Bezugszeichen 12 eine Oszillatorschaltung zum Vervielfachen der Frequenz eines an dieser anliegenden Bezugstaktsignals und zum Bereitstellen eines vervielfachten Taktsignals mit der vervielfachten Frequenz, und das Bezugs­ zeichen 13 eine Phasensynchronisationsschaltung zum Verzögern des vervielfachten Taktsignals der Oszillatorschaltung 12 um ein spezifiziertes Zeitintervall und zum Bereitstellen eines mit dem Bezugstaktsignal genau in Phase befindlichen phasen­ verriegelten Taktsignals.

Das Bezugszeichen 14 kennzeichnet einen Schleifeninvertierer zum Invertieren des vervielfachten Taktsignals, das Bezugs­ zeichen 16 eine erste digitale Verzögerungsleitung (DLL) zum Verzögern des Ausgangssignals des Schleifeninvertierers 14 um ein durch ein an dieser anliegendes Verzögerungseinstellsi­ gnal definiertes spezifiziertes Zeitintervall, und das Be­ zugszeichen 51 eine Verzögerungseinstellungsschaltung zum Verzögern des Ausgangssignals der ersten DLL um ein durch ein an dieser anliegendes Verzögerungseinstellsignal definiertes spezifiziertes Zeitintervall und zum Zuführen dieses Aus­ gangssignals zu der Phasensynchronisationsschaltung 13 als das vervielfachte Taktsignal. Nachfolgend wird die aus diesen Schaltungen 14, 16 und 51 aufgebaute Verzögerungsschleife als Multiplikationsverzögerungsschleife bezeichnet.

Weiterhin kennzeichnet das Bezugszeichen 19 einen ersten Pha­ senkomparator, der das vervielfachte Taktsignal der Verzöge­ rungseinstellungsschaltung 51 und das Bezugstaktsignal emp­ fängt und dann die Phase des Bezugstaktsignals mit der des vervielfachten Taktsignals vergleicht, um ein die Phasendif­ ferenz zwischen dem vervielfachten Taktsignal und dem Be­ zugstaktsignal angebendes Phasendifferenzsignal zu erzeugen, und das Bezugszeichen 20 eine erste Verzögerungseinstell­ schaltung zum Erzeugen und Bereitstellen erster Verzögerungs­ einstellsignale jeweils mit einem Wert, der von der durch das erste Phasendifferenzsignal des ersten Phasenkomparators 19 angegebenen Phasendifferenz abhängig ist, sowohl für die er­ ste DLL 16 als auch die Verzögerungseinstellungsschaltung 51. Die Oszillatorschaltung 12 besteht somit aus dem Schleifenin­ vertierer 14, der ersten DDL 16, der Verzögerungseinstel­ lungsschaltung 51, dem ersten Phasenkomparator 19 und der er­ sten Verzögerungseinstellschaltung 20.

Das Bezugszeichen 24 kennzeichnet eine zweite digitale Verzö­ gerungsleitung oder DDL aus einer Vielzahl von in Reihe ge­ schalteten Verzögerungselementen, zum Verzögern des verviel­ fachten Taktsignals der Verzögerungseinstellungsschaltung 51 um ein durch ein an dieser anliegendes Verzögerungseinstell­ signal definiertes spezifiziertes Zeitintervall und zum Er­ zeugen eines mit dem Bezugstaktsignal in Phase befindlichen phasenverriegelten Taktsignals, das Bezugszeichen 26 einen zweiten Phasenkomparator zum Empfangen des Bezugstaktsignals und des phasenverriegelten Taktsignals von der zweiten DDL 24 und zum Vergleichen der Phase des Bezugstaktsignals und der des phasenverriegelten Taktsignals, um ein die Phasendiffe­ renz zwischen diesen Taktsignalen angebendes Phasendifferenz­ signal zu erzeugen, und das Bezugszeichen 27 eine zweite Ver­ zögerungseinstellschaltung zum Erzeugen und Bereitstellen ei­ nes zweiten Verzögerungseinstellsignals mit einem durch das zweite Phasendifferenzsignal des zweiten Phasenkomparators 26 definierten Wert für die zweite DDL 24, um die durch die zweite DDL 24 bereitzustellende Zeitverzögerung einzustellen. Die Phasensynchronisationsschaltung 13 besteht somit aus der zweiten DDL 24, dem zweiten Phasenkomparator 26 und der zwei­ ten Verzögerungseinstellschaltung 27.

Bezugnehmend auf Fig. 12 ist ein schematischer Schaltplan des Aufbaus der Verzögerungseinstellungsschaltung 51 und der er­ sten DDL 16 dargestellt. In der Zeichnung kennzeichnet das Bezugszeichen 52 ein DDL-Verzögerungselement, das einen Teil der ersten DDL 16 bildet, das Bezugszeichen 53 ein Verzöge­ rungseinstellelement, das die gleiche Zeitverzögerung bereit­ stellt wie jedes der Vielzahl von Verzögerungselementen 52, und das Bezugszeichen 54 einen Ausgabeselektor, der sowohl das Ausgangssignal der ersten DDL 16 als auch das Ausgangs­ signal des Verzögerungseinstellelements 53 empfängt und da­ nach eines davon entsprechend einem an diesem anliegenden Schaltsignal auswählt und bereitstellt. Wie die erste DDL 16 enthält auch die zweite DDL 24 eine Vielzahl von in Reihe ge­ schalteten DDL-Verzögerungselementen 52.

Im Betrieb stellt die Verzögerungseinstellungsschaltung 51 nach Ablauf eines vorbestimmten Zeitintervalls eine anstei­ gende Flanke des vervielfachten Taktsignals bereit, wenn der Schleifeninvertierer 14 eine abfallende Flanke des verviel­ fachten Taktsignals von der Verzögerungseinstellungsschaltung 51 empfängt. In gleicher Weise stellt die Verzögerungsein­ stellungsschaltung 51 nach Ablauf eines vorbestimmten Zeitin­ tervalls eine abfallende Flanke des vervielfachten Taktsi­ gnals bereit, wenn der Schleifeninvertierer 14 eine anstei­ gende Flanke des vervielfachten Taktsignals von der Verzöge­ rungseinstellungsschaltung 15 empfängt. Bei dem vervielfach­ ten Taktsignal, das durch die aus dem Schleifeninvertierer 14, der ersten DDL 16 und der Verzögerungseinstellungsschal­ tung 51 aufgebauten Multiplikationsverzögerungsschleife er­ zeugt wird, handelt es sich somit um ein Taktsignal, bei dem ein Übergang von HIGH nach LOW oder von LOW nach HIGH in festgelegten Intervallen mit derselben Länge wie die durch die Multiplikationsverzögerungsschleife erzeugte Zeitverzöge­ rung wiederholt wird, mit dem Ergebnis, daß das vervielfachte Taktsignal der Verzögerungseinstellungsschaltung 51 eine Pe­ riode aufweist, die doppelt so lang ist wie die durch die Multiplikationsverzögerungsschleife bereitgestellte Zeitver­ zögerung.

Empfängt die Oszillatorschaltung 12 das Bezugstaktsignal, während die aus dem Schleifeninvertierer 14, der ersten DDL 16 und der Verzögerungseinstellungsschaltung 51 aufgebaute Multiplikationsverzögerungsschleife in dieser Weise arbeitet, so vergleicht der erste Phasenkomparator 19 die Phase des Be­ zugstaktsignals mit der des vervielfachten Taktsignals der Verzögerungseinstellungsschaltung 51 und erzeugt danach ein die Phasendifferenz zwischen diesen Signalen angebendes er­ stes Phasendifferenzsignal. Die erste Verzögerungseinstell­ schaltung 20 erzeugt dann erste Verzögerungseinstellsignale zum Einstellen der entsprechenden durch die erste DDL 16 und die Verzögerungseinstellungsschaltung 51 erzeugten ersten Verzögerungseinstellsignale, um die Phasendifferenz zu ver­ ringern.

Bezugnehmend auf Fig. 13 ist ein Zeitdiagramm mit einem Bei­ spiel für die Funktionsweise der bekannten Oszillatorschal­ tung 12 dargestellt. In dem in Fig. 13 gezeigten Beispiel ist die Frequenz des vervielfachten Taktsignals auf das vierfache des Bezugstaktsignals eingestellt. Gemäß Fig. 13 wird ein Schaltsignal zum Veranlassen des Ausgabeselektors 54 zum Um­ schalten der Auswahl des Ausgangssignals der ersten DDL 16 auf das Ausgangssignal des Verzögerungseinstellelements 53 an den Ausgabeselektor 54 der Verzögerungseinstellungsschaltung 51 angelegt, nach dem Ablauf von drei Vierteln der Pulsdauer des Bezugstaktsignals ausgehend von der ansteigenden Flanke des Bezugstaktsignals. Als Resultat wird die durch die Multi­ plikationsverzögerungsschleife verursachte Zeitverzögerung auf {(n+1) × Δd)} geändert, wobei Δd die durch jedes Verzöge­ rungselement 52 und das Verzögerungseinstellelement 53 be­ reitgestellte Zeitverzögerung kennzeichnet, und n × Δd die durch die Multiplikationsverzögerungsschleife verursachte un­ mittelbar vorhergehende Zeitverzögerung.

Wie vorstehend erläutert, kann die bekannte Oszillatorschal­ tung 12 ein vervielfachtes Taktsignal mit einer gegenüber ei­ nem an dieser anliegenden Bezugstaktsignal vierfachen Fre­ quenz erzeugen, durch Bereitstellen einer Verzögerungsein­ stellschaltung mit einem Verzögerungseinstellelement 53, das dieselbe Zeitverzögerung verursacht wie jedes DDL-Verzöge­ rungselement 52, und durch Umschalten der Auswahl durch den Selektor 54 der Verzögerungseinstellungsschaltung 51 von dem Ausgangssignal einer eine Vielzahl von DDL- Verzögerungselementen 52 enthaltenden ersten DDL 16 auf das Ausgangssignal des Verzögerungseinstellelements 53 innerhalb einer Periode des Bezugstaktsignals ausgehend von der anstei­ genden Flanke des Bezugstaktsignals.

Empfängt die Phasensynchronisationsschaltung 13 danach das vervierfachte Taktsignal von der Oszillatorschaltung 12, so verzögert die zweite DDL 24 das vervierfachte Taktsignal um ein spezifiziertes Zeitintervall und der zweite Phasenkompa­ rator 26 vergleicht dann die Phase des durch die zweite DDL 24 verzögerten vervierfachten Taktsignals mit der des Be­ zugstaktsignals, um ein zweites Phasendifferenzsignal zu er­ zeugen mit einem der Differenz zwischen dem Phasen des verzö­ gerten vervierfachten Taktsignals und des Bezugstaktsignals entsprechenden Wert. Die zweite Verzögerungszeiteinstell­ schaltung 27 stellt dann die durch die zweite DDL 24 verur­ sachte Zeitverzögerung so ein, daß die durch das Phasendiffe­ renzsignal des zweiten Phasenkomparators 26 angegebene Pha­ sendifferenz verringert wird. Somit erzeugt die Phasensyn­ chronisationsschaltung 13 schließlich ein mit dem Bezugstakt­ signal in Phase befindliches phasenverriegeltes Taktsignal.

Wie vorstehend erwähnt, kann die bekannte Takterzeugungs­ schaltung ein vervielfachtes Taktsignal mit einer gegenüber einem Bezugstaktsignal vierfachen Frequenz mittels der Oszil­ latorschaltung 12 erzeugen, und die Phase des vervielfachten Taktsignals mit der des Bezugstaktsignals oder eines anderen mit dem Bezugstaktsignal in Beziehung stehenden Taktsignals mittels der Phasensynchronisationsschaltung 13 in Überein­ stimmung bringen, so daß die bekannte Takterzeugungsschaltung ein phasenverriegeltes Taktsignal mit gegenüber dem Be­ zugstaktsignal vierfacher Frequenz erzeugen, das mit dem Be­ zugstaktsignal oder einem anderen. Taktsignal synchronisiert ist. Bezugnehmend auf Fig. 14 ist ein Zeitdiagramm darge­ stellt mit den gegenseitigen Zeitbeziehungen zwischen dem durch die bekannte Takterzeugungsschaltung erzeugten verviel­ fachten und phasenverriegelten Taktsignalen und einem Be­ zugstaktsignal.

Durch Bereitstellen der Verzögerungseinstellungsschaltung 51 und Umschalten der Auswahl durch die Verzögerungseinstel­ lungsschaltung 51 von dem Ausgangssignal der ersten DDL 16 auf das Ausgangssignal des Verzögerungseinstellelements 53 innerhalb einer Periode des Bezugstaktsignals ausgehend von der ansteigenden Flanke- des Bezugstaktsignals kann das ver­ vielfachte Taktsignal im Vergleich zu einer bekannten Takter­ zeugungsschaltung, bei der die durch die Verzögerungsschleife bereitgestellte Zeitverzögerung lediglich unter Verwendung der ersten DDL 16 eingestellt wird, mit dem Bezugstaktsignal fein synchronisiert werden. Beispielsweise muß die Synchroni­ sation des vervielfachten Taktsignals bei einer Vervielfa­ chung der Frequenz des Bezugstaktsignals um 4 in Verzöge­ rungsschritten von (4 × 2 × Δd = 8 × Δd) durchgeführt werden, wobei die durch jedes Verzögerungselement 52 verursachte Zeitverzögerung durch Δd und die durch das Verzögerungsein­ stellelement 53 verursachte Zeitverzögerung ebenfalls durch Δd gekennzeichnet ist, falls lediglich die erste DDL 16 für die Verzögerungseinstellung verwendet wird. Demgegenüber kann die Synchronisation des vervielfachten Taktsignals im Falle einer Kombination der durch die Verzögerungseinstellungs­ schaltung 51 durchgeführten Verzögerungseinstellung mit der der ersten DDL 16 durch Einstellen der durch die Multiplika­ tionsverzögerungsschleife erzeugten Zeitverzögerung in Verzö­ gerungsschritten von Δd durchgeführt werden.

Bei der so aufgebauten bekannten Takterzeugungsschaltung muß die Verzögerungseinstellungsschaltung 51 zum Schalten der Auswahl innerhalb der durch die Multiplikationsverzögerungs­ schleife verursachten Zeitverzögerung veranlaßt werden, um das vervielfachte Taktsignal mittels der Verzögerungseinstel­ lungsschaltung 51 mit dem Bezugstaktsignal zu synchronisie­ ren, so daß die gesamte Schaltsteuerschaltung mit beispiels­ weise der ersten Verzögerungszeiteinstellschaltung 20 zum Steuern der Verzögerungseinstellungsschaltung 51 beschleunigt werden muß. Mit anderen Worten wird die durch die Multiplika­ tionsverzögerungsschleife verursachte minimale Verzögerung durch die Betriebsgeschwindigkeit der gesamten Schaltsteuer­ schaltung begrenzt.

Darüber hinaus wird die Impulsdauer des vervielfachten Takt­ signals durch die einstellbare Verzögerungszeit Δd der Verzö­ gerungseinstellungsschaltung 51 verändert, da die Verzöge­ rungseinstellungsschaltung 51 zum Ändern der Ausgangssignal­ auswahl innerhalb der durch die erste DDL 16 und die Verzöge­ rungseinstellungsschaltung 51 der Multiplikationsverzöge­ rungsschleife verursachten Gesamtzeitverzögerung veranlaßt wird, um das vervielfachte Taktsignal mit dem Bezugstaktsi­ gnal zu synchronisieren, d. h. die Periode des vervielfachten Taktsignals wird um (2 × Δd) verändert, was zu einem hohen Jittergrad des vervielfachten Taktsignals führt. Ein ähnli­ ches Problem ergibt sich beim Anwenden einer solchen Verzöge­ rungseinstellungsschaltung 51 in der Phasensynchronisations­ schaltung 13.

Zur Lösung des vorgenannten Problems kann eine Maßnahme zum Einstellen der Zeitverzögerung unter Verwendung einer Phasen­ regelschleife oder PLL ergriffen werden, wie beispielsweise offenbart in "A 1V DSP for Wireless Communication", Wai Lee u. a., ISSCC97, Digest of Technical Papers, Seiten 92-93, her­ ausgegeben am 6. Februar 1997. Bezugnehmend auf Fig. 15 ist ein Blockschaltbild dargestellt mit einer Phasenregelschleife gemäß der Offenbarung in dem vorgenannten Bezugsdokument. In der Zeichnung kennzeichnet das Bezugszeichen 55 ein NAND- Gatter, das ein Freigabesignal zum Steuern des Betriebs des NAND-Gatters und ein zu diesem zurückgekoppeltes Ausgangs­ signal empfängt, das Bezugszeichen 56 einen Kondensator mit einem Anschluß, der mit dem Ausgang des NAND-Gatters 55 ver­ bunden ist, und das Bezugszeichen 56 einen Invertierer, der mit dem anderen Anschluß des entsprechenden Kondensators 56 verbunden ist, zum Beibehalten eines logischen HIGH- oder LOW-Pegels an dem anderen Anschluß des Kondensators 56.

Im Betrieb geht das Ausgangssignal des NAND-Gatters 55 von HIGH auf LOW über, wenn das Freigabesignal von LOW auf HICH wechselt und das Ausgangssignal des NAND-Gatters 55 auf einem logischen HIGH-Pegel gehalten wird. Danach wechselt das Aus­ gangssignal des NAND-Gatters 55 nach Ablauf einer selbst ver­ ursachten spezifizierten Zeitverzögerung von LOW auf HIGH. Somit wiederholt das NAND-Gatter 55 solche Übergänge und er­ zeugt ein Taktsignal mit einer Pulsdauer mit derselben Länge wie die durch das NAND-Gatter 55 verursachte Zeitverzögerung.

Nachdem die Ausgangssignale der Vielzahl von Invertierern 57 von HIGH auf LOW übergegangen sind, während das NAND-Gatter 55 ein Taktsignal bereitstellt, werden die Vielzahl von mit dem Ausgang des NAND-Gatters 55 verbundenen Kondensatoren 56 bei einem LOW-HIGH-Übergang des Ausgangssignals des NAND- Gatters 55 geladen und bei einem HIGH-LOW-Übergang des Aus­ gangssignals des NAND-Gatters 55 entladen. Als Resultat wird eine Zeitdauer vom Beginn der Änderung des Ausgabepegels des NAND-Gatters 55 bis zum Erreichen des Schwellwertpegels des NAND-Gatters 55 verändert und damit die Periode des Taktsi­ gnals. Durch Anwenden dieser Technik bei der in Fig. 11 ge­ zeigten Rückkoppelschleife der bekannten Oszillatorschaltung 12 kann die Frequenz des vervielfachten Taktsignals fein ein­ gestellt werden.

Die Verzögerungszeiteinstellung durch Einstellen des mit dem Ausgang des NAND-Gatters 55 verbundenen Kondensators durch Steuern des Signalpegels an einem Anschluß eines jeden der Vielzahl von zu dem Ausgang des NAND-Gatters 55 parallelge­ schalteten Kondensatoren 56 führt allerdings zu einer Verrin­ gerung der Signalpegeländerungsgeschwindigkeit am Ausgang des NAND-Gatters 55. Dementsprechend führt das Einkoppeln einer Störung in ein durch die Rückkoppelschleife erzeugtes Signal zu Veränderungen in dem Zeitpunkt, in dem das Ausgangssignal des mit der Vielzahl von Kondensatoren oder dem Verzögerungs­ element verbundenen NAND-Gatter seine Schwellwertspannung er­ reicht, was zu einer instabilen Schwingfrequenz führt.

Falls der durch Steuern des Signalpegels an einem Anschluß eines jeden der Vielzahl von Kondensatoren 56 erzielte Kapa­ zitätseinstellbereich zur Vermeidung einer Instabilität der Schwingfrequenz beschränkt wird, muß der Einstellbereich ver­ schmälert werden, so daß die Verzögerungsschaltung nicht für einen weiten Frequenzbereich einsetzbar ist. Darüber hinaus führt eine solche Beschränkung des Kapazitätseinstellbereichs zu dem Problem einer erschwerten Einstellung der durch die Verzögerungsschaltung gemäß Fig. 15 verursachten Zeitverzöge­ rung in einen gewünschten Bereich, aufgrund von Veränderungen der Umgebungstemperatur und des Herstellungsprozesses, so daß die Zeitverzögerung im schlimmsten Fall nicht eingestellt werden kann.

Daher können die nutzbringenden Vorteile dieser Technik trotz deren Realisierung unter Verwendung einer digitalen Verzöge­ rungsleitung nicht genutzt werden und das Erzielen einer sta­ bilen Schwingfrequenz des vervielfachten Taktsignals ist pro­ blematisch.

Es ist daher Aufgabe der vorliegenden Erfindung eine Taktver­ zögerungsschaltung bereitzustellen, die in eine Rückkoppel­ schleife mit einer digitalen Verzögerungsleitung integriert werden kann, zum Feineinstellen der Frequenz eines durch die Rückkoppelschleife erzeugten Taktsignals und zum Feineinstel­ len der Phase des Taktsignals bezüglich einem Bezugstaktsi­ gnal, und eine die Taktverzögerungsschaltung verwendende Os­ zillatorschaltung, Phasensynchronisationsschaltung und Takt­ erzeugungsschaltung.

Entsprechend einem Aspekt der vorliegenden Erfindung wird die Aufgabe gelöst durch eine Taktverzögerungsschaltung mit: ei­ ner Vielzahl von Verzögerungselementen jeweils zum Verzögern eines an diesen anliegenden identischen Taktsignals um eine spezifizierte Zeitverzögerung, die sich von anderen durch an­ dere der Vielzahl von Verzögerungselementen bereitgestellten Zeitverzögerungen unterscheidet, um ein verzögertes Taktsi­ gnal zu erzeugen; und einem Selektor zum Auswählen eines ver­ zögerten Taktsignals aus der Vielzahl von verzögerten Taktsi­ gnalen von der Vielzahl von Verzögerungselementen, wobei die Vielzahl von durch die Vielzahl von Verzögerungselementen be­ reitgestellten Zeitverzögerungen so eingestellt werden, daß ein zeitliches Nacheilen zwischen jeweils zwei aufeinander­ folgenden verzögerten durch die Vielzahl von Verzögerungsele­ menten erzeugten Taktsignalen geringer ist als die kürzeste der Vielzahl von durch die Vielzahl von Verzögerungselementen bereitgestellten Zeitverzögerungen.

Entsprechend einer vorteilhaften Weiterbildung der vorliegen­ den Erfindung umfaßt die Taktverzögerungsschaltung weiterhin ein Grenzwertverzögerungselement, das zu der Vielzahl ihrer Verzögerungselemente parallelgeschaltet ist, zum Verzögern des gleichen Signals, das in die Vielzahl von Verzögerungs­ elementen eingegeben wird, um eine spezifizierte Zeitverzöge­ rung, die geringfügig größer ist als die längste der durch die Vielzahl von Verzögerungselementen bereitgestellten Viel­ zahl von Zeitverzögerungen, und eine Auswahlschaltung zum Auswählen und Bereitstellen desjenigen Signals aus einem durch den Selektor ausgewählten verzögerten Taktsignal und dem durch das Grenzwertverzögerungselement verzögerten Takt­ signal, das früher als das andere in diese eingegeben wurde.

Vorzugsweise ist die durch die Vielzahl von Verzögerungsele­ menten bereitgestellte Vielzahl von Zeitverzögerungen so vor­ bestimmt, daß sie in Schritten mit einer durch Dividieren der Länge eines vorbestimmten Zeitintervalls durch die Zahl der Vielzahl von Verzögerungselementen erhaltenen Zeitlänge an­ steigen.

In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Erfindung wird eine Oszillatorschaltung bereitgestellt mit: einer Verzögerungsschleife, in die ein durch sie selbst be­ reitgestelltes Taktsignal zurückgekoppelt wird, wobei die Verzögerungsschleife enthält eine Taktverzögerungsschaltung mit einer Vielzahl von Verzögerungselementen, jeweils zum Verzögern entweder eines auf das in die Verzögerungsschleife zurückgekoppelte Taktsignal bezogenen Signals oder des in die Verzögerungsschleife zurückgekoppelten Signals um eine spezi­ fizierte Zeitverzögerung, die von den anderen durch die ande­ ren der Vielzahl von Verzögerungselementen bereitgestellten Zeitverzögerungen abweicht, um ein verzögertes Taktsignal zu erzeugen, und einen Selektor zum Auswählen eines verzögerten Taktsignals aus der Vielzahl von verzögerten Taktsignalen der Vielzahl von Verzögerungselementen, wobei die Vielzahl von durch die Vielzahl von Verzögerungselementen bereitgestellten Zeitverzögerungen so eingestellt sind, daß eine Zeitnachei­ lung zwischen jeweils zwei aufeinanderfolgenden durch die Vielzahl von Verzögerungselementen erzeugten verzögerten Taktsignalen kleiner ist als die kürzeste der durch die Viel­ zahl von Verzögerungselementen bereitgestellten Vielzahl von Zeitverzögerungen; einem Phasenkomparator zum Vergleichen der Phase eines auf ein Ausgangssignal der Verzögerungsschleife bezogenen Signals mit der eines an diesem anliegenden Be­ zugstaktsignals, um ein die Phasendifferenz zwischen diesen angebendes Phasendifferenztaktsignal zu erzeugen; und einer Verzögerungseinstellschaltung zum Veranlassen des Selektors zum Ändern einer Auswahl eines verzögerten Taktsignals ent­ sprechend dem Phasendifferenzsignal des Phasenkomparators in der Weise, daß sich die Phasendifferenz verringert.

Vorzugsweise umfaßt die Verzögerungsschleife weiterhin eine digitale Verzögerungsleitung, die seriell zu der Taktverzöge­ rungsschaltung geschaltet und mit einer Vielzahl von in Reihe geschalteten Verzögerungselementen ausgestattet ist, zum Ver­ zögern eines auf das in die Verzögerungsschleife zurückgekop­ pelte Taktsignal bezogenen Signals, des in die Verzögerungs­ schleife zurückgekoppelten Taktsignals oder des verzögerten Taktsignals von der Taktverzögerungsschaltung um eine varia­ ble Zeitverzögerung, so daß das in die Verzögerungsschleife zurückgekoppelte Taktsignal zumindest um die durch die digi­ tale Verzögerungsleitung und die Taktverzögerungsschaltung bereitgestellten Zeitverzögerungen verzögert ist. Weiterhin kann durch die Verzögerungseinstellschaltung auch die durch die digitale Verzögerungsleitung bereitzustellende variable Zeitverzögerung entsprechend dem Phasendifferenzsignal des Phasenkomparators so eingestellt werden, daß sich die Phasen­ differenz verringert.

Sowohl die Vielzahl von in der digitalen Verzögerungsleitung enthaltenen Verzögerungselementen als auch die Vielzahl von in der Taktverzögerungsschaltung enthaltenen Verzögerungsele­ menten kann unter Verwendung eines identischen Halbleiterpro­ zesses gebildet werden.

Vorzugsweise ist eine Differenz zwischen der längsten und der kürzesten der durch die in der Taktverzögerungsschaltung ent­ haltenen Vielzahl von Verzögerungselementen bereitgestellten Vielzahl von Zeitverzögerungen kleiner oder gleich der klein­ sten Änderung der durch die digitale Verzögerungsleitung be­ reitgestellten variablen Zeitverzögerung oder der Verzöge­ rungsstufe der digitalen Verzögerungsleitung.

Vorzugsweise enthält die Taktverzögerungsschaltung ein Grenz­ wertverzögerungselement, das parallel zu der Vielzahl ihrer Verzögerungselemente geschaltet ist, zum Verzögern des glei­ chen Signals, wie das in die Vielzahl von Verzögerungselemen­ ten der Taktverzögerungsschaltung eingegebene Signal, um eine spezifizierte Zeitverzögerung, die kleiner oder gleich der Summe aus der kleinsten Änderung der durch die digitale Ver­ zögerungsleitung bereitgestellten variablen Zeitverzögerung oder der Verzögerungsstufe der digitalen Verzögerungsleitung und der kürzesten der Vielzahl von durch die Vielzahl von in der Taktverzögerungsschaltung enthaltenen Verzögerungselemen­ ten bereitgestellten Zeitverzögerungen, und eine Auswahl­ schaltung zum Auswählen und Bereitstellen desjenigen Taktsi­ gnals eines durch den Selektor ausgewählten verzögerten Takt­ signals und des durch das Grenzwertverzögerungselement verzö­ gerten Taktsignals, das früher in diese eingegeben wurde als das andere.

Die Verzögerungseinstellschaltung kann einen Zähler enthal­ ten, der sich entsprechend dem Phasendifferenzsignal des Pha­ senkomparators inkrementiert oder dekrementiert, und den Se­ lektor zum Ändern eines verzögerten Taktsignals veranlaßt, entsprechend dem Wert der niederwertigen Bits des Zählers, und stellt die durch die digitale Verzögerungsleitung bereit­ zustellende variable Zeitverzögerung entsprechend dem Wert der verbleibenden höherwertigen Bits des Zählers ein. Der Se­ lektor kann ein verzögertes Taktsignal eines der Vielzahl von Verzögerungselementen auswählen, das dem Wert der niederwer­ tigen Bits des Zählers entspricht, und die digitale Verzöge­ rungsleitung kann das an dieser anliegende Taktsignal unter Verwendung einer oder mehrerer ihrer Verzögerungselemente verzögern, wobei deren Anzahl dem Wert der verbleibenden hö­ herwertigen Bits des Zähler entspricht.

Vorzugsweise ist die durch die Vielzahl von in der Taktverzö­ gerungsleitung enthaltenen Verzögerungselementen bereitge­ stellte Vielzahl von Zeitverzögerungen so vorbestimmt, daß sie in Schritten einer Zeitlänge ansteigen, die durch Divi­ dieren der Länge eines vorbestimmten Zeitintervalls durch die Anzahl der Vielzahl von Verzögerungselementen erhalten wird.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird eine Phasensynchronisationsschaltung bereitgestellt mit: ei­ ner Verzögerungsschaltung mit einer Taktverzögerungsschaltung mit einer Vielzahl von Verzögerungselementen jeweils zum Ver­ zögern eines an diesen anliegenden identischen Taktsignals um eine spezifizierte Zeitverzögerung, die von den durch die an­ deren der Vielzahl von Verzögerungselementen bereitgestellten anderen Zeitverzögerungen abweicht, um ein verzögertes Takt­ signal zu erzeugen, und einem Selektor zum Auswählen eines verzögerten Taktsignals aus der Vielzahl von durch die Viel­ zahl von Verzögerungselementen erzeugten verzögerten Taktsi­ gnalen, wobei die Vielzahl von durch die Vielzahl von Verzö­ gerungselementen bereitgestellten Zeitverzögerungen so einge­ stellt sind, daß eine Zeitnacheilung zwischen jeweils zwei aufeinanderfolgenden durch die Vielzahl von Verzögerungsele­ menten erzeugten verzögerten Taktsignale kleiner ist als die kürzeste der Vielzahl von durch die Vielzahl von Verzögerung­ selementen bereitgestellten Zeitverzögerungen; einem Phasen­ komparator zum Vergleichen der Phase entweder eines Ausgangs­ signals der Verzögerungsschaltung oder eines auf das Aus­ gangssignal der Verzögerungsschaltung bezogenen Signals mit der eines an diesem anliegenden Bezugstaktsignals, um ein die Phasendifferenz zwischen diesen angebendes Phasendifferenz­ taktsignal zu erzeugen; und einer Verzögerungseinstellschal­ tung zum Veranlassen des Selektors zum Ändern einer Auswahl eines verzögerten Taktsignals entsprechend dem Phasendiffe­ renzsignal des Phasenkomparators in solcher Weise, daß die Phasendifferenz verringert wird.

Vorzugsweise umfaßt die Verzögerungsschaltung weiterhin eine digitale Verzögerungsleitung, die in Serie mit der Taktverzö­ gerungsschaltung geschaltet ist und eine Vielzahl von in Rei­ he geschalteten Verzögerungselementen aufweist, zum Verzögern entweder des Taktsignals oder des verzögerten Taktsignals von der Taktverzögerungsschaltung um eine variable Zeitverzöge­ rung, so daß das an der Verzögerungsschaltung anliegende Taktsignal zumindest um die durch die digitale Verzögerungs­ leitung und die Taktverzögerungsschaltung bereitgestellten Zeitverzögerungen verzögert ist. Weiterhin kann durch die Verzögerungseinstellschaltung auch die durch die digitale Verzögerungsleitung bereitzustellende variable Zeitverzöge­ rung entsprechend dem Phasendifferenzsignal des Phasenkompa­ rators in solcher Weise eingestellt werden, daß die Phasen­ differenz verringert wird.

Sowohl die Vielzahl von in der digitalen Verzögerungsleitung enthaltenen Verzögerungselementen als auch die Vielzahl von in der Taktverzögerungsschaltung enthaltenen Verzögerungsele­ menten kann unter Verwendung eines identischen Halbleiterpro­ zesses gebildet werden.

Vorzugsweise ist die Differenz zwischen der längsten und kür­ zesten der Vielzahl von durch die Vielzahl von in der Takt­ verzögerungsschaltung enthaltenen Verzögerungselementen be­ reitgestellten Zeitverzögerungen kleiner oder gleich der kleinsten Änderung der durch die digitale Verzögerungsleitung bereitgestellten variablen Verzögerung oder dem Verzögerungs­ schritt der digitalen Verzögerungsleitung sein.

Die Taktverzögerungsschaltung kann ein parallel zu ihrer Vielzahl von Verzögerungselementen geschaltetes Grenzwertver­ zögerungselement enthalten zum Verzögern eines mit dem in die Vielzahl von Verzögerungselementen der Taktverzögerungsschal­ tung eingegebenen Taktsignal übereinstimmenden Taktsignals um eine spezifizierte Zeitverzögerung, die kleiner oder gleich der Summe ist aus der kleinsten Änderung in der durch die di­ gitale Verzögerungsleitung bereitgestellten variablen Zeit­ verzögerung oder dem Verzögerungsschritt der digitalen Verzö­ gerungsleitung und der kürzesten der Vielzahl von durch die Vielzahl von in der Taktverzögerungsschaltung enthaltenen Verzögerungselementen bereitgestellten Zeitverzögerungen, und eine Auswahlschaltung zum Auswählen und Bereitstellen desje­ nigen Taktsignals eines durch den Selektor ausgewählten ver­ zögerten Taktsignal und des durch das Grenzwertverzögerungse­ lement verzögerten Taktsignals, das früher als das andere in diese eingegeben wurde.

Die Verzögerungseinstellschaltung kann einen Zähler enthal­ ten, der sich entsprechend dem Phasendifferenzsignal des Pha­ senkomparators inkrementieren oder dekrementieren kann, und veranlaßt den Selektor zum Ändern einer Auswahl eines verzö­ gerten Taktsignals entsprechend dem Wert der niederwertigen Bits des Zählers und stellt die durch die digitale Verzöge­ rungsleitung bereitzustellende variable Zeitverzögerung ent­ sprechend dem Wert der verbleibenden höherwertigen Bits des Zählers ein. Der Selektor kann ein verzögerte Taktsignal ei­ nes der Vielzahl von Verzögerungselementen auswählen, das dem Wert der niederwertigen Bits des Zählers entspricht, und die digitale Verzögerungsleitung kann das an dieser anliegende Taktsignal unter Verwendung eines oder mehrerer ihrer Verzö­ gerungselemente verzögern, wobei deren Anzahl dem Wert der verbleibenden höherwertigen Bits des Zählers entspricht.

Vorzugsweise ist die Vielzahl der durch die Vielzahl von in der Taktverzögerungsschaltung enthaltenen Verzögerungselemen­ ten bereitgestellten Zeitverzögerungen so vorbestimmt, daß sie in Schritten mit einer Zeitlänge ansteigen, die durch Di­ vidieren der Länge eines vorbestimmten Zeitintervalls durch die Anzahl der Vielzahl von Verzögerungselementen erhalten wird.

Die Erfindung wird nachstehend anhand von Ausführungsbeispie­ len unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild des Aufbaus eines Takterzeugungs­ systems, das in eine integrierte Schaltung integriert werden kann, gemäß einem Ausführungsbeispiel der vorliegenden Erfin­ dung;

Fig. 2 ein Blockschaltbild eines näheren Aufbaus der Takter­ zeugungsschaltung 2 gemäß dem Ausführungsbeispiel der vorlie­ genden Erfindung;

Fig. 3 ein Blockschaltbild des Aufbaus jeweils der ersten und zweiten digitalen Verzögerungsleitungen, die in der in Fig. 2 gezeigten Takterzeugungsschaltungen enthalten sind;

Fig. 4 ein Blockschaltbild des Aufbaus jeweils der ersten und zweiten Verzögerungsschaltungen die in der in Fig. 2 gezeig­ ten Takterzeugungsschaltung enthalten sind;

Fig. 5 ein Zeitdiagramm mit Zeitnacheilungen zwischen einem an der Taktverzögerungsschaltung gemäß Fig. 4 anliegenden Taktsignal und Taktsignalen, die durch acht parallele Fein­ verzögerungselemente und ein in der Taktverzögerungsschaltung enthaltenes Grenzwertverzögerungselement verzögert wurden;

Fig. 6 ein Blockschaltbild des Aufbaus einer Schleifensteuer­ schaltung der Takterzeugungsschaltung gemäß dem Ausführungs­ beispiel und ihrer peripheren Schaltungen;

Fig. 7 ein Blockschaltbild des Aufbaus jeweils der ersten und zweiten Taktverzögerungseinstellschaltung, die in der in Fig. 2 gezeigten Takterzeugungsschaltung enthalten sind;

Fig. 8 ein Zeitdiagramm der Operationssequenz der Takterzeu­ gungsschaltung, die in einer integrierten Schaltung inte­ griert werden kann, gemäß dem Ausführungsbeispiel der vorlie­ genden Erfindung, nachdem ein externes Rücksetzsignal mit LOW-Pegel an diese angelegt wurde;

Fig. 9 zeigt ein Zeitdiagramm der Operationssequenz der Tak­ terzeugungsschaltung gemäß dem Ausführungsbeispiel der vor­ liegenden Erfindung, nachdem die Periode des vervielfachten Taktsignals konstant gehalten wurde;

Fig. 10 ein Zeitdiagramm der Operationssequenz der Takterzeu­ gungsschaltung gemäß dem Ausführungsbeispiel der vorliegenden Erfindung, wenn die Länge der vier Perioden des vervielfach­ ten Taktsignals länger ist als die Periode des externen Takt­ signals;

Fig. 11 ein Blockschaltbild einer bekannten Takterzeugungs­ schaltung;

Fig. 12 einen schematischen Schaltplan des Aufbaus einer be­ kannten Verzögerungseinstellungsschaltung und einer digitalen Verzögerungsleitung;

Fig. 13 ein Zeitdiagramm eines Beispiels der Operation einer bekannten Oszillatorschaltung;

Fig. 14 ein Zeitdiagramm des gegenseitigen Zeitbezugs zwi­ schen durch die bekannte Takterzeugungsschaltung erzeugten vervielfachten und phasenverriegelten Taktsignalen und einem Bezugstaktsignal; und

Fig. 15 ein Blockschaltbild einer bekannten Phasenregel­ schleife.

Bezugnehmend auf Fig. 1 ist ein Blockschaltbild des Aufbaus eines Takterzeugungssystems gemäß einem Ausführungsbeispiel der vorliegenden Erfindung gezeigt, das in eine integrierte Schaltung integriert werden kann. Die integrierte Schaltung kann unter Verwendung eines CMOS-Halbleiterprozesses gebildet werden. In der Zeichnung kennzeichnet das Bezugszeichen 1 ei­ nen Takteingangsanschluß, über den das Takterzeugungssystem ein externes Taktsignal empfangen kann, das einer Oszillator­ schaltung und einer Phasensynchronisationsschaltung des Tak­ terzeugungssystems als ein Bezugstaktsignal zugeführt wird, 2 eine Takterzeugungsschaltung zum Vervielfachen der Frequenz des an dem Takteingangsanschluß 1 anliegenden externen Takt­ signals, um ein internes Taktsignal mit einer ein genaues ganzzahliges Vielfaches der Eingangsfrequenz darstellenden Frequenz zu erzeugen, 3 eine Zweiphasentakterzeugungsschal­ tung zum Invertieren der Phase des internen Taktsignals der Takterzeugungsschaltung 2, um sowohl ein invertiertes inter­ nes Taktsignal als auch das an dieser anliegende interne Taktsignal bereit zustellen, 4 und 5 vorgeschaltete invertie­ rende Verstärkerpuffer zum Invertieren und Verstärken eines entsprechenden der beiden durch die Zweiphasentakterzeugungs­ schaltung 3 bereitgestellten internen Taktsignale, 10 eine in die integrierte Schaltung eingebaute interne Schaltung, und 7 und 8 invertierende Verstärkerpuffer, die den vorgeschalteten invertierenden Verstärkerpuffern 4 oder 5 nachgeschaltet sind, zum Invertieren und Verstärken der Ausgangssignale der invertierten Verstärkerpuffer 4 und 5, um das verstärkte in­ terne Taktsignal bzw. das verstärkte invertierte interne Taktsignal der internen Schaltung 10 zuzuführen.

Weiterhin kennzeichnen die Bezugszeichen 6 und 9 invertieren­ de Verstärkerpuffer zum Invertieren und Verstärken der Aus­ gangssignale der vorgeschalteten invertierenden Verstärker­ puffer 4 und 5, um die invertierten und verstärkten Ausgangs­ signale mit denselben Perioden wie die beiden zu den internen Schaltungen 10 verteilten internen Taktsignale und in Phase mit diesen als Rückkopplungstaktsignale der Takterzeugungs­ schaltung 2 zuzuführen, und 11 einen Rücksetzeingangsan­ schluß, an den ein externes Rücksetzsignal angelegt wird.

Bezugnehmend auf Fig. 2 ist ein Blockschaltbild dargestellt mit dem näheren Aufbau der Takterzeugungsschaltung 2 gemäß dem Ausführungsbeispiel der vorliegenden Erfindung. In der Figur kennzeichnet das Bezugszeichen 12 eine Oszillatorschal­ tung zum Vervielfachen der Frequenz des über den Taktein­ gangsanschluß 1 an diese angelegten externen Taktsignals, um ein vervielfachtes Taktsignal zu erzeugen mit einer Frequenz, die ein genaues ganzzahliges Vielfaches der Eingangsfrequenz ist, und 13 eine Phasensynchronisationsschaltung zum Verzö­ gern des vervielfachten Taktsignals der Oszillatorschaltung 12 um ein spezifiziertes Zeitintervall in solcher Weise, daß das externe Taktsignal mit dem rückgekoppelten Taktsignal des Rückkoppelinvertierverstärkungspuffers 6 synchronisiert ist, um das auf diese Weise verzögerte vervielfachte Taktsignal der Zweiphasentakterzeugungsschaltung 3 als internes Taktsi­ gnal zuzuführen.

Das Bezugszeichen 14 kennzeichnet einen Schleifeninvertierer zum Invertieren des an diesem anliegenden vervielfachten Taktsignals, 15 eine Festverzögerungsschaltung zum Verzögern des Ausgangssignals des Schleifeninvertierers 14 um ein fe­ stes Zeitintervall, 16 eine erste digitale Verzögerungslei­ tung oder DDL zum Verzögern des Ausgangssignals der Festver­ zögerungsschaltung 15 um ein durch ein an dieser anliegendes Verzögerungseinstellsignal bestimmtes variables Zeitinter­ vall, 17 eine erste Taktverzögerungsschaltung zum Verzögern des Ausgangssignals der ersten DDL 16 um ein durch ein an dieser anliegendes Verzögerungseinstellsignal bestimmtes spe­ zifiziertes Zeitintervall, und 21 eine Schleifensteuerschal­ tung, die das Ausgangssignal der ersten Taktverzögerungs­ schaltung 17 empfängt und der Phasensynchronisationsschaltung 13 das vervielfachte Taktsignal zuführt. Die Verzögerungs­ schleife umfassend den Schleifeninvertierer 14, die Festver­ zögerungsschaltung 15, die erste DDL 16, die erste Taktverzö­ gerungsschaltung 17 und die Schleifensteuerschaltung 21 wird in dieser Beschreibung im folgenden als Vervielfachungsverzö­ gerungsschleife bezeichnet.

Das Bezugszeichen 18 kennzeichnet einen halbierenden (oder ½-) Frequenzteiler oder Frequenzhalbierer zum Teilen der Fre­ quenz des an dem Takteingangsanschluß 1 anliegenden externen Taktsignals durch 2, um ein frequenzgeteiltes externes Takt­ signal zu erzeugen mit einer Periode, die die doppelte Länge des externen Taktsignals aufweist, und 100 einen Invertierer zum Invertieren des Ausgangssignals DL-OUT der ersten Takt­ verzögerungsschaltung 17, 19 einen ersten Komparator zum Ver­ gleichen der Phase des frequenzgeteilten externen Taktsignals mit der des invertierten Ausgangssignals DL-OUT* des Inver­ tierers 100, um ein erstes Phasendifferenzsignal zu erzeugen, daß eine Phasenabweichung des invertierten Signals DL-OUT* von der Phase des frequenzgeteilten externen Taktsignals an­ gibt, und 20 eine erste Verzögerungseinstellschaltung zum Er­ zeugen und Bereitstellen erster Verzögerungseinstellsignale mit jeweils einem durch das erste Phasendifferenzsignal des ersten Phasenkomparators 19 bestimmten Wert sowohl für die erste DDL 16 als auch die erste Taktverzögerungsschaltung 17.

Das Bezugszeichen 22 kennzeichnet eine Verriegelungserfas­ sungsschaltung zum Überwachen des ersten Phasendifferenzsi­ gnals des ersten Phasenkomparators 19 und zum Erzeugen eines Verriegelungssignals, falls die Verriegelungserfassungsschal­ tung 22 feststellt, daß sich das erste Phasendifferenzsignal während einer vorbestimmten Zeitperiode nicht geändert hat, und 23 ein ODER-Gatter, das ein an den Rücksetzeingangsan­ schluß 11 angelegtes externes Rücksetzsignal und ein Zwangs­ rücksetzsignal von der Schleifensteuerschaltung 21 empfängt, und ein internes Rücksetzsignal sowohl der Verriegelungser­ fassungsschaltung 22 als auch der ersten Verzögerungsein­ stellschaltung 20 zuführt, falls zumindest eines der Ein­ gangssignale einen HIGH-Pegel aufweist.

Das Bezugszeichen 24 kennzeichnet eine zweite digitale Verzö­ gerungsleitung oder DDL, die auf das Verriegelungssignal der Verriegelungserfassungsschaltung 22 anspricht, zum Verzögern des vervielfachten Taktsignals der Oszillatorschaltung 12 um ein spezifiziertes Zeitintervall, das durch ein an dieser an­ liegendes Verzögerungseinstellsignal bestimmt wird, und zum Zuführen des verzögerten Ausgangssignals als ein phasenver­ riegeltes Taktsignal, d. h. ein internes Taktsignal, zu der Zweiphasentakterzeugungsschaltung 3.

Das Bezugszeichen 26 kennzeichnet einen zweiten Phasenkompa­ rator zum Vergleichen der Phase des Rückkopplungstaktsignals des Rückkopplungsinvertierverstärkungspuffers 6 mit der des an dem Takteingangsanschluß 1 anliegenden externen Taktsi­ gnals, um ein zweites Phasendifferenzsignal bereitzustellen, das eine Phasenabweichung des Rückkopplungstaktsignals von der Phase des externen Taktsignals angibt, und 27 eine zweite Verzögerungseinstellschaltung zum Bereitstellen zweiter Ver­ zögerungseinstellsignale jeweils mit einem durch das zweite Phasendifferenzsignal des zweiten Phasenkomparators 26 be­ stimmten Wert zu der zweiten DDL 24 bzw. auch der zweiten Taktverzögerungsschaltung 25.

Bezugnehmend auf Fig. 3a ist ein Blockschaltbild dargestellt des Aufbaus der ersten und zweiten DDL 6 und 24. In der Zeichnung kennzeichnet das Bezugszeichen 28 ein DDL- Verzögerungselement mit einem Eingangsanschluß, an dem ein Taktsignal angelegt wird, und einen weiteren Eingangsanschluß der mit dem Ausgangsanschluß des weiteren DDL-Verzögerungs­ elements verbunden ist, falls das andere DDL-Verzögerungsele­ ment vorhanden ist. Ein Eingangsanschluß des ersten DDL-Ver­ zögerungselements 28, das als erste Stufe der DDL vorgesehen ist, ist anstelle des Ausgangs des anderen DDL-Verzögerungs­ elements mit einem Massepotential verbunden. Die erste DDL 16 des Ausführungsbeispiels umfaßt 96 in Reihe geschaltete DDL- Verzögerungselemente 28. Die erste DDL 27 des Ausführungsbei­ spiels enthält 32 in Reihe geschaltete DDL-Verzögerungsele­ mente 28.

Bezugnehmend auf Fig. 3b ist ein schematischer Schaltplan des Aufbaus eines in der ersten und zweiten DDL enthaltenen DDL- Verzögerungselements 28 dargestellt. In der Zeichnung kenn­ zeichnen die Bezugszeichen 29 und 30 CMOS-Invertierer jeweils zum Invertieren eines Eingangssignals, 36 einen Invertierer zum Invertieren eines Verzögerungseinstellsignals der Verzö­ gerungseinstellschaltung 20 oder 27, 31 einen ersten p-Kanal- Transistor, der zwischen den CMOS-Invertierer 29 und eine ho­ he Spannungsversorgung geschaltet ist und an dessen Gate das Verzögerungseinstellsignal angelegt wird, 32 einen zweiten n- Kanal-Transistor, der zwischen den anderen CMOS-Invertierer 30 und die hohe Spannungsversorgung geschaltet wird und an dessen Gate das durch den Invertierer 36 invertierte Verzöge­ rungseinstellsignal angelegt wird, 33 einen ersten n-Kanal- Transistor, der zwischen den CMOS-Invertierer 29 und eine niedrige Spannungsversorgung geschaltet wird und an dessen Gate das invertierte Verzögerungseinstellsignal des Invertie­ rers 36 angelegt wird, 34 einen zweiten n-Kanal-Transistor, der zwischen den anderen CMOS-Invertierer 30 und die niedrige Spannungsversorgung geschaltet ist und an dessen Gate das Verzögerungseinstellsignal angelegt wird, und 35 einen weite­ ren Invertierer, an dessen Eingang die Ausgangssignale der beiden CMOS-Invertierer 29 und 30 gemeinsam angelegt werden.

Im Betrieb werden der erste p-Kanal-Transistor 31 und der er­ ste n-Kanal-Transistor 33 eingeschaltet, während der zweite p-Kanal-Transistor 32 und der zweite n-Kanal-Transistor 34 abgeschaltet werden, wenn das an ein DDL-Verzögerungselement 28 gemäß Fig. 3b angelegte Verzögerungseinstellsignal einen HIGH-LOW-Übergang durchführt. Als Resultat wird danach dem Invertierer 35 die Invertierung eines an dem CMOS-Invertierer 29 anliegenden Taktsignals zugeführt, so daß das DDL- Verzögerungselement 28 das Taktsignal um ein spezifiziertes Zeitintervall verzögert, das die zweifache Länge der durch den CMOS-Invertierer bereitgestellten Verzögerung aufweist. Führt dagegen das an das eine DDL-Verzögerungselement 28 ge­ mäß Fig. 3b angelegte Verzögerungseinstellsignal einen LOW- HIGH-Übergang durch, so werden der zweite p-Kanal-Transistor 32 und der zweite n-Kanal-Transistor 34 eingeschaltet, wäh­ rend der erste p-Kanal-Transistor 31 und der erste n-Kanal- Transistor 33 abgeschaltet werden. Als Resultat verzögert das DDL-Verzögerungselement 28 ein an dem anderen CMOS-Inver­ tierer 30 anliegendes Taktsignal um ein spezifiziertes Zei­ tintervall, das die zweifache Länge der durch den CMOS-Inver­ tierer verursachten Verzögerung aufweist. Somit kann das eine DDL-Verzögerungselement 28 entweder das Ausgangssignal eines unmittelbar vorgeschalteten DDL-Verzögerungselements 28 oder ein an die erste oder zweite DDL 16 oder 27 angelegtes Takt­ signal um die vorbestimmte Zeitverzögerung entsprechend dem Pegel des daran anliegenden Verzögerungseinstellsignals ver­ zögern. Dementsprechend können die erste und zweite DDL 16 und 27 ein an diesen anliegendes Taktsignal um eine spezifi­ zierte Zeitverzögerung verzögern, die in Schritten der durch ein DDL-Verzögerungselement 28 verursachten Verzögerung ent­ sprechend dem Wert des an diesen anliegenden Verzögerungsein­ stellsignals variabel ist. Mit anderen Worten kann die 96 in Serie geschaltete DDL-Verzögerungselemente 28 enthaltende er­ ste DDL 16 eine variable Zeitverzögerung im Bereich von Δd bis 96Δd in Schritten von Δd erzeugen, wobei Δd die durch ein DDL-Verzögerungselement 28 bereitgestellte Zeitverzöge­ rung ist, d. h. die Verzögerungsstufe der ersten DDL 16.

Bezugnehmend auf Fig. 4 ist ein Blockschaltbild des Aufbaus der ersten und zweiten Taktverzögerungsschaltung 17 und 25 dargestellt. In der Zeichnung kennzeichnet das Bezugszeichen 37 eine Feinverzögerungsschaltung zum Verzögern eines an die­ ser anliegenden Taktsignals um eine spezifizierte, sehr kurze oder feine Verzögerung, die durch ein an diese angelegtes Verzögerungseinstellsignal bestimmt wird, 38 ein Grenzwert­ verzögerungselement mit zwei DDL-Verzögerungselementen 28 ge­ mäß Fig. 3b zum Verzögern des gleichen Taktsignals, wie das in die Feinverzögerungsschaltung 37 eingegebene, um ein spe­ zifiziertes Zeitintervall oder Verzögerung, die die zweifache Länge der durch ein DDL-Verzögerungselement 28 verursachten Verzögerung aufweisen, und 40 einen Verzögerungstaktselektor zum Auswählen und Bereitstellen entweder des Ausgangssignals der Feinverzögerungsschaltung 37 oder des Ausgangssignals des Grenzwertverzögerungselements 38.

Die erste und zweite Verzögerungsschaltung 17 und 25 des Aus­ führungsbeispiels können 8 parallelgeschaltete Feinverzöge­ rungselement 41 bis 48 enthalten, jeweils zum Verzögern eines an diesen anliegenden Taktsignals um eine spezifizierte Zeit­ verzögerung. Die durch die Vielzahl von Feinverzögerungsele­ menten 41 bis 48 verursachten Zeitverzögerungen sind unter­ schiedlich. Das Bezugszeichen 58 kennzeichnet einen Verzöge­ rungseinstellselektor zum Auswählen eines durch ein Feinver­ zögerungselement verzögerten Taktsignals, das die dem Wert des an diesem anlegenden Verzögerungseinstellsignal entspre­ chende Zeitverzögerung erzeugt, aus der Vielzahl von verzö­ gerten Taktsignalen der Vielzahl von Feinverzögerungselemen­ ten 41 bis 48. Das Bezugszeichen 39 kennzeichnet eine Verzö­ gerungsschaltung zum Verzögern des Ausgangssignals des Grenz­ wertverzögerungselements 38 um dieselbe Zeitverzögerung, wie die durch den Verzögerungseinstellselektor 58 verursachte.

Bezugnehmend auf Fig. 5 ist ein Zeitdiagramm dargestellt mit Zeitnacheilungen zwischen einem an die Taktverzögerungsschal­ tung 17 oder 25 angelegten Taktsignal und Taktsignalen, die durch das erste bis achte Feinverzögerungselement 41 bis 48 und das Grenzwertverzögerungselement 38 der Taktverzögerungs­ schaltung 17 oder 25 verzögert wurden. In der Zeichnung han­ delt es sich bei dem ersten verzögerten Taktsignal um das durch die erste Feinverzögerungsschaltung 41 verzögerte Aus­ gangssignal. Die Zeitverzögerung des durch die erste Zeitver­ zögerungsschaltung 41 erzeugten Ausgangssignals ist die kleinste der durch die Taktverzögerungsschaltung bereitge­ stellten Zeitverzögerungen. In gleicher Weise handelt es sich bei dem zweiten bis achten verzögerten Taktsignal um durch das entsprechende zweite bis achte Feinverzögerungselement 42 bis 48 verzögerte Ausgangssignale. Die Zeitverzögerung des durch das achte Feinverzögerungselement 48 erzeugten Aus­ gangssignals ist die größte der durch die Feinverzögerungs­ schaltung 37 der Taktverzögerungsschaltung bereitgestellten Zeitverzögerungen. Gemäß Fig. 5 sind die durch die Vielzahl von Feinverzögerungselementen 41 bis 48 bereitgestellte Zeit­ verzögerungen so eingestellt, daß sie sich in einem Bereich von der durch ein DDL-Verzögerungselement 28 verursachten Zeitverzögerung Δd bis zu weniger als dem doppelten der Zeit­ verzögerung Δd befinden und in Schritten von einem Achtel der durch das eine DDL-Verzögerungselement 28 verursachten Zeit­ verzögerung ansteigen. Mit anderen Worten ist das i-te (i = 2 bis 8) verzögerte Taktsignal gegenüber dem (i-1)-ten verzö­ gerten Taktsignal um das vorbestimmte Zeitintervall (Δd/8), d. h. den Verzögerungsschritt, weiterverzögert. Das erste Feinverzögerungselement 41 kann das Eingangstaktsignal um dieselbe Zeitverzögerung (Δd) verzögern, wie die durch ein DDL-Verzögerungselement 28 bereitgestellte. Des weiteren kann das Grenzwertverzögerungselement 38 das Eingangstaktsignal um ein spezifiziertes Zeitintervall verzögern, das die doppelte Länge der durch ein DDL-Verzögerungselement 28 verursachten Zeitverzögerung Δd aufweist. Somit kann jede der ersten und zweiten Taktverzögerungsschaltung 17 und 25 ihre Zeitverzöge­ rung auf einen Wert zwischen Δd und (Δd + 7Δd/8) in Schrit­ ten von (Δd/8) einstellen. Wird die Takterzeugungsschaltung beispielsweise auf einer integrierten CMOS-Schaltung gebil­ det, so können die Gatebreite und -länge der in einem Verzö­ gerungselement enthaltenen Transistoren und die mit den Aus­ gängen der Transistoren verbundenen Lastwiderstände so einge­ stellt werden, daß die durch die Vielzahl von Feinverzöge­ rungselementen zu verursachenden Zeitverzögerungen auf die vorgenannten gewünschten Werte eingestellt werden. Mit zuneh­ mender Gatebreite wird die Verzögerungszeit verkürzt. Mit ab­ nehmender Gatelänge wird die Verzögerungszeit verlängert. Mit zunehmenden Lastwiderstand wird die Verzögerungszeit verlän­ gert.

In Fig. 4 kennzeichnet das Bezugszeichen 40a einen Verstär­ kungspuffer zum Verstärken des Ausgangssignals der Feinverzö­ gerungsschaltung 37, 40b einen weiteren Verstärkungspuffer zum Verstärken des Ausgangssignals der Verzögerungsschaltung 39, 40c ein NAND-Gatter zum Realisieren einer logischen NAND- Verknüpfung der Ausgangssignale der Verstärkungspuffer 40a und 40b, 40d ein NOR-Gatter zum Realisieren einer logischen NOR-Verknüpfung der Ausgangssignale der Verstärkungspuffer 40a und 40b, 40e einen Selektor zum Auswählen entweder des Ausgangssignals des NAND-Gatters 40c oder des Ausgangssignals des NOR-Gatters 40d entsprechend dem Pegel des an der Takt­ verzögerungsschaltung anliegenden Taktsignals, und 40f einen Ausgangspuffer zum Invertieren und Verstärken des Ausgangs­ signals des Selektors 40e. Weist das an der Taktverzögerungs­ schaltung 17 oder 25 gemäß Fig. 4 anliegende Taktsignal einen logischen HIGH-Pegel auf, so wählt der Selektor 40e das Aus­ gangssignal des NOR-Gatters 40d aus und führt dieses dem Aus­ gangspuffer 40f. Weist das an der Taktverzögerungsschaltung 17 oder 25 anliegende Taktsignal einen logischen LOW-Pegel auf, so wählt der Selektor 40e das Ausgangssignal des NAND- Gatters 40c aus und führt dieses dem Ausgangspuffer 40f zu. Dementsprechend stellt die Taktverzögerungsschaltung 17 oder 25 dasjenige der beiden Taktsignale der Feinverzögerungs­ schaltung 37 und der Verzögerungsschaltung 39 über den Aus­ gangspuffer 40f als Ausgangssignal DL-OUT bereit, dessen Pha­ se gegenüber der Phase des anderen vorauseilt, d. h. das frü­ her als das andere in den Verzögerungstaktselektor 40 einge­ geben wurde. Obwohl Temperaturänderungen, Versorgungsspan­ nungsänderungen, oder Änderungen im CMOS-Prozeß zu einer Si­ tuation führen, daß die durch das achte Feinverzögerungsele­ ment 48 verursachte Zeitverzögerung länger ist als die durch die beiden DDL-Verzögerungselemente 28 verursachte Verzöge­ rung, kann die Phase des durch die Taktverzögerungsschaltung bereitgestellten Taktsignals nicht um die durch ein DDL- Verzögerungselement 28 verursachte Verzögerungszeit oder mehr zusätzlich verändert werden.

Bezugnehmend auf Fig. 6 ist ein Blockschaltbild dargestellt mit dem Aufbau der Schleifensteuerschaltung 21 des Ausfüh­ rungsbeispiels und ihrer peripheren Schaltungen. In der Zeichnung kennzeichnet das Bezugszeichen 21a ein erstes Flip- Flop zum Bereitstellen eines Verzögerungsstartsignals DL-SET mit HIGH-Pegel im Ansprechen auf eine ansteigende Flanke des externen Taktsignals, und zum darauffolgenden Veranlassen des Verzögerungsstartsignals DL-SET zum Durchführen eines HIGH- LOW-Übergangs, wenn das Ausgangssignal DL-OUT der ersten Taktverzögerungsschaltung 17 einen HIGH-LOW-Wechsel durch­ führt, 21b ein ODER-Gatter zum Realisieren einer logischen ODER-Verknüpfung zwischen dem Verzögerungsstartsignal DL-SET und dem Ausgangssignal DL-OUT der Taktverzögerungsschaltung 17, 21c ein zweites Flip-Flop zum Bereitstellen eines Verzö­ gerungsaktivierungssignals DL-ACT mit HIGH-Pegel im Anspre­ chen auf eine ansteigende Flanke des externen Taktsignals, 21d ein UND-Gatter zum Realisieren einer logischen UND- Verknüpfung zwischen dem Verzögerungsaktivierungssignal DL- ACT und dem Ausgangssignal des ODER-Gatters 21b, 21e einen Impulszähler zum Zählen der Anzahl abfallender Flanken des an diesem anliegenden Ausgangssignals des UND-Gatters 21d, nach­ dem der Impulszähler 21e eine ansteigende Flanke des externen Taktsignals empfangen hat, und zum Zuführen eines FF- Rücksetzsignals zu dem zweiten Flip-Flop 21c, wenn er einen vorbestimmten Zählwert, bei diesem Ausführungsbeispiel die Zahl 4, erreicht hat, und 21f ein drittes Flip-Flop zum Zwi­ schenspeichern des Pegels des Verzögerungsaktivierungssignals DL-ACT des zweiten Flip-Flops 21c bei einer ansteigenden Flanke des externen Taktsignals und zum Zuführen eines Zwangsrücksetzsignals mit dem zwischengespeicherten Pegel zu dem ODER-Gatter 23 der in Fig. 2 gezeigten Oszillatorschal­ tung. Wenn das Verzögerungsaktivierungssignal DL-ACT einen HIGH-LOW-Übergang durchführt, dann wird der Impulszähler 21e zurückgesetzt.

Empfängt die Schleifensteuerschaltung 21 eine ansteigende Flanke des externen Taktsignals, so stellt das erste Flip- Flop 21a eine Verzögerungsstartsignal DL-SET mit HIGH-Pegel bereit. Gleichzeitig stellt das zweite Flip-Flop 21c ein Ver­ zögerungsaktivierungssignal DL-ACT mit HIGH-Pegel bereit, und der Impulszähler 21e wird in einen Zustand versetzt, in dem er abfallende Flanken des Ausgangssignals des UND-Gatters 21d zählen kann. Dementsprechend stellt das ODER-Gatter 21b ein Ausgangssignal mit logischem HIGH-Pegel bereit und das UND- Gatter 21d daher ein Ausgangssignal mit logischem HIGH-Pegel. Das Ausgangssignal des Schleifeninvertierers 14 führt dann einen HIGH-LOW-Übergang durch. Danach führt das Ausgangs­ signal der Festverzögerungsschaltung 15 nach Ablauf einer fe­ sten Zeitverzögerung einen HIGH-LOW-Übergang durch. Das Aus­ gangssignal der ersten DDL 16 führt dann nach Ablauf einer vorbestimmten Zeitverzögerung einen HIGH-LOW-Übergang durch. In gleicher Weise führt das Ausgangssignal der ersten Takt­ verzögerungsschaltung 17 dann nach Ablauf eines vorbestimmten Zeitintervalls einen HIGH-LOW-Übergang durch. Als Resultat wird das erste Flip-Flop 21a zurückgesetzt, und das Verzöge­ rungsstartsignal DL-SET führt einen HIGH-LOW-Übergang durch. Danach führt das Ausgangssignal des ODER-Gatter 21b einen HIGH-LOW-Übergang und das Ausgangssignal des UND-Gatters 21d einen HIGH-LOW-Übergang durch. Die Vervielfachungsverzöge­ rungsschleife erzeugt somit einen Taktimpuls mit einer der durch die Vervielfacherverzögerungsschleife bereitgestellten Zeitverzögerung entsprechenden Impulsdauer und stellt diesen bereit.

In der Zwischenzeit zählt der Impulszähler 21e die abfallen­ den Flanken des durch die Vervielfachungsverzögerungsschleife erzeugten vervielfachten Taktsignals. Erreicht der Impulszäh­ ler 21e den Wert 4, so führt er dem zweiten Flip-Flop 21c ein Rücksetzsignal zu. Das zweite Flip-Flop 21c veranlaßt dann einen HIGH-LOW-Übergang des Verzögerungsaktivierungssignals DE-ACT mit dem Ergebnis, daß die Vervielfachungsverzögerungs­ schleife einen zwangsweisen Übergang des Ausgangssignals auf einen logischen LOW-Pegel verursacht und ihr Ausgangssignal dann auf dem logischen LOW-Pegel beibehält, d. h. die Verviel­ fachungsverzögerungsschleife erzeugt keine weiteren Taktim­ pulse, bis die Schleifensteuerschaltung 21 die nächste an­ steigende Flanke des externen Taktsignals empfängt.

Dementsprechend erzeugt die Vervielfachungsverzögerungs­ schleife ein Taktsignal mit vier Taktimpulsen mit jeweils ei­ ner Impulsdauer derselben Länge wie die durch die Vervielfa­ chungsverzögerungsschleife bereitgestellte Gesamtzeitverzöge­ rung, und drei Niedrigpegelintervallen, deren Länge mit der Impulsdauer übereinstimmt, während einer Zeitperiode zwischen dem Augenblick eines LOW-HIGH-Übergangs des Verzögerungs­ startsignals DL-SET und dem Augenblick eines HIGH-LOW- Übergangs des Verzögerungsaktivierungssignals DL-ACT. Das in der Vervielfachungsverzögerungsschleife erzeugte vervierfach­ te Taktsignal wird dann der Phasensynchronisationsschaltung 2 zugeführt. Empfängt die Schleifensteuerschaltung 21 dann die nächste ansteigende Flanke des externen Taktsignals, so zwi­ schenspeichert das dritte Flip-Flop 21f das Verzögerungsakti­ vierungssignal DL-ACT und stellt danach ein Zwangsrücksetzsi­ gnal mit demselben Pegel wie das zwischengespeicherte Verzö­ gerungsaktivierungssignal bereit.

Bezugnehmend auf Fig. 7 ist ein Blockschaltbild des Aufbaus einer jeden der ersten und zweiten Verzögerungseinstellschal­ tungen 20 und 27 dargestellt. In der Zeichnung kennzeichnet das Bezugszeichen 59 einen Zähler, der sich um den Wert eins inkrementiert, wenn das Phasendifferenzsignal des ersten oder zweiten Phasenkomparators 19 oder 26 gemäß Fig. 2 angibt, daß das Taktsignal weiter verzögert werden sollte, und sich ande­ renfalls um den Wert eins dekrementiert, 49 ein Höchstbitde­ kodierer zum Erzeugen und Zuführen eines Verzögerungsein­ stellsignals mit einem den höherwertigen Bits des Zählers 59 entsprechenden Wert zu der ersten oder zweiten DDL 16 oder 24, und 50 einen Niedrigstbitdekoder zum Erzeugen und Zufüh­ ren eines Verzögerungseinstellsignals mit einem den verblei­ benden niederwertigen Bits des Zählers 59 entsprechenden Wert zu der ersten oder zweiten Taktverzögerungsschaltung 17 oder 25. In der ersten Verzögerungseinstellschaltung 20 handelt es sich bei dem Zähler 59 um einen 10-Bit-Zähler, und der Höchstbitdekoder 49 erzeugt ein Verzögerungseinstellsignal für die erste DDL 16 aus den höchstwertigen sieben Bits des 10-Bit-Zählwerts und der Niedrigstbitdekoder 50 erzeugt ein Verzögerungseinstellsignal für die erste Taktverzögerungs­ schaltung 17 aus den niedrigstwertigen drei Bits des 10-Bit- Zählwerts. In der zweiten Verzögerungseinstellschaltung 27 handelt es sich bei dem Zähler 59 um einen 8-Bit-Zähler, und der erste Dekodierer 49 erzeugt ein Verzögerungseinstellsi­ gnal für die zweite DDL 24 aus den höchstwertigen fünf Bits des 8-Bit-Zählwerts, und der zweite Dekodierer 50 erzeugt ein Verzögerungseinstellsignal für die zweite Taktverzögerungs­ schaltung 25 aus den niedrigstwertigen drei Bits des 8-Bit- Zählwerts.

Bezugnehmend auf Fig. 8 ist ein Zeitdiagramm der Operations­ sequenz der Takterzeugungsschaltung dargestellt, die in eine integrierte Schaltung integriert werden kann, gemäß dem Aus­ führungsbeispiel der vorliegenden Erfindung, nachdem ein ex­ ternes Rücksetzsignal mit LOW-Pegel an diese angelegt wurde. Gemäß der Zeichnung wird der Zählwert des Zählers 59 der er­ sten Verzögerungseinstellschaltung 20 auf einen 10-Bit- Binärwert 0000001000 eingestellt, unmittelbar nachdem ein ex­ ternes Rücksetzsignal mit LOW-Pegel an die Takterzeugungs­ schaltung angelegt wurde. Danach teilt der Frequenzhalbierer 18 die Frequenz des externen Taktsignals durch 2, um ein fre­ quenzgeteiltes Taktsignal mit einer Frequenz zu erzeugen, die der Hälfte der Eingangsfrequenz entspricht, wenn die Oszilla­ torschaltung 12 über den Takteingangsanschluß 1 eine anstei­ gende Flanke des externen Taktsignals empfängt. Gleichzeitig führt das erste Flip-Flop 21a der Schleifensteuerschaltung 21 dem ODER-Gatter 21b ein Verzögerungsstartsignal DL-SET mit HIGH-Pegel zu, und das zweite Flip-Flop 21c dem UND-Gatter 21d ein Verzögerungsaktivierungssignal DL-ACT mit HIGH-Pegel.

Als Resultat führt das Ausgangssignal des UND-Gatters 21d ei­ nen LOW-HIGH-Übergang durch. Die erste ansteigende Flanke des vervierfachten Taktsignals wird somit erzeugt.

Andererseits erzeugt der Höchstbitdekodierer 49 der ersten Verzögerungseinstellschaltung 20 aus den höchstwertigen sie­ ben Bits des Zählers 59 ein Verzögerungseinstellsignal und führt dieses der ersten DDL 16 zu, und der Niedrigstbitdeko­ dierer 50 der ersten Verzögerungseinstellschaltung erzeugt aus den niedrigstwertigen drei Bits des Zählers 59 ein Verzö­ gerungseinstellsignal und führt dieses der ersten Taktverzö­ gerungsschaltung 17 zu. Wie vorstehend erwähnt, stellt der Höchstbitdekodierer 49 ein Verzögerungseinstellsignal bereit zum Veranlassen der ersten DDL 16 zum Verzögern des Ausgangs­ signals des Schleifeninvertierers 14 unter Verwendung ledig­ lich eines DDL-Verzögerungselements 28, da der Zählwert des Zählers 59 unmittelbar nach dem Rücksetzen der Oszillator­ schaltung 12 auf einen Binärwert 0000001000 gesetzt wird. Mit anderen Worten setzt der Höchstbitdekodierer 49 die durch die erste DDL 16 zu verursachende variable Zeitverzögerung auf Δd, wobei Δd die durch ein DDL-Verzögerungselement 28 bereit­ gestellte Zeitverzögerung ist. Andererseits setzt der Nied­ rigstbitdekodierer 50 die durch die erste Taktverzögerungs­ schaltung 17 zu verursachende Zeitverzögerung auf die kürze­ ste Zeitverzögerung, bei diesem Ausführungsbeispiel auf Δd. Dementsprechend ergibt sich die durch die Vervielfachungsver­ zögerungsschleife bereitgestellte Gesamtzeitverzögerung aus (Δd + ΔD), wobei Δd die durch die erste DDL 16 bereitge­ stellte Verzögerung ist und ΔD die durch die Verzögerungs­ schleife bereitgestellte konstante Zeitverzögerung, die die kürzeste Verzögerung durch die erste Taktverzögerungsschal­ tung 17, die Verzögerung durch die Festverzögerungsschaltung 15 und die Verzögerungen durch andere in der Verzögerungs­ schleife enthaltene Komponenten umfaßt, mit Ausnahme der er­ sten DDL 16.

Die erste ansteigende Flanke des in die Verzögerungsschleife eingegebenen vervierfachten Taktsignals wird zuerst durch den Schleifeninvertierer 14 invertiert, und danach der Festverzö­ gerungsschaltung 15 als abfallende Flanke zugeführt. Danach wird die abfallende Flanke durch die Festverzögerungsschal­ tung 15, die erste DDL 16 und die erste Taktverzögerungs­ schaltung 17 um die sich aus (Δd + ΔD) ergebende Zeitverzöge­ rung verzögert und danach durch die Taktverzögerungsschaltung 17 als DL-OUT bereitgestellt. Das einen HIGH-LOW-Übergang aus führende Ausgangssignal DL-OUT wird durch den Invertierer 100 gemäß Fig. 2 invertiert und das invertierte Signal DL- OUT* wird an den ersten Phasenkomparator 19 weitergeleitet. Das einen HIGH-LOW-Übergang aus führende Ausgangssignal DL-OUT wird auch dem ersten Flip-Flop 21a als das Rücksetzsignal zu­ geführt. Als Resultat wird das Verzögerungsstartsignal DL-SET negiert. Das Ausgangssignal des ODER-Gatters 21b führt dann einen HIGH-LOW-Übergang durch und danach führt das Ausgangs­ signal des UND-Gatters 21d einen HIGH-LOW-Übergang durch. Als Resultat wird in der Verzögerungsschleife ein Taktimpuls mit einer Impulsdauer derselben Länge wie die durch die Verzöge­ rungsschleife verursachte Zeitverzögerung (Δd + ΔD) erzeugt. Die abfallende Flanke des Taktimpulses wird dann dem Schlei­ feninvertierer 14 zugeführt, und die vorstehende Operation wird in der Verzögerungsschleife wiederholt.

Sobald der Impulszähler 21e jeweils eine ansteigende Flanke des externen Taktsignals empfängt, beginnt er mit dem Zählen der Anzahl abfallender Flanken des durch das UND-Gatter 21d bereitgestellten vervielfachten Taktsignals. Erreicht der Im­ pulszähler 21e den Wert 4, so setzt er das zweite Flip-Flop 21c zurück, um einen HIGH-LOW-Übergang des Verzögerungsakti­ vierungssignals DL-ACT zu verursachen, so daß das Ausgangs­ signal des UND-Gatters 21d auf einem logischen LOW-Pegel ge­ halten wird, bis die nächste ansteigende Flanke des externen Taktsignals in die Schleifensteuerschaltung 21 eingegeben wird. Die Vervielfachungsverzögerungsschleife stoppt somit die weitere Erzeugung von Taktimpulsen. Dementsprechend kann die Vervielfachungsverzögerungsschleife innerhalb einer Peri­ ode des externen Taktsignals vier Perioden des vervielfachten Taktsignals bereitstellen.

Der erste Phasenkomparator 19 vergleicht die Phase des fre­ quenzgeteilten Taktsignals des Frequenzteilers 18 mit der von DL-OUT*. Beispielsweise vergleicht der erste Phasenkomparator 19 die Phase einer jeden abfallenden Flanke des frequenzge­ teilten Taktsignals mit der der abfallenden Flanke des letz­ ten Taktimpulses von DL-OUT*. Der ersten Phasenkomparator 19 führt dann der ersten Verzögerungseinstellschaltung 20 ein die Phasendifferenz zwischen diesen angebendes erstes Phasen­ differenzsignal zu. Gemäß Fig. 8 liegt unmittelbar nach den Rücksetzen der Oszillatorschaltung 12 eine hohe Phasendiffe­ renz zwischen der Phase der abfallenden Flanke des frequenz­ geteilten Taktsignals des Frequenzteilers 18 und der der ab­ fallenden Flanke des letzten Taktimpulses von DL-OUT* vor. Der Zähler 59 der ersten Verzögerungseinstellschaltung 20 in­ krementiert sich entsprechend dem ersten Phasendifferenzsi­ gnal um den Wert 1. Während die Inkrementierung den Wert des durch den Höchstbitdekodierer 59 bereitgestellten Verzöge­ rungseinstellsignals nicht verändert, führt sie zu einem Er­ zeugen und Bereitstellen eines Verzögerungseinstellsignals durch den Niedrigstbitdekodierer 50 zum Veranlassen des Se­ lektors 58 zum Auswählen eines verzögerten Taktsignals aus dem zweiten Feinverzögerungselement 42. Als Resultat wird die durch die Vervielfachungsverzögerungsschleife verursachte Zeitverzögerung beim Beginn der dritten Periode des externen Taktsignals um die Differenz zwischen der durch das erste Feinverzögerungselement 41 und der durch das zweite Feinver­ zögerungselement 42 verursachten Verzögerung erhöht, d. h. den Verzögerungsschritt Δd/8 der ersten Taktverzögerungsschaltung 17, und somit wird die Periode des vervielfachten Taktsignals um 2(Δd/8) oder Δd/4 erhöht.

Danach setzt der Zähler 59 der ersten Verzögerungseinstell­ schaltung seine Inkrementierung um den Wert 1 in Intervallen von zwei Perioden des externen Taktsignals solange fort, bis die Phasendifferenz kleiner oder gleich der vorbestimmten Phasendifferenz ist, falls die Phase der letzten abfallenden Flanke von DL-OUT* immer noch gegenüber der abfallenden Flan­ ke des frequenzgeteilten Taktsignals vorauseilt und die Pha­ sendifferenz zwischen diesen größer ist als die einem vorbe­ stimmten Zeitintervall von Δd/8 entsprechende vorbestimmte Phasendifferenz. Mit der Erhöhung des Zählwerts des Zählers 59 erhöht sich die durch die Kombination der ersten DDL 16 und der ersten Taktverzögerungsschaltung 17 verursachte Ge­ samtzeitverzögerung. Ergibt eine aus den niedrigstwertigen drei Bits des Zählers 59 bestehende Binärzahl den dezimalen Wert n (n = 0 bis 7), so erzeugt der Niedrigstbitdekodierer 50 ein Verzögerungseinstellsignal zum Veranlassen des Selek­ tors 58 zum Auswählen eines verzögerten Taktsignals von dem der Dezimalzahl n entsprechenden (n + 1)-ten Feinverzögerung­ selement. Der Höchstbitdekodierer 59 erzeugt ein Verzöge­ rungseinstellsignal zum Veranlassen der ersten DDL 16 zum Verzögern des Eingangssignals unter Verwendung einer Vielzahl von DDL-Verzögerungselementen 28, wobei sich die Anzahl die­ ser aus einer Dezimalzahl ergibt, die einer die verbleibenden höchstwertigen sieben Bits des Zählers 59 enthaltenden Binär­ zahl entspricht. Als Resultat erhöht sich die durch die Ver­ zögerungsschleife bereitgestellte Zeitverzögerung mit jeder Selbstinkrementierung um den Wert 1 des Zählers 59 der ersten Taktverzögerungsschaltung 17 um den Änderungsschritt oder Verzögerungsschritt Δd/8 der ersten Taktverzögerungsschaltung 17. Mit anderen Worten ergibt sich eine Impulsdauer des ver­ vierfachten Taktsignals von (A₍₁₀₎ × Δd/8 + ΔD), wenn der Zählwert des Zählers 59 den dezimalen Wert A₍₁₀₎ erreicht hat.

Der Zähler 59 führt die Selbstinkrementierung um den Wert 1 in Intervallen von zwei Perioden des externen Taktsignals so­ lange fort, bis sich die Zeitnacheilung zwischen der abfal­ lenden Flanke des frequenzgeteilten externen Taktsignals und der letzten abfallenden Flanke des vervielfachten Taktsignals auf den Verzögerungsschritt Δd/8 der ersten Taktverzögerungs­ schaltung 17 oder weniger verringert hat. Sobald die Zeit­ nacheilung zwischen der abfallenden Flanke des frequenzge­ teilten externen Taktsignals und der letzten abfallenden Flanke des vervielfachten Taktsignals auf den Verzögerungs­ schritt Δd/8 oder weniger abgesunken ist, behält der Zähler 59 der ersten Verzögerungseinstellschaltung 20 die vorliegen­ den Werte der der ersten DDL 16 und der ersten Taktverzöge­ rungsschaltung 17 zugeführten Verzögerungseinstellsignale bei. Die durch die Vervielfachungsverzögerungsschleife verur­ sachte Gesamtzeitverzögerung wird dann konstant gehalten. Die Periode des vervielfachten Taktsignals mit den während einer Periode des externen Taktsignals erzeugten vier Taktimpulsen bleibt somit konstant.

Bezugnehmend auf Fig. 9 ist ein Zeitdiagramm dargestellt mit der Operationssequenz der Takterzeugungsschaltung gemäß dem Ausführungsbeispiel der vorliegenden Erfindung nach dem Kon­ stanthalten der Periode des vervielfachten Taktsignals. Gemäß Fig. 9 stellt die Verriegelungserfassungsschaltung 22 ein Verriegelungssignal bereit, falls der Zählwert des Zählers 59 der ersten Verzögerungseinstellschaltung 20 zum Bestimmen der Periode des vervielfachten Taktsignals während einer vorbe­ stimmten Zeitperiode konstant bleibt. Darüber hinaus werden die Werte der vorliegenden niedrigstwertigen acht Bits des Zählers 59 der ersten Verzögerungseinstellschaltung 20 in den Zähler 59 der zweiten Verzögerungseinstellschaltung 27 einge­ schrieben. Die zweite Verzögerungseinstellschaltung 27 er­ zeugt dann aus dem Zählwert ihres Zählers 59 ein zweites Ver­ zögerungseinstellsignal und führt dieses der zweiten DDL 24 und der zweiten Taktverzögerungsschaltung 25 zu. Als Resultat wird das vervielfachte Taktsignal der Vervielfachungsverzöge­ rungsschleife durch die Kombination der zweiten DDL 24 und der zweiten Taktverzögerungsschaltung 25 um ein durch den Zählwert des Zählers 59 der zweiten Verzögerungseinstell­ schaltung 27 bestimmtes spezifisches Zeitintervall verzögert und dann als internes oder phasenverriegeltes Taktsignal be­ reitgestellt.

Danach vergleicht der zweite Phasenkomparator 26 die Phase des rückgekoppelten internen Taktsignals, das sich in Phase mit den durch die Vielzahl von internen Schaltungen 10 gemäß Fig. 1 bereitgestellten Taktsignalen befindet, mit der des an diesem anliegenden externen Taktsignals, um ein die Phasen­ differenz zwischen diesen angebendes zweites Phasendifferenz­ signal zu erzeugen und dieses der zweiten Verzögerungsein­ stellschaltung 27 zuzuführen, wenn das interne Taktsignal über die Zweiphasentakterzeugungsschaltung 3 und die inver­ tierenden Verstärkungspuffer 4, 5, 6 und 9 zu dem zweiten Phasenkomparator 26 zurückgekoppelt wird. Der Zähler 59 der zweiten Verzögerungseinstellschaltung 27 führt entsprechend dem Wert des zweiten Phasendifferenzsignals eine Selbstdekre­ mentierung oder -inkrementierung um den Wert 1 durch.

Die vorstehende Operation wird wiederholt, so daß die durch die Kombination aus der zweiten DDL 24 und der zweiten Takt­ verzögerungsschaltung 25 verursachte Gesamtzeitverzögerung solange verringert oder erhöht wird, bis die Zeitnacheilung zwischen dem externen Taktsignal und dem rückgekoppelten Taktsignal auf den Verzögerungsschritt Δd/8 der zweiten Takt­ verzögerungsschaltung 25 oder weniger verringert ist. Hat sich die Zeitnacheilung zwischen dem externen Taktsignal und dem rückgekoppelten Taktsignal auf den Verzögerungsschritt oder weniger verringert, dann wird die durch die Kombination aus der zweiten DDL 24 und der zweiten Taktverzögerungsschal­ tung 25 verursachte Gesamtzeitverzögerung konstantgehalten.

Bezugnehmend auf Fig. 10 ist ein Zeitdiagramm mit der Opera­ tionssequenz der Takterzeugungsschaltung gemäß dem Ausfüh­ rungsbeispiel der vorliegenden Erfindung dargestellt, wenn die Länge der vier Perioden des vervielfachten Taktsignals länger ist als die der Periode des externen Taktsignals. Zu einer solchen Erhöhung der Periode des vervielfachten Taktsi­ gnals können Schwankungen der Bauteil- und Umgebungstempera­ tur und Schwankungen der Spannungsversorgung beitragen, nach­ dem die durch die Kombination aus der ersten DDL 16 und der ersten Taktverzögerungsschaltung 17 verursachte Gesamtverzö­ gerungszeit konstant gehalten wurde. Gemäß Fig. 10 erfaßt der erste Phasenkomparator 19, daß die letzte abfallende Flanke von DL-OUT* bezüglich der abfallenden Flanke des frequenzge­ teilten Taktsignals des Frequenzhalbierers verzögert ist, um ein die Phasendifferenz angebendes erstes Phasendifferenzsi­ gnal zu erzeugen, wenn die Länge der vier Perioden des ver­ vielfachten Taktsignals die der Periode des externen Taktsi­ gnals überschreitet. Die erste Verzögerungseinstellschaltung 20 verursacht dann eine Selbstdekrementierung des Zählers 48 um den Wert 1. Der Zähler 59 führt mit der Selbstdekrementie­ rung um den Wert 1 in Intervallen von zwei Perioden des ex­ ternen Taktsignals solange fort, bis die Zeitnacheilung zwi­ schen der abfallenden Flanke des frequenzgeteilten externen Taktsignals und der letzten abfallenden Flanke des verviel­ fachten Taktsignals auf den Verzögerungsschritt Δd/8 der er­ sten Taktverzögerungsschaltung 17 oder weniger abgesunken ist. Somit wird die Länge der vier Perioden des vervielfach­ ten Taktsignals wieder mit der Periode des externen Taktsi­ gnals in Übereinstimmung gebracht, so daß die Takterzeugungs­ schaltung stabilisiert wird.

In einem Zustand, bei dem die Länge der vier Perioden des vervierfachten Taktsignals länger ist als die der Periode des externen Taktsignals, führt das dritte Flip-Flop 21f der Schleifensteuerschaltung 21 eine Zwischenspeicherung des Ver­ zögerungsaktivierun 15458 00070 552 001000280000000200012000285911534700040 0002019832313 00004 15339gssignals DL-ACT mit angenommenem HIGH- Pegel durch. Das Zwangsrücksetzsignal wird dann entsprechend dem zwischengespeicherten Pegel negiert.

Sobald die Verriegelungserfassungsschaltung 22 die Stabili­ sierung der Takterzeugungsschaltung erfaßt hat, kann die Ver­ riegelungserfassungsschaltung 22 nicht mehr negiert werden, bis das externe Rücksetzsignal oder das Zwangsrücksetzsignal gesetzt ist, obwohl die Länge der vier Perioden des verviel­ fachten Taktsignals die der Periode des externen Taktsignals überschreitet.

In der vorgenannten Weise kann die Takterzeugungsschaltung 2 gemäß dem in einer integrierten Schaltung aufnehmbaren Aus­ führungsbeispiel allen in der integrierten Schaltung einge­ bauten internen Schaltungen 10 ein stabiles Taktsignal zufüh­ ren, das mit dem an dieser anliegenden externen Taktsignal in Phase ist und die vierfache Frequenz des externen Takts auf­ weist. Die integrierte Schaltung kann somit mit der vierfa­ chen Frequenz der externen Hardware betrieben werden, während sie synchron zu der externen Hardware arbeitet.

Wie vorstehend erwähnt, umfaßt die Taktverzögerungsschaltung gemäß dem Ausführungsbeispiel eine Vielzahl von Verzögerungs­ elementen jeweils zum Verzögern eines an diesen anliegenden identischen Taktsignals um eine spezifische Zeitverzögerung, die von den durch die anderen der Vielzahl von Verzögerungs­ elementen bereitgestellten anderen Zeitverzögerungen ab­ weicht, um ein verzögertes Taktsignal zu erzeugen, und einen Selektor zum Auswählen eines verzögerten Taktsignals aus der Vielzahl von verzögerten Taktsignalen der Vielzahl von Verzö­ gerungselemente, wobei die Vielzahl von durch die Vielzahl von Verzögerungselementen bereitgestellten Zeitverzögerungen so eingestellt werden, daß eine Zeitnacheilung zwischen je­ weils zwei durch die Vielzahl von Verzögerungselementen er­ zeugten, aufeinanderfolgenden verzögerten Taktsignalen klei­ ner ist als die kürzeste, z. B. Δd, der Vielzahl von durch die Vielzahl von Verzögerungselementen bereitgestellten Zeitver­ zögerungen. Dementsprechend kann die durch die Taktverzöge­ rungsschaltung bereitzustellende Zeitverzögerung in Schritten mit einem vorbestimmten Zeitintervall wie beispielsweise Δd/8 gesteuert werden, das geringer ist als die kürzeste, bei­ spielsweise Δd, der Vielzahl von durch die Vielzahl von Ver­ zögerungselementen bereitgestellten Zeitverzögerungen.

Entweder im Falle des Aufbaus einer Rückkopplungsschleife wie beispielsweise einer Vervielfachungsverzögerungsschleife durch die gemäß vorstehender Beschreibung aufgebaute Taktver­ zögerungsschaltung, oder im Falle des Aufbaus einer Rückkopp­ lungsschleife wie beispielsweise einer Vervielfachungsverzö­ gerungsschleife durch eine Kombination aus der gemäß vorste­ hender Beschreibung aufgebauten Taktverzögerungsschaltung mit einer digitalen Verzögerungsleitung kann die durch die Rück­ kopplungsschleife bereitzustellende Zeitverzögerung in Schritten mit einem vorbestimmten Zeitintervall wie bei­ spielsweise Δd/8 erhöht oder verringert werden, das kleiner ist als die kürzeste, beispielsweise Δd, der durch die Takt­ verzögerungsschaltung bereitstellbaren Zeitverzögerungen, und die kleiner ist als die kleinste Änderung, beispielsweise Δd, der durch die digitale Verzögerungsleitung bereitgestellten variablen Zeitverzögerung oder der Verzögerungsschritt der digitalen Verzögerungsleitung.

Da die durch jedes Feinverzögerungselement der Taktverzöge­ rungsschaltung erzeugte Zeitverzögerung fest ist und der Se­ lektor ein verzögertes Taktsignal aus einer Vielzahl verzö­ gerter Taktsignale der Vielzahl von Feinverzögerungselementen auswählt, kann die Oszillatorschaltung die Zeitgabe beibehal­ ten, mit der ihrer Schleifensteuerschaltung ein Taktimpuls zugeführt wird usw., selbst wenn eine Störung in die Rück­ kopplungsschleife wie beispielsweise die die Taktverzöge­ rungsschaltung enthaltende Vervielfachungsverzögerungsschlei­ fe eingekoppelt wird, mit dem Ergebnis, daß das durch die Rückkopplungsschleife erzeugte vervielfachte Taktsignal eine stabile Frequenz aufweist.

Darüber hinaus kann die größte der durch die Taktverzöge­ rungsschaltung bereitgestellten Zeitverzögerungen durch Ein­ stellen der Anzahl der Vielzahl von parallelgeschalteten Feinverzögerungselementen der Taktverzögerungsschaltung er­ höht werden. Dementsprechend stellt die vorliegende Erfindung die vorgenannten Vorteile über einen weiten Frequenzbereich bereit, inklusive Änderungen aufgrund von Schwankungen in der Umgebungstemperatur und Schwankungen des Herstellungsprozes­ ses, obwohl die Rückkopplungsschleife lediglich durch die Taktverzögerungsschaltung aufgebaut ist.

Dementsprechend kann die Phasensynchronisation in der Oszil­ latorschaltung mit einer die die vorgenannten Vorteile be­ reitstellende Taktverzögerungsschaltung enthaltenden Verzöge­ rungsschleife, der Phasensynchronisationsschaltung mit einer die Taktverzögerungsschaltung enthaltenden Kopplungsschleife, und der Takterzeugungsschaltung mit einer solchen Oszillator­ schaltung und Phasensynchronisationsschaltung mittels der Rückkopplungsschleife ohne Verlust der Frequenzstabilität fein eingestellt werden.

Wie aus der vorstehenden Beschreibung hervorgeht, kann durch die erfindungsgemäße Taktverzögerungsschaltung eine Zeitver­ zögerung in Schritten mit einem vorbestimmten Zeitintervall eingestellt und bereitgestellt werden, das kleiner ist als die kleinste der durch die Vielzahl von darin enthaltenen Feinverzögerungselementen bereitgestellten Zeitverzögerungen, die aufgrund der Charakteristiken der in der Vielzahl von Feinverzögerungselementen enthaltenen Transistoren nicht wei­ ter verringert werden können. Mittels der erfindungsgemäßen Taktverzögerungsschaltung kann die Oszillatorschaltung das vervielfachte Taktsignal mit einem an dieser anliegenden Be­ zugstaktsignal mit hohem Genauigkeitsgrad synchronisieren, im Vergleich zu dem Fall des Verwendens der bekannten in Fig. 12 gezeigten Verzögerungseinstellschaltung. Mit anderen Worten kann die erfindungsgemäße Taktverzögerungsschaltung eine durch sie verursachte Zeitverzögerung in Verzögerungsschrit­ ten mit einem vorbestimmten Zeitintervall, beispielsweise Δd/8, feineinstellen, das kleiner ist als die durch die Viel­ zahl von in dieser enthaltenen Feinverzögerungselementen er­ zeugten Zeitverzögerungen, im Vergleich zu dem bekannten Fall, bei dem die Verzögerungseinstellschaltung eine durch diese verursachte Zeitverzögerung in Schritten von Δd der durch jedes Verzögerungselement bereitgestellten Zeitverzöge­ rung einstellt. Dementsprechend enthält das durch die Verzö­ gerungsschleife mit der bekannten Verzögerungseinstellschal­ tung bereitgestellte Ausgangstaktsignal beim Stand der Tech­ nik einen unvermeidbaren Jitter mit einem Grad von 2 × Δd. Dagegen kann der in dem vervielfachten Taktsignal der in der erfindungsgemäßen Taktverzögerungsschaltung enthaltenen Ver­ vielfachungsverzögerungsschleife enthaltene Jittergrad auf die Hälfte des Verzögerungsschritts der Taktverzögerungs­ schaltung verringert werden, beispielsweise auf Δd/4.

Darüber hinaus ist eine Differenz zwischen der längsten und der kürzesten der Vielzahl von durch die Vielzahl von in der Taktverzögerungsschaltung enthaltenen Feinverzögerungselemen­ ten bereitgestellten Zeitverzögerungen kleiner oder gleich der kleinsten Änderung der variablen Zeitverzögerung, die durch die in Reihe zu der Taktverzögerung geschaltete digita­ le Verzögerungsleitung bereitgestellt wird, oder dem Verzöge­ rungsschritt der digitalen Verzögerungsleitung. Dementspre­ chend ermöglicht die Kombination der Taktverzögerungsschal­ tung mit der digitalen Verzögerungsleitung ein Feineinstellen und Bereitstellen einer Zeitverzögerung in Schritten mit ei­ nem vorbestimmten Zeitintervall, das durch Teilen der durch jedes in der digitalen Verzögerungsleitung enthaltene Verzö­ gerungselement verursachten Verzögerung durch die Zahl der Vielzahl von in der Taktverzögerungsschaltung enthaltenen Feinverzögerungselementen erhalten wird, beispielsweise in Schritten von Δd/8, über den gesamten Bereich der durch die digitale Verzögerungsleitung bereitgestellten variablen Zeit­ verzögerung. Insbesondere durch die Kombination der Taktver­ zögerungsschaltung mit der digitalen Verzögerungsleitung kann eine durch die vorgenannte bekannte Verzögerungseinstell­ schaltung nicht erreichbare Feinverzögerungseinstellung über den gesamten Bereich der durch die digitale Verzögerungslei­ tung bereitgestellten variablen Zeitverzögerung bereitge­ stellt werden, obwohl die Taktverzögerungsschaltung und die digitale Verzögerungsleitung, die in der integrierten Schal­ tung enthalten sind, beide relativ geringe Abmessungen auf­ weisen.

Die Taktverzögerungsleitung gemäß dem Ausführungsbeispiel enthält weiterhin ein Grenzwertverzögerungselement, das par­ allel zu der Vielzahl ihrer Feinverzögerungselemente geschal­ tet ist, zum Verzögern des gleichen Signals, wie das in die Vielzahl von Feinverzögerungselementen der Taktverzögerungs­ schaltung eingegebene, um eine spezifische Zeitverzögerung, die kleiner oder gleich der Summe ist aus der kleinsten Ände­ rung der durch die digitale Verzögerungsleitung bereitge­ stellten variablen Zeitverzögerung oder dem Verzögerungs­ schritt der digitalen Verzögerungsleitung und der kürzesten der Vielzahl von durch die Vielzahl von in der Taktverzöge­ rungsschaltung enthaltenen Feinverzögerungselementen bereit­ gestellten Zeitverzögerungen, und eine Einrichtung zum Aus­ wählen und Bereitstellen, aus einem durch den Selektor ausge­ wählten verzögerten Taktsignal und dem durch das Grenzwert­ verzögerungselement verzögerten Taktsignal, dasjenige, das früher als das andere in diese eingegeben wurde. Dementspre­ chend überschreitet die durch die Taktverzögerungsschaltung bereitgestellte Zeitverzögerung nicht die Summe aus der kür­ zesten der Vielzahl von durch die Vielzahl von in der Takt­ verzögerungsschaltung enthaltenen Feinverzögerungselementen bereitgestellten Zeitverzögerungen und der kleinsten Änderung in der durch die digitale Verzögerungsleitung bereitgestell­ ten variablen Zeitverzögerung oder dem Verzögerungsschritt der digitalen Verzögerungsleitung. Dadurch kann ein sich aus Temperaturschwankungen der Taktverzögerungsschaltung ergeben­ des Problem vermieden werden, das die Gesamtzeitverzögerung, die durch die Kombination aus der Taktverzögerungsschaltung und der digitalen Verzögerungsleitung verursacht wird, wenn die Zeitverzögerung der Taktverzögerungsschaltung auf die längste eingestellt wird, größer ist als diejenige, die be­ reitgestellt wird, wenn die Zeitverzögerung durch die digita­ le Verzögerungsleitung um einen Verzögerungsschritt erhöht wird und die Zeitverzögerung durch die Taktverzögerungsschal­ tung auf die kürzeste eingestellt wird. D.h., es besteht kei­ ne Möglichkeit, daß die durch die Kombination der Taktverzö­ gerungsschaltung mit der digitalen Verzögerungsleitung verur­ sachte Gesamtzeitverzögerung in dem Moment verringert wird, wenn alle der niederwertigsten Bits eines Zählers zum Ein­ stellen der durch die Taktverzögerungsschaltung bereitge­ stellten Zeitverzögerung nach der Selbstinkrementierung des Zählers um den Wert 1 auf Null gesetzt werden, um die Zeit­ verzögerung der Taktverzögerungsschaltung zu erhöhen. Es ist daher sichergestellt, daß die Phase eines zu steuernden Takt­ signals bezüglich des Bezugstaktsignals verriegelt ist. Wei­ terhin ist sichergestellt, daß der in dem vervielfachten Taktsignal der die erfindungsgemäße Taktverzögerungsschaltung enthaltenden Vervielfachungsverzögerungsschleife enthaltene Jittergrad auf die Hälfte des Verzögerungsschritts der Takt­ verzögerungsschaltung verringert wird, beispielsweise auf Δd/4.

Die Verzögerungseinstellschaltung der Oszillatorschaltung enthält einen Zähler, der eine Selbstinkrementierung oder -dekrementierung entsprechend dem Phasendifferenzsignal des Phasenkomparators durchführen kann, und veranlaßt den Selek­ tor zum Ändern einer Auswahl eines verzögerten Taktsignals entsprechend dem Wert der niedrigstwertigen Bits des Zählers und stellt die durch die digitale Verzögerungsleitung bereit­ zustellende variable Zeitverzögerung entsprechend dem Wert der verbleibenden höchstwertigen Bits des Zählers ein. Unter Verwendung des einzelnen Zählers kann die Oszillatorschaltung ein Taktsignals erzeugen, dessen Frequenz durch die Verzöge­ rungsschleife vervielfacht ist und das synchron zu einem an dieser anliegenden Bezugstaktsignal ist, durch Ändern der durch die Verzögerungsschleife bereitgestellten Zeitverzöge­ rung in Schritten mit einem sehr kurzen Zeitintervall. In gleicher Weise kann die erfindungsgemäße Phasensynchronisati­ onsschaltung das allen in der integrierten Schaltung einge­ bauten internen Schaltungen zugeführte vervielfachte Taktsi­ gnal mit einem an dieser anliegenden Bezugstaktsignal syn­ chronisieren, durch Ändern der durch eine Verzögerungsein­ richtung mit einer digitalen Verzögerungsleitung und einer Taktverzögerungsschaltung gemäß der vorliegenden Erfindung bereitgestellten Zeitverzögerung in Schritten mit einem sehr kurzen Zeitintervall mittels eines einzelnen Zählers.

Zusammenfassend umfaßt eine Oszillatorschaltung eine Verzöge­ rungsschleife, in die ein durch sie selbst bereitgestelltes Taktsignal zurückgekoppelt wird, wobei die Verzögerungs­ schleife eine mit einer Vielzahl von Verzögerungselementen ausgestattete Taktverzögerungsschaltung enthält, jeweils zum Verzögern entweder eines auf das in die Verzögerungsschleife zurückgekoppelte Taktsignal bezogenen Signals oder des in die Verzögerungsschleife zurückgekoppelten Taktsignals um eine spezifische Zeitverzögerung, die sich von den durch die ande­ ren der Vielzahl von Verzögerungselementen bereitgestellten anderen Zeitverzögerungen unterscheidet, um ein verzögertes Taktsignal zu erzeugen. Die Taktverzögerungsschaltung enthält weiterhin einen Selektor zum Auswählen eines verzögerten Taktsignals aus der Vielzahl von verzögerten Taktsignalen der Vielzahl von Verzögerungselementen. Die Vielzahl von durch die Vielzahl von Verzögerungselementen bereitgestellten Zeit­ verzögerungen werden so eingestellt, daß eine Zeitnacheilung zwischen jeweils zwei aufeinanderfolgenden durch die Vielzahl von Verzögerungselementen erzeugten Taktsignalen kleiner ist als die kürzeste der Vielzahl von durch die Vielzahl von Ver­ zögerungselementen bereitgestellten Zeitverzögerungen. Ein Phasenkomparator vergleicht die Phase eines auf ein Ausgangs­ signal der Verzögerungsschleife bezogenen Signals mit der ei­ nes an dieser anliegenden Bezugstaktsignals, um ein die Pha­ sendifferenz zwischen diesen angebendes Phasendifferenztakt­ signal zu erzeugen. Eine Verzögerungseinstellschaltung kann den Selektor veranlassen zum Ändern der Auswahl eines verzö­ gerten Taktsignals entsprechend dem Phasendifferenzsignal des Phasenkomparators in der Weise, daß die Phasendifferenz ver­ ringert wird.

Claims (19)

1. Taktverzögerungsschaltung (17 oder 25), gekennzeichnet durch

• a) eine Vielzahl von Verzögerungselementen (41 bis 48) je­ weils zum Verzögern eines an diesen anliegenden identischen Taktsignals um eine spezifizierte Zeitverzögerung, die sich von durch die anderen der Vielzahl von Verzögerungselementen bereitgestellten anderen Zeitverzögerungen unterscheidet, um ein verzögertes Taktsignal zu erzeugen; und
• b) einem Selektor (58) zum Auswählen eines verzögerten Taktsignals aus der Vielzahl von verzögerten Taktsignalen der Vielzahl von Verzögerungselementen,
• c) wobei die Vielzahl von durch die Vielzahl von Verzöge­ rungselementen bereitgestellten Zeitverzögerungen so einge­ stellt werden, daß eine Zeitnacheilung zwischen jeweils zwei aufeinanderfolgenden durch die Vielzahl von Verzögerungsele­ menten erzeugten verzögerten Taktsignalen kleiner ist als die kürzeste der durch die Vielzahl von Verzögerungselementen be­ reitgestellten Vielzahl von Verzögerungen.

2. Taktverzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltung weiterhin umfaßt ein Grenzwertverzögerungsele­ ment (38), das parallel zu der Vielzahl ihrer Verzögerungse­ lemente geschaltet ist, zum Verzögern desselben Signals, wie das in die Vielzahl von Verzögerungselementen eingegebene, um eine spezifizierte Zeitverzögerung, die geringfügig größer ist als die längste der durch die Vielzahl von Verzögerungse­ lementen bereitgestellten Vielzahl von Zeitverzögerungen, und eine Einrichtung (40) zum Auswählen und Bereitstellen desje­ nigen Taktsignals aus einem durch den Selektor ausgewählten verzögerten Taktsignal und dem durch das Grenzwertverzöge­ rungselement verzögerten Taktsignal, das früher als das ande­ re eingegeben wurde.

3. Taktverzögerungsschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Vielzahl von durch die Vielzahl von Verzögerungselementen bereitgestellten Zeitverzögerung so vorbestimmt sind, daß sie in Schritten mit einer Zeitlänge ansteigen, die durch Divi­ dieren der Länge eines vorbestimmten Zeitintervalls durch die Anzahl der Vielzahl von Verzögerungselementen erhalten wird.

4. Oszillatorschaltung (12), gekennzeichnet durch

• a) eine Verzögerungsschleife, in die ein durch sie selbst bereitgestelltes Taktsignals zurückgekoppelt wird, wobei die Verzögerungsschleife eine Taktverzögerungsschaltung (17) mit einer Vielzahl von Verzögerungselementen (41 bis 48) enthält, jeweils zum Verzögern entweder eines auf das in die Verzöge­ rungsschleife gekoppelte Taktsignal bezogenen Signals oder des in die Verzögerungsschleife zurückgekoppelten Taktsignals um eine spezifizierte Zeitverzögerung, die sich von den durch die anderen der Vielzahl von Verzögerungselementen bereitge­ stellten anderen Zeitverzögerungen unterscheidet, um ein ver­ zögertes Taktsignal zu erzeugen, und einen Selektor (58) zum Auswählen eines verzögerten Taktsignals aus der Vielzahl ver­ zögerter Taktsignale der Vielzahl von Verzögerungselementen, wobei die Vielzahl von durch die Vielzahl von Verzögerungse­ lementen bereitgestellten Zeitverzögerungen so eingestellt werden, daß eine Zeitnacheilung zwischen jeweils zwei aufein­ anderfolgenden durch die Vielzahl von Verzögerungselementen erzeugten Taktsignalen kleiner ist als die kürzeste der Viel­ zahl von durch die Vielzahl von Verzögerungselementen bereit­ gestellten Zeitverzögerungen,
• b) einen Phasenkomparator (19) zum Vergleichen der Phase eines auf ein Ausgangssignal der Verzögerungsschleife bezoge­ nen Signals mit der eines an dieser anliegenden Bezugstaktsi­ gnals, um ein die Phasendifferenz zwischen diesen angebendes Phasendifferenztaktsignal zu erzeugen; und
• c) eine Verzögerungseinstellschaltung (20) zum Veranlassen des Selektors zum Ändern einer Auswahl eines verzögerten Taktsignals entsprechend dem Phasendifferenzsignal des Pha­ senkomparators in der Weise, daß sich die Phasendifferenz verringert.

5. Oszillatorschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Verzögerungsschleife weiterhin enthält eine digitale Ver­ zögerungsleitung (16), die seriell zu der Taktverzögerungs­ schaltung geschaltet ist und eine Vielzahl von in Serie ge­ schalteten Verzögerungselementen aufweist, zum Verzögern ei­ nes auf das in die Verzögerungsschleife zurückgekoppelte Taktsignal bezogenen Signals, des in die Verzögerungsschleife zurückgekoppelten Taktsignals, oder des verzögerten Taktsi­ gnals der Taktverzögerungsschaltung um eine variable Zeitver­ zögerung, so daß das in die Verzögerungsschleife zurückgekop­ pelte Taktsignal zumindest um die durch die digitale Verzöge­ rungsleitung und die Taktverzögerungsschaltung bereitgestell­ ten Zeitverzögerungen verzögert ist, und wobei die Verzöge­ rungseinstellschaltung auch die durch die digitale Verzöge­ rungsleitung bereitzustellende variable Zeitverzögerung ent­ sprechend dem Phasendifferenzsignal des Phasenkomparators so einstellen kann, daß die Phasendifferenz verringert wird.

6. Oszillatorschaltung nach Anspruch 5, dadurch gekennzeichnet, daß sowohl die in der digitalen Verzögerungsleitung enthaltene Vielzahl von Verzögerungselementen als auch die in der Takt­ verzögerungsschaltung enthaltene Vielzahl von Verzögerungse­ lementen unter Verwendung eines identischen Halbleiterprozes­ ses gebildet sind.

7. Oszillatorschaltung nach Anspruch 5, dadurch gekennzeichnet, daß eine Differenz zwischen der längsten und der kürzesten der Vielzahl von durch die Vielzahl von in der Taktverzögerungs­ schaltung enthaltenen Verzögerungselementen bereitgestellten Verzögerungszeiten kleiner oder gleich der kleinsten Änderung der durch die digitale Verzögerungsleitung bereitgestellten variablen Zeitverzögerung oder dem Verzögerungsschritt der digitalen Verzögerungsleitung ist.

8. Oszillatorschaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Taktverzögerungsschaltung ein Grenzwertverzögerungsele­ ment (38) enthält, das parallel zu der Vielzahl ihrer Verzö­ gerungselemente geschaltet ist, zum Verzögern des gleichen Signals, wie das in die Vielzahl der Verzögerungselemente der Taktverzögerungsschaltung eingegebene, um eine spezifizierte Zeitverzögerung, die kleiner oder gleich ist der Summe aus der kleinsten Änderung der durch die digitale Verzögerungs­ leitung bereitgestellten variablen Zeitverzögerung oder dem Verzögerungsschritt der digitalen Verzögerungsleitung und der kürzesten der Vielzahl von durch die Vielzahl von in der Taktverzögerungsschaltung enthaltenen Verzögerungselemente bereitgestellten Zeitverzögerungen, und eine Einrichtung (40) zum Auswählen und Bereitstellen desjenigen Taktsignals aus einem durch den Selektor ausgewählten verzögerten Taktsignal und dem durch das Grenzwertverzögerungselement verzögerten Taktsignal, das früher als das andere in diese eingegeben wurde.

9. Oszillatorschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Verzögerungseinstellschaltung einen Zähler (59) enthält, der sich entsprechend dem Phasendifferenzsignal des Phasen­ komparators inkrementiert oder dekrementiert, und den Selek­ tor zum Ändern einer Auswahl eines verzögerten Taktsignals entsprechend dem Wert der niederwertigen Bits des Zählers veranlaßt und die durch die digitale Verzögerungsleitung be­ reitzustellende variable Zeitverzögerung entsprechend dem Wert der verbleibenden höherwertigen Bits des Zählers ein­ stellt.

10. Oszillatorschaltung nach Anspruch 9, dadurch gekennzeichnet, daß der Selektor ein verzögertes Taktsignal eines der Vielzahl von Verzögerungselementen auswählt, das dem Wert der nieder­ wertigen Bits des Zählers entspricht, und die digitale Verzö­ gerungsleitung das an dieser anliegende Taktsignal unter Ver­ wendung eines oder mehrerer ihrer Verzögerungselemente verzö­ gert, wobei deren Anzahl dem Wert der verbleibenden höherwer­ tigen Bits des Zählers entspricht.

11. Oszillatorschaltung nach Anspruch 10, dadurch gekennzeichnet, daß die Vielzahl von durch die Vielzahl von in der Taktverzöge­ rungsschaltung enthaltenen Verzögerungselemente so vorbe­ stimmt sind, daß sie in Schritten mit einer Zeitlänge anstei­ gen, die durch Dividieren der Länge eines vorbestimmten Zei­ tintervalls durch die Anzahl der Vielzahl von Verzögerungse­ lementen erhalten wird.

12. Phasensynchronisationsschaltung (13), gekennzeichnet durch

• a) eine Verzögerungseinrichtung mit einer Taktverzögerungs­ schaltung (25) mit einer Vielzahl von Verzögerungselementen (41 bis 48) jeweils zum Verzögern eines an diesen anliegenden identischen Taktsignals um eine spezifizierte Zeitverzöge­ rung, die sich von durch die anderen der Vielzahl von Zeit­ verzögerungselementen bereitgestellten anderen Zeitverzöge­ rungen unterschiedet, um ein verzögertes Taktsignal zu erzeu­ gen, und einem Selektor (58) zum Auswählen eines verzögerten Taktsignals aus der Vielzahl von durch die Vielzahl von Ver­ zögerungselementen erzeugten Taktsignalen, wobei die Vielzahl der durch die Vielzahl von Verzögerungselementen bereitge­ stellten Zeitverzögerungen so eingestellt ist, daß eine Zeit­ nacheilung zwischen jeweils zwei aufeinanderfolgenden durch die Vielzahl von Verzögerungselementen verzögerten Taktsigna­ len kleiner ist als die kürzeste der Vielzahl von durch die Vielzahl von Verzögerungselementen bereitgestellten Zeitver­ zögerungen,
• b) einen Phasenkomparator (26) zum Vergleichen der Phase entweder eines Ausgangssignals der Verzögerungseinrichtung oder eines auf das Ausgangssignal der Verzögerungseinrichtung bezogenen Signals mit der eines an ihm anliegenden Be­ zugstaktsignals, um ein die Phasendifferenz zwischen diesen angebendes Phasendifferenztaktsignal zu erzeugen, und
• c) eine Verzögerungseinstellschaltung (27) zum Veranlassen des Selektors zum Ändern einer Auswahl eines verzögerten Taktsignals entsprechend dem Phasendifferenzsignal des Pha­ senkomparators in der Weise, daß die Phasendifferenz verrin­ gert wird.

13. Phasensynchronisationsschaltung nach Anspruch 12, dadurch gekennzeichnet, daß die Verzögerungseinrichtung weiterhin enthält eine in Serie zu der Taktverzögerungsschaltung geschaltete und mit einer Vielzahl von in Reihe geschalteten Verzögerungselementen (28) ausgestattete digitale Verzögerungsschaltung (24) zum Verzö­ gern entweder des Taktsignals oder des verzögerten Taktsi­ gnals der Taktverzögerungsschaltung um eine variable Zeitver­ zögerung, so daß das an der Verzögerungseinrichtung anliegen­ de Taktsignal zumindest um die durch die digitale Verzöge­ rungsleitung und die Taktverzögerungsschaltung bereitgestell­ ten Zeitverzögerungen verzögert ist, und daß die Verzöge­ rungseinstellschaltung auch die durch die digitale Verzöge­ rungsleitung bereitzustellende variable Zeitverzögerung ent­ sprechend dem Phasendifferenzsignal des Phasenkomparators so einstellen kann, daß die Phasendifferenz verringert wird.

14. Phasensynchronisationsschaltung nach Anspruch 13, dadurch gekennzeichnet, daß sowohl die in der digitalen Verzögerungsleitung enthaltene Vielzahl von Verzögerungselementen als auch die in der Takt­ verzögerungsschaltung enthaltene Vielzahl von Verzögerungse­ lementen unter Verwendung eines identischen Halbleiterprozes­ ses gebildet sind.

15. Phasensynchronisationsschaltung nach Anspruch 13, dadurch gekennzeichnet, daß ein Unterschied zwischen der längsten und der kürzesten der Vielzahl von durch die Vielzahl von in der Taktverzögerungs­ schaltung enthaltenen Verzögerungselementen bereitgestellten Zeitverzögerungen kleiner oder gleich der kleinsten Änderung der durch die digitale Verzögerungsleitung bereitgestellten variablen Verzögerung oder dem Verzögerungsschritt der digi­ talen Verzögerungsleitung ist.

16. Phasensynchronisationsschaltung nach Anspruch 15, dadurch gekennzeichnet, daß die Taktverzögerungsschaltung ein parallel zu der Vielzahl ihrer Verzögerungselemente geschaltetes Grenzwertverzöge­ rungselement (38) enthält zum Verzögern desselben Taktsi­ gnals, wie das in die Vielzahl von Verzögerungselementen der Taktverzögerungsschaltung eingegebene, um eine spezifizierte Zeitverzögerung, die kleiner oder gleich der Summe ist aus der kleinsten Änderung der durch die digitale Verzögerungs­ leitung bereitgestellten variablen Zeitverzögerung oder dem Verzögerungsschritt der digitalen Verzögerungsleitung und der kürzesten der Vielzahl von durch die Vielzahl von in der Taktverzögerungsschaltung enthaltenen Verzögerungselementen bereitgestellten Zeitverzögerungen, und eine Einrichtung (40) zum Auswählen und Bereitstellen desjenigen Taktsignals, aus einem durch den Selektor ausgewählten verzögerten Taktsignal und dem durch das Grenzwertverzögerungselement verzögerten Taktsignal, das früher als das andere in diese eingegeben wurde.

17. Phasensynchronisationsschaltung nach Anspruch 16, dadurch gekennzeichnet, daß die Verzögerungseinstellschaltung einen Zähler (59) enthält, der sich entsprechend dem Phasendifferenzsignal des Phasen­ komparators inkrementiert oder dekrementiert, und den Selek­ tor veranlaßt zum Ändern einer Auswahl eines verzögerten Taktsignals entsprechend dem Wert der niederwertigen Bits des Zählers, und die durch die digitale Verzögerungsleitung be­ reitzustellende variable Zeitverzögerung entsprechend dem Wert der verbleibenden höchstwertigen Bits des Zählers ein­ stellt.

18. Phasensynchronisationsschaltung nach Anspruch 17, dadurch gekennzeichnet, daß der Selektor ein verzögertes Taktsignal eines der Vielzahl von Verzögerungselementen auswählt, das dem Wert der nieder­ wertigen Bits des Zählers entspricht, und die digitale Verzö­ gerungsleitung das an dieser anliegende Taktsignal unter Ver­ wendung eines oder mehrerer ihrer Verzögerungselemente verzö­ gert, wobei deren Anzahl dem Wert der verbleibenden höherwer­ tigen Bits des Zählers entspricht.

19. Phasensynchronisationsschaltung nach Anspruch 18, dadurch gekennzeichnet, daß die Vielzahl von durch die Vielzahl von in der Taktverzöge­ rungsschaltung enthaltenen Verzögerungselementen bereitge­ stellten Zeitverzögerungen so vorbestimmt sind, daß sie in Schritten mit einer Zeitlänge ansteigen, die durch Dividieren der Länge eines vorbestimmten Zeitintervalls durch die Anzahl der Vielzahl von Verzögerungselementen erhalten wird.