KR100900864B1

KR100900864B1 - Ｐｌｌ／ｄｌｌ의 고출력 임피던스 충전 펌프

Info

Publication number: KR100900864B1
Application number: KR1020067013873A
Authority: KR
Inventors: 디에테르 할래
Original assignee: 모사이드 테크놀로지스, 인코포레이티드
Priority date: 2003-12-11
Filing date: 2004-12-10
Publication date: 2009-06-04
Also published as: CN101677244A; KR20060129251A; EP1692767B1; KR100968296B1; US7692461B2; JP5118760B2; KR20090028655A; EP3512102A1; CN100593908C; US20050162200A1; EP1692767A4; US7408391B2; US7616035B2; US20090121760A1; US8049541B2; US8222937B2; US7176733B2; CN101677244B; USRE47715E1; USRE49018E1

Abstract

위상 락 루프/지연 락 루프에 사용되는 충전 펌프로서, 풀업 회로와, 풀다운 회로 그리고 연산 증폭기를 포함한다. 충전 펌프는 풀다운 회로와 풀업 회로의 동작과 관련된 정적 위상 에러를 최소화하도록 설계된다. 연산 증폭기의 사용은 또한 낮은 전력 공급 전압의 영향을 최소화한다.

충전 펌프, PLL, DLL, 지연락루프, 위상락루프

Description

ＰＬＬ／ＤＬＬ의 고출력 임피던스 충전 펌프{High output impedance charge pump for PLL/DLL}

본 발명은 충전 펌프에 관한 것이며, 특히 PLL/DLL 시스템에 사용되는 고출력 임피던스 충전 펌프에 관한 것이다.

조정가능한 지연 라인을 가지고 있는 지연락루프(DLL: delay Locked Loop)는 제1 클럭 신호를 지연시켜 제1 클럭신호를 제2 클럭 신호에 동기시키는데 사용된다. 지연락루프는 제1 클럭 신호와 제2 클럭 신호의 위상 차를 검출하는 위상 검출기를 포함한다. 지연락루프는 위상 차를 검출하여 제2 클럭 신호가 제1 클럭 신호의 위상과 동일하게 될 때까지 제1 클럭 신호에 적절한 지연을 부가하여 제1 클럭 신호를 제2 클럭 신호에 동기시킨다.

도 1은 종래 기술에 따른 지연락루프(100)의 블럭도이다. 클럭 버퍼(101)는 외부에서 공급되는 클럭(CLK)을 버퍼하여 전압 제어 지연 라인(102)과 위상 검출기(104)에 기준전압(CLK_REF)을 공급한다. 전압 제어 지연 라인(102)은 출력 전압(CLK_OUT)을 생성하며, 출력전압(CLK_OUT)은 기준전압(CLK_REF)의 지연버전이며 장치내의 여러 장치와 복사 지연 회로(103)를 경유한 것이다. 복사 지연 회로(103)은 버퍼(101)를 통한 지연과 선로 경유 지연을 포함한 지연을 제공한다. 복사 지연들, 다른말로는 지연 모델 회로로 알려져 있는 복사 지연들은 당업자에게 잘 알려져 있다. Foss 등의 미국 특허 5,796,673를 보면 복사 지연에 대하여 더 상세하게 설명되어 있다. 복사 지연 회로(103)으로부터 출력되는 피드백 클럭 신호(CLK_FB)는 위상 검출기(104)에 연결되어 있다. 다른 종래 기술에 따른 지연락루프는 디지털 탭 지연 라인(digtal tapped delay line)을 사용한다. 공동 소유의 미국특허 5,796,673과 6,087,868에는 그러한 타입의 지연락루프에 대하여 설명하고 있다.

위상 검출기(104)는 CLK_REF와 CLK_FB의 위상차에 근거한 위상 제어 신호(UP, DOWN)를 발생시킨다. UP신호는 CLK_REF의 첫번째 상승 에지를 수신하면 로직 '1'로 세팅되며, DOWN신호는 CLK_FB의 첫번째 상승 에지를 수신하면 로직 '1'로 세팅된다. UP신호와 DOWN 신호는 두신호의 이어지는 상승 에지를 수신하면 로직 '0'으로 세팅된다. 따라서, CLK_FB 상승 에지의 전에 CLK_REF 상승 에지가 검출되면, UP신호는 CLK_FB의 다음 상승 에지가 검출될 때까지 전압 제어 지연 라인(VCDL)(102)의 지연을 증가시키기 위하여 로직 '1'로 변화된다. 반대로, CLK_FB의 상승 에지가 CLK_REF의 상승 에지 이전에 검출되면 DOWN신호는 CLK_REF의 다음 상승 에지가 검출되기 전까지 지연을 감소시키기 위하여 로직 '1'로 변화된다.

위상 검출기(104)의 위상 제어 신호(UP/DOWN)는 충전 펌프(105)와 루프 필터(106)에 의하여 가변 바이어스 전압(V_CTRL)(110)을 공급하기 위하여 누적된다. 바 이어스 전압(V_CTRL)은 CLK_FB와 CLK_REF를 동기시키기 위하여 전압 제어 지연 라인(102)에 의해 CLK_REF에 부가되는 지연을 선택한다.

도 2는 도1의 종래 기술에 따른 지연락루프에 사용되는 종래 기술에 따른 충전 펌프(200)의 개략도이다. 도 1에 도시된 지연락루프 시스템을 참조하면, 지연락루프의 응답은 지연락루프의 전압 제어 지연 라인(102)(도1)을 제어하는 제어 전압(V_CTRL)을 정밀하게 제어하는 능력에 의해 부분적으로 결정된다. 이것은 다른 의미로 충전 펌프(200)에 얼마나 정밀하게 전류를 가하거나 충전 펌프(200)의 출력(OUT) 노드로부터 얼마나 정밀하게 전류를 인출시키느냐에 달려 있다.

충전 펌프(200)의 출력 노드의 전압은 위상 검출기(104)(도1)로부터 수신하는 위상 제어 신호(UP/DOWN)에 의존한다. 지연을 증가시키기 위하여, DOWN과 ENABLE 신호는 둘다 활성화되면(로직 '1') 트랜지스터(217)의 게이트는 로직 '1'이 되며 트랜지스터(217)를 '온(on)'으로 변화시킨다. 트랜지스터(215)가 이미 '온'이면 전류(풀다운 전류)는 노드 OUT로부터 접지로 트랜지스터(215)와 트랜지스터(217)를 통하여 흐르게 된다. 이러한 풀다운 전류는 OUT 노드로부터 전하를 방전시키며 OUT 노드의 전압을 감소시킨다.

지연을 증가시키기 위하여, UP 신호와 ENABLE 신호는 둘다 활성화되면(로직 '1'), 트랜지스터(209)의 게이트의 로직 '0'이 되며 트랜지스터(209)를 '온'으로 변화시킨다. 트랜지스터(209)가 '온'이고 트랜지스터(210)가 '온'이면 전류는 V_dd로부터 트랜지스터(209)와 트랜지스터(210)을 통하여 OUT 노드로 흐른다. 이러한 전 류는 루프 필터(106)(도1)를 통하여 흐르며 노드 OUT에 전하를 증가시킨다. 증가된 전하는 OUT 노드의 전압을 증가시킨다.

충전 펌프(200)는 충전 펌프(200)의 OUT 노드에 공급되는 전류의 크기를 제어하는 M1, M2로 표시된 두개의 전류미러를 포함한다. 전류 미러(M1)는 마스터 트랜지스터(210)와 슬레이브 트랜지스터(210, 212)를 포함하며 V_dd로부터 트랜지스터(210)을 통하여 흐르는 풀업 전류를 제어한다. 전류 미러(M2)는 마스터 트랜지스터(216)과 슬레이브 트랜지스터(215)를 포함한다. 트랜지스터(216)은 전류 미러(215)에 있는 트랜지스터(212)로부터 전류를 얻으며 트랜지스터(215)를 통하여 접지로 풀다운 전류를 공급하기 위하여 트랜지스터(215)에 동일한 전류가 흐르도록 한다.

지연락루프가 락 상태에 있을 때, 위상 검출기(도 1)은 모든 클럭 사이클에서 동일한 기간동안 UP신호와 DOWN 신호를 활성화시킨다. 따라서, 충전 펌프(200)는 OUT 노드에서 동일한 전압을 유지하기 위하여 동일한 기간에 활성화된 UP 신호와 DOWN 신호를 수신한다. 위상 비교기의 UP 신호와 DOWN 신호가 동일한 기간 동안에 활성화될때 지연락루프의 출력에 영상태 위상 오프셋을 제공하기 위하여 충전 펌프는 OUT 노드에 동일한 전류 펄스를 발생하여야 하며 그 결과 전류 펄스는 취소되며 순수한 전하 변화는 루프 필터(106)(도1)에 전달되지 않는다.

따라서, 정적 위상 에러를 최소화하기 위하여, 트랜지스터(210)과 트랜지스터(215)를 통한 드레인/소스 전류는 가능한한 아주 가깝게 일치되어야 한다. 전류 미러(M1)에 있는 트랜지스터(210)와 전류 미러(M2)를 통하는 전류의 크기는 이상적으로 동일하다. 전류 매칭은 장치(212)로부터 장치(210)으로 전류가 유도되어 수행되며 전류 미러(M2)를 통하여 장치(215)로 인가된다.

그러나, OUT 노드에서 전압은 'ctrl' 노드에서 전압과 같지 않다. 이러한 전압 차이는 전류 미러(M2)에 있는 바이어스 트랜지스터(216)의 드레인-소스 전압이 트랜지스터(215)의 드레인-소스 전압과 다르게 되도록 한다. 전류 미러(M1)에 있는 바이어스 트랜지스터(214)의 드레인-소스 전압에 대하여 트랜지스터(212)와 트랜지스터(210)은 동일하다. 소스-드레인 전압의 변화는 특별히 트랜지스터(215, 210)가 낮은 출력 임피던스를 가지고 있다면 드레인 전류의 변화를 일으킨다. 이것은 각각의 미러에 있는 장치를 통하여 흐르는 드레인/소스 전류의 차이를 발생시키며 이것은 종국에는 트랜지스터(210)과 트랜지스터(215) 사이의 전류 차이를 발생시킨다. 트랜지스터(215)와 트랜지스터(210)의 전류 차이는 지연락루프가 락 상태에 있을 때 중요한 정적 위상 에러를 발생시킬 수 있는 약 20%만큼 클 수 있다. 실시예에서 알 수 있는 바와 같이 기술이 점점 소형화가 됨에 따라 트랜지스터의 출력 임피던스는 점점 작아지기 때문에 정적 위상 에러는 증가된다.

지연락루프의 정적 위상 에러는 지연락루프가 락상태에 있을 때 CLK_REF와 CLK_FB의 위상 차를 계속해서 발생시키며, 트랜지스터(210)을 통하여 노드 OUT에 공급되는 전하는 모든 클럭 사이클 동안에 트랜지스터(215)를 통하여 OUT노드로부터 인출되는 전하와 같다. 따라서, 위상 검출기는 클럭 신호가 완전하게 정렬되어 있으며 노드 OUT에서 전압 레벨을 변화시키지 않는 것을 검출한다.

도 3은 락 상태에서 도2에 도시된 종래 기술에 따른 지연락루프의 소스와 싱크 전류를 보여주는 그래프이다. 궤적 150은 도2의 트랜지스터(210)을 통하여 흐르는 소스 전류에 대응되며 궤적 152는 락 상태의 도 2의 트랜지스터(215)를 통하여 흐르는 싱크 전류에 대응되며, 소스 전류와 싱크 전류를 서로 동일하지 않으며 소스 전류는 싱크 전류보다 더 크다. 락 상태에서, 각각의 궤적(150, 152)의 아래에 있는 영역은 서로 같게된다. 따라서, 전류가 같지 않을 때에, 지연락루프는 출력 노드의 동일한 전하를 유지하기 위하여 지연락루프는 위상 에러 또는 "정적 위상 에러"를 보상한다. 위상 에러는 더 낮은 전류를 가지고 있는 신호로부터 발생되는 것이 더 높은 전류를 가지고 있는 신호로부터 발생되는 것보다 더 넓게 되며 그 결과 영역은 동일해진다. 각각의 궤적(150, 152)의 하강 에지는 거의 동일한 시간에 발생되지만, 상승 에지는 동일하지 않은 소스 전류와 싱크 전류를 보상하기 위하여 다른 시간에 발생된다. 그러므로, 위상 에러는 종래 기술에 따른 지연락루프에서 본래의 설계의 일부로 나타난다. 서브미크론 기술(즉 0.13미크론과 그보다 작은)에 있어서 트랜지스터의 출력 임피던스는 채널 길이를 단축함으로 감소되며 트랜지스터는 충전 펌프의 출력 트랜지스터에서 요구되는 출력 임피던스에 대한 필요가 요구되지 않는다. 정적 위상 에러를 감소시키기 위하여 충전 펌프의 출력 임피던스를 감소시키는 잘 알려진 방법은 캐스캐이드 전류원을 통하여 가능하다. 그러나, 캐스캐이드 전류원은 전력 공급원의 전압 강하의 요구에 부합되지 않는다. 예를 들면, 전력공급원이 1V를 가지고 있고 일반적인 문턱전압이 0.25V 내지 0.3V이기 때문에 1V의 전력공급원은 직렬 연결의 캐스캐이드 전류원(각각은 2개의 문턱 전압을 가지 고 있음)을 유지하기에 너무 낮다.

충전 펌프에 있어서 정전 위상 에러는 액티브 전류원의 사용을 통하여 최소화된다. 액티브 전류원은 또한 낮은 전력공급원 전압의 영향을 최소화한다. 본 발명의 일실시예에 따르면, 충전 펌프는 풀업 회로, 풀다운 회로 그리고 연산 증폭기를 포함한다. 풀업 회로는 충전 펌프의 출력의 전압을 증가시키기 위하여 풀업 전류를 제공한다. 풀다운 회로는 충전 펌프의 출력의 전압을 감소시키기 위하여 풀다운 전류를 제공한다. 연산 증폭기는 제1 입력과 제2 입력을 가지고 있다. 제1 입력은 충전 펌프의 출력에 연결되어 있고, 제2 입력은 풀다운 회로에 전류를 공급하는 트랜지스터의 드레인에 연결되어 있다. 연산 증폭기의 출력은 트랜지스터와 풀다운 회로에 연결되어 있다. 연산증폭기는 연산 증폭기의 출력의 전압 레벨을 조정하여 연산 증폭기의 입력의 전압차를 최소화하며 풀다운 전류와 풀업 전류의 전압차를 감소시킨다.

충전 펌프는 연산증폭기의 제1 입력에 연결되어 있으며 충전 펌프가 풀업되는 동안에 전력공급원의 전압의 아래에 제1 입력의 전압이 있도록 하는 시작회로를 더 포함한다. 본 발명의 일실시예에서, 전력 공급원이 충전 펌프에 공급하는 전압은 약 1V이다.

풀다운 회로는 제1 PMOS 장치와 제2 PMOS 장치를 포함한다. 제1 PMOS장치의 드레인은 제2 PMOS 장치의 소스에 연결되어 있으며, 제1 PMOS 장치의 소스는 전력공급원 전압 노드(또는 선로)에 연결되어 있으며 제2 PMOS 장치의 드레인은 충전 펌프의 출력에 연결되어 있다. 풀업 회로는 제1 PMOS 장치가 온일때 풀업 전류를 제공한다.

풀다운 회로는 제1 NMOS 장치와 제2 NMOS 장치를 포함한다. 제1 NMOS장치의 드레인은 제2 NMOS 장치의 소스에 연결되어 있으며, 제1 NMOS 장치의 소스는 접지에 연결되어 있으며 제2 NMOS 장치의 드레인은 충전 펌프의 출력에 연결되어 있다. 풀다운 회로는 제1 NMOS 장치가 온일때 풀다운 전류를 제공한다.

충전 펌프는 플다운 회로와 풀업 회로에 전류를 공급하는 기준 전류원을 포함한다. 일실시예에서, 기준 전류원은 트랜지스터의 프로그래머블 어레이를 포함한다. 연산 증폭기는 낮은 전력의 선로에서부터 선로까지(rail to rail)의 입력과, 선로에서부터 선로까지의 연산 증폭기 출력을 가지고 있다.

본 발명의 예상되는 그리고 다른 목적, 구성 그리고 이점들은 다른 관점을 통하여도 동일한 부호는 동일한 참조부호를 사용하는 도시된 도면에 예시되어 있으며 이어지는 본 발명의 더욱더 상세한 설명들로부터 명확하게 된다. 도면은 본 발명의 원리를 도시하기 위하여 위치하는 것 이외에는 스케일될 필요와 강조될 필요가 없다.

도 1은 종래 기술에 따른 지연 락 루프의 블록도.

도 2는 도 1에 도시된 종래 기술에 따른 DLL에 사용되는 종래 기술에 따른 충전 펌프의 개략도.

도 3은 도 2에 도시된 DLL의 락 상태 이전의 소스 그리고 싱크 전류를 보여주는 그래프.

도 4는 본 발명의 원리에 따른 충전 펌프의 개략도.

도 5는 도 4의 충전 펌프의 락 상태 전의 소스 그리고 싱크 전류 펄스를 도시하는 그래프.

도 6은 도 4의 연산 증폭기의 개략도.

도 7은 도4의 충전 펌프에 사용되는 프로그래머블 어레이 트랜지스터의 개략도.

도 8은 충전 펌프가 사용될 수 있는 종래 기술에 따른 위상 락 루프의 블록도.

도 9는 도 4에 도시된 NMOS 트랜지스터 대신에 PMOS 장치를 제어하는 연산 증폭기를 가지고 있는 다른 구성의 충전 펌프의 다른 실시예의 개략도.

본 발명의 바람직한 실시예들에 대한 설명은 다음과 같다.

도 4는 본 발명에 따른 충전 펌프(300)의 개략도이다. 충전 펌프(300)은 복수의 트랜지스터를 포함한다. 실시예에서 보여주는 바와 같이, 트랜지스터는 전계 효과 트랜지스터(FET ; field effect transistor)로 알려진 금속 산화 반도체(MOS; metal-oxide semiconductor) 트랜지스터이다. 당업자에게 잘 알려져 있는 바와 같 이, MOS트랜지스터는 두가지 유형이 있는데, n-채널 MOS 트랜지스터(NMOS)와 p-채널 트랜지스터(PMOS)이다. 충전 펌프(300)은 NMOS와 PMOS를 포함한다. PMOS는 게이트에 원을 표시하여 나타낸다.

충전 펌프(300)는 전류 미러(M1)와 액티브 전류 미러(M3)를 포함한다. 전류 미러(M1)는 도 2에 종래 기술에 따른 충전 펌프(200)와 관련하여 묘사된 전류 미러(M1)와 유사하다. 액티브 전류 미러(M3)는 트랜지스터(315)의 출력(드레인) 전류(충전 펌프의 풀다운 전류)와 트랜지스터(310)의 출력(드레인) 전류(충전펌프의 풀업 전류)의 차이를 최소하기 위하여 OUT 노드의 전압을 ctrl노드의 전압과 능동적으로 동일하게 하여 정적 위상 에러를 최소화하는 연산 증폭기(op amp; operational amplifier)(323)를 포함한다.

전류 미러(M1)는 바이어스 PMOS 트랜지스터(314) 그리고 NMOS 트랜지스터(310, 312)를 포함한다. 전압 V_bn은 전류 미러(M1)을 흐르는 전압을 세팅하고 PMOS 트랜지스터(314)를 통하여 흐르는 전류를 세팅한다. PMOS 트랜지스터(314, 313)는 풀다운 회로와 풀업 회로에 전류를 공급하는 기준 전류원을 제공한다. PMOS 트랜지스터(314)를 통하여 흐르는 전류는 PMOS 트랜지스터(312, 310)에 반사된다. 전류 미러의 각각의 트랜지스터를 통하여 흐르는 전류는 당업자에게 잘 알려진 바와 같이 장치들의 크기(폭/길이비)를 변화시켜 변화될 수 있다.

전류 미러(M1)의 PMOS 장치(314)는 PMOS 장치(314)의 소스-드레인 결합의 노드의 바이어스 전압 V_bn에 의해 공급되는 전압에 의존하는 충전 펌프에 초기 전류를 공급한다. 충전 펌프가 지연락루프 시스템에 사용될 때 바이어스 전압은 지연 체인의 총 지연에 따른 충전 펌프의 최대 전류를 조정하며 기준 주파수와 지연락루프 밴드의 비를 일정하게 한다.

PMOS 트랜지스터(314)의 게이트는 PMOS 트랜지스터(314)의 드레인에 연결되어 있다. PMOS 장치(310, 312)의 게이트는 초기 전류가 PMOS 트랜지스터(310, 312)에 의하여 반사되도록 PMOS 장치(314)의 게이트에 연결되어 있다. NMOS 장치(316)의 드레인은 PMOS 장치(312)에 연결되어 있다. 따라서, PMOS 장치(312)에 의해 반사된 전류는 전류 미러(M3)의 NMOS 장치(316)의 공급되는 전류와 같다. NMOS 장치(316)의 게이트는 풀업 전류를 공급하기 위하여 NMOS 장치(316)의 드레인 전류가 전류 미러(M3)의 NMOS 장치(316)에 반사되도록 하기 위하여 NMOS 장치(315)의 게이트에 연결되어 있다.

일반적으로, 충전 펌프가 인에이블되고(인에이블 신호가 활성화되거나 로직 1이 유도될 때) 신호 UP이 활성될 때, 트랜지스터(309)가 NAND 게이트(301), 인버터(302, 304) 그리고 통과 게이트(303)을 통하여 트랜지스터(309)의 게이트에 공급되는 전압에 의해 '온'으로 변화된다. 이것은 풀업 회로의 PMOS 트랜지스터(309, 310)을 통하여 전류가 흐르도록 한다. 이 전류는 루프 필터(206)(도1)에 연결된 OUP 노드에 전하를 더한다. 이러한 전하의 증가는 트랜지스터(309)가 '온'에 있을 때 OUT 노드의 전압을 증가시키며, 충전 펌프(300)이 도1에 도시된 종래 기술에 따른 지연락루프(100)의 충전 펌프(105)로 변경되는 경우에 전압 제어 지연 라인(102)에 의해 발생된 지연을 증가시킨다. 유사하게, 충전 펌프는 인에이블(인에 이블 신호가 하이)되고, 신호 DOWN이 활성화되면, 트랜지스터(317)은 NAND 게이트(305), 인버터(306,307,308)을 통하는 게이트에 공급되는 전압에 의해 '온'된다. 이것은 풀다운 회로의 트랜지스터(315, 317)을 통하여 전류가 흐르도록 한다. 이 전류는 노드 OUT로부터 트랜지스터(315, 317)을 통하여 접지로 흐르며 노드 OUT로부터 전하를 방전시킨다. 이러한 전하의 감소는 트랜지스터(315)가 '온'에 있을 때에 노드 OUT의 전압의 감소를 발생시키고 전압 제어 지연 라인(102)(도1)에 의해 발생되는 지연을 감소시킨다. NAND 게이트(302, 304)의 입력의 UP/DOWN 신호로부터 인버터(303, 304)를 통하고 인버터(307, 308)을 통하여 트랜지스터 (310, 315)의 게이트에 이르는 경로는 동일한 삽입 지연을 공급하기 위하여 매칭된다. 통과 게이트(303)은 DOWN 신호부터 트랜지스터(317)의 게이트에 이르는 경로상의 인버터(307)에 의하여 더해지는 지연을 복사하기 위하여 경로에 포함된다. 트랜지스터(309)가 '온'일 때 NMOS 트랜지스터(309)의 소스 드레인 경로를 가로지르는 작은 전압 강하를 보상하기 위하여 PMOS 트랜지스터(311, 313)은 PMOS 트랜지스터(309)를 통하연 전류 경로에 대칭성을 제공하기 위하여 더해진다. NMOS 트랜지스터(318)은 PMOS 트랜지스터(315)를 통하는 전류 경로의 대칭성을 제공한다.

전류 미러(M3)는 풀다운 전류(NMOS 트랜지스터(315)를 통하여 접지에 이르는)와 풀업 전류(V_vd로부터 PMOS 트랜지스터(310)을 흐르는)의 비를 제어한다. 풀다운 전류는 OUT 전압을 감소시키며 풀업 전류는 노드 OUT의 전압을 증가시킨다. 따라서, 전류미러(M1)은 PMOS 장치(310)을 통하여 충전 펌프의 최대 전압을 세팅하고 전류 미러(M3)는 풀다운 전류와 풀업 전류의 비를 제어한다. 전류 미러(M1, M3)는 잘 알려진 기술을 통하여 조정가능하거나 프로그래머블 가능하다. 전류 미러(M3)의 트랜지스터(315, 316)는 더 많거나 더 적은 전류를 전달하도록 크기가 조정될 수 있다. 이것은 회로 설계자에게 기생 저항, 커패시턴스 그리고 파라미터의 가변성등의 다른 요소들을 보상하도록 허용한다. 그러나, 그러한 조정은 정적이며 일단 칩이 패키징되면 재조정될 수 없으며 OUT 노드의 전압 변화를 보상할 수 없다.

본 발명의 일실시에에 따르면, 전류 미러의 능동 조정은 도 4에 보여지는 연산 증폭기를 통하여 제공된다. 전류 미러(M3)에 있는 연산 증폭기(323)의 반전 입력은 OUT 노드에 연결되어 있으며 비반전 입력은 노드 'n14'에 연결되어 있다. 연산 증폭기(323)의 출력 노드는 노드 'ctrl'과 NMOS 장치(315, 316)의 게이트에 연결되어 있다. 연상 증폭기(323)는 노드 OUT와 'n14' 사이에 전압 차가 없다면 제어 노드 'ctrl'의 전압을 조정한다.제어 노드 'ctrl'의 전압 변화는 NMOS 장치(315, 316)을 통하여 노드 OUT와 노드 'n14'의 전압의 대응되는 변화를 가져온다.

충전 펌프가 동작하는 동안에 연산 증폭기(323)는 능동적으로 노드 'n14'의 전압을 노드 OUT의 출력 전압과 같도록 유지시킴으로서 정적 위상 에러를 최소화한다. 지연락루프가 락상태에 있을 때 출력("OUT")의 풀업 전류 펄스와 풀다운 전류 펄스를 동일하도록 발생하는 것은 중요하다. 지연락루프에 있어서 락 상태에 도달할 때 노드 OUT는 UP 펄스와 DOWN 펄스가 동일한 기간동안의 대부분의 시간에 실질적으로 충전되거나 방전되지 않는다. 더욱이, UP 펄스와 DOWN 펄스는 도 2와 관련하여 설명되며 장치에서 요구되는 전력 감소를 초래하는 종래 기술에 따른 충전 펌 프보다 짧은 기간동안 존재한다. 따라서, 노드 OUT에서 전압는 일정하게 남아 있다. 노드 'ctrl'에서의 전압 변화는 NMOS 트랜지스터(315, 316)을 흐르는 전류에 있어 대응되는 변화를 일으킨다. 그러나, 노드 'ctrl'에서 전압 변화는 노드 OUT보나 더 빠르게 노드 'n14'에 영향을 주게 되는데 그 이유는 노드 'n14'의 커패시턴스는 노드 OUT의 커패시턴스보다 작기 때문이다.

연산 증폭기(323)은 다음에 기술된 바와 같이 노드 OUT의 전압을 능동적으로 제어한다. 만약 노드 'n14'의 전압이 노드 OUT보다 높다면 연산 증폭기(323)은 노드 'ctrl'의 전압을 증가시킨다. 노드 'ctrl'에서의 전압의 증가는 노드 'n14'의 전압이 노드 OUT의 전압과 같게 될 때까지 노드 'n14'의 전압을 감소시키는 NMOS 트랜지스터(316)과 NMOS 트랜지스터(315)를 통하여 흐르는 전류를 증가시킨다. 만약 노드 'n14'의 전압이 노드 OUT보다 작다면 연산 증폭기(323)은 노드 'ctrl'의 전압을 감소시킨다. 노드 'ctrl'에서의 전압의 감소는 NMOS 트랜지스터(316)과 NMOS 트랜지스터(315)를 통하여 흐르는 전류를 감소시킨다. 노드 'ctrl'의 전압은 노드 OUT의 전압보다 더 빠르게 노드 'n14'의 전압을 변화시키며, 새로운 평형점은 노드 'n14'의 전압과 노드 OUT의 전압이 동일하게 될 때 도달하게 된다. 노드 'n14'의 전압과 OUT의 출력 전압이 동일하게 될 때, NMOS 장치(315)를 통한 소스/드레인 전류(풀다운 전류)는 PMOS 장치(310)을 통하여 흐르는 소스/드레인 전류(풀업 전류)와 동일하게 된다.

충전 펌프에 연산 증폭기를 포함하는 액티브 전류 미러를 공급함으로써 NMOS 트랜지스터 쌍(315, 316) 그리고 PMOS 트랜지스터 쌍(312, 310)의 드레인, 소 스 그리고 게이트의 전압 상태는 본질적으로 동일하게 되며 도2에 도시된 종래 기술에 따른 회로보다 더 가깝게 되며 NMOS 트랜지스터(315)와 PMOS 트랜지스터(310)을 흐르는 전류를 정밀하게 매칭시킨다. 트랜지스터(319, 320)은 단순히 버퍼 커패시턴스이며 전류 미러(M1, M2)의 바이어스 노드에 각각 연결된 NMOS 장치(315)와 PMOS 장치(310)에 의한 잡음을 방지한다.

연산 증폭기(323)는 선로에서부터 선로에 이르는 입력 범위(Vdd로부터 Vss(접지))를 가진다. 도 4에 도시된 바와 같이 트랜지스터(315, 316)가 NMOS 장치인 일실시예에서 요구되는 출력 범위는 Vdd 아래에서부터 접지보다 큰 소정의 전압에 이르며 즉 하나의 NMOS 트랜지스터의 문턱 전압은 접지보다 크다(Vtn). 이러한 출력 전압 범위는 NMOS 트랜지스터(315, 316)은 회로를 동작 불능 상태로 만드는 완전히 '오프'된 상태로 변화시키지 않는다. 다른 실시예에서 도 9에 도시된 바와 같이 트랜지스터(315, 316)은 PMOS장치이며, 요구되는 출력 범위는 Vss로부터 Vtp(즉, PMOS 트랜지스터의 하나의 문턱 전압이 Vdd보다 작다). 따라서, 선로에서부터 선로까지의 출력 범위를 갖는 연산 증폭기(323)가 바람직하다.

전력 공급 상태에서, 노드 'n14'는 전압은 노드 OUT의 전압보다 낮으면, 연산 증폭기의 출력은 즉, 노드 'n14'의 낮게된다. 노드 'ctrl'이 NMOS 장치(315)의 게이트에 연결되면, NMOS 장치(315)는 쉽게 '오프'로 변화된다. 회로는 이 상태에서 고정되며 복구하기 위해서는 긴 시간이 필요하다. 두 경우다 바람직하지 않다.

NMOS 장치(321)과 NMOS 장치(322)를 포함하는 시작 회로는 충전 펌프가 전력 공급 상태에서 동작점에 도달하도록 도와준다. 시작 회로는 최초에 노드 OUT 전압 을 V_dd보다 작은 값이 되도록 한다. 이것은 연산 증폭기(323)이 전력 공급 상태 이후에 적절하게 동작하도록 한다. 시작 신호는 전력 공급 상태에서 전력이 공급된 후에 소정의 시간동안 활성화되며 NMOS 장치(322)의 게이트에 연결된다. NMOS 장치(322)는 게이트와 소스의 둘다 노드 OUT에 결합되어 있는 다이오드이다. NMOS 장치(322)의 드레인은 NMOS 장치(322)의 드레인에 연결되어 있다.

NMOS 장치(321)의 드레인에 결합된 시작 신호가 활성화되면, NMOS 장치(322)는 '온'된다. 노드 OUT는 대략 V_dd와 같으며 따라서 NMOS 장치(321)과 NMOS 장치(3220가 둘다 온이면, 전류는 NMOS 장치(321)과 NMOS 장치(322)을 통하여 흐르며 노드 OUT 전압을 감소시킨다.

따라서, 시작 회로는 노드 OUT의 전압이 전력 공급 상태에서 노드 'n14'의 전압보다 작은 것을 보증하며, 연산 증폭기(323)의 차동 입력 전압이 최초에 양이 되며 연산 증폭기(323)의 출력의 노드 'ctrl'은 시작 상태가 NMOS 장치(315)를 온으로 유지하는 동안에 '하이'신호를 유도한다. 이것은 노드 OUT가 소정 기간 동안에 NMOS 트랜지스터의 문턱 전압에 가깝게 되도록 한다. 전력 공급 상태에서 시작 신호는 비활성화되며 시작 회로는 더 이상 인에이블되기를 요구하지 않는다.

본 발명은 전류 오프셋을 즉, NMOS 트랜지스터(315)와 PMOS 트랜지스터(310)를 흐르는 전류의 차이를 약 4%로 감소시킨다. 이것은 전체 지연락루프 시스템에서 만이 많이 감소된 정적 위상 에러를 산출한다. 실시예에서 충전 펌프의 전류 오프셋을 20%로부터 4%로 감소시키면 PLL/DLL의 전체 정적 위상 에러는 300ps에서 60ps 로 감소된다.

도 5는 락 상태 전의 도 4의 충전 펌프의 소스 그리고 싱크 전류 펄스를 보여주는 그래프이다. 이 예에서, 궤적 154는 도 4의 트랜지스터(309)를 통과하는 소스 전류에 대응되며 궤적 156은 도 4의 트랜지스터(317)을 통과하는 싱크 전류에 대응된다. 본 발명의 따른 실시예에 있어서, 소스 전류와 싱크 전류는 크기에 있어서 실질적으로 동일하다. 도 5는 락 상태 전의 펄스를 예시하고 있지만 지연락루프는 노드 OUT의 전압을 락 상태를 탐색할 때 소스 그리고 싱크 펄스의 에지를 정렬하기 위하여 변경하기 시작한다. 락 상태에 도달하게 되면, 각각의 궤적 154, 156의 아래 영역은 같게 되며 노드 OUT에서 전압은 안정 레벨에 이른다. 소스 그리고 싱크 전류가 실질적으로 크기가 동일하면, 펄스의 에지의 정렬은 더욱더 정밀하게 되고, 정적 위상 에러에 기여하는 가장 큰 요소들중의 하나를 제거하게 된다.

도 6은 도 4에 도시된 연산 증폭기(323)의 일실시예에 따른 개략도이다. 연산 증폭기는 매우 낮은 전압에서 동작하는 보상 입력 쌍에 기반하고 있다. 실시예에서 보여주는 바와 같이, 연산 증폭기는 Vss가 약 0V라고 가정할 때(접지에 연결되어 있을 때) Vdd로부터 Vss까지의 1V의 전체 공급 전압은 가지고 동작할 수 있다.

연산 증폭기(323)은 두개의 차동 증폭기(442, 444), 바이어스 회로(446) 그리고 출력단(440)을 포함하고 있다. 차동 증폭기(442, 444)는 NMOS 트랜지스터 입력 쌍(411, 412)를 가지고 있는 제1 차동 증폭기와 PMOS 트랜지스터 입력 쌍(404, 405)를 가지고 있는 제2 차동 증폭기로 이루어진 보상 입력 쌍을 가지고 있다. 제1 차동 증폭기(442)는 PMOS 트랜지스터(403)과 NMOS 트랜지스터(406, 407)을 포함하고 있다. 제2 차동 증폭기(444)는 PMOS 트랜지스터(409, 410) 그리고 NMOS 트랜지스터(413)을 포함하고 있다.

출력단(440)은 트랜지스터(401, 402)를 포함한다. 바이어스 회로는 트랜지스터들(414, 415, 416, 417, 418, 419)를 포함하며 출력단(440)에 있는 트랜지스터(401)와 제1 차동증폭기(442)의 트랜지스터(403)과 제2 차동증폭기(444)에 있는 트랜지스터(413)에 바이어스 전압을 제공한다.

도 4에 도시된 노드 OUT는 각각의 차동 증폭기의 차동 입력 ‘inm'에 연결되어 있으며, 도 4에 도시된 노드 'n14'는 각각의 차동 증폭기의 차동 입력 ‘inp'에 연결되어 있다. 차동 증폭기의 출력단 'diff_out'는 도 4에 도시된 노드 ‘ctrl'에 연결되어 있다.

충전 펌프(300)(도 4)가 인에이블되면(ENABLE 신호가 활성화되거나 로직 ‘1’이 유도되면), 트랜지스터(419)는 턴온되어 트랜지스터(416, 417, 418, 419)를 통하여 전류가 흐르도도록 한다. 제2 차동증폭기(444)에 있는 트랜지스터(409)의 전류는 트랜지스터(408)에 의해 반사된다. 트랜지스터(408)은 제2 차동증폭기의 출력을 제공한다. 트랜지스터(404)(제1 차동증폭기의 출력을 나타냄)과 트랜지스터(408)(제2 차동증폭기의 출력을 나타냄)의 전류는 제1 차동증폭기(440)의 트랜지스터(40)에서 합산되고 출력단의 트랜지스터(402)에서 반사된다. 충전 펌프(300)가 디스에이블될때(ENABLE 신호가 비활성화되거나 로직 0이 될 때)트랜지스터(419)의 게이트의 로직 0으로 인하여 트랜지스터(419)는 오프되며 연산 증폭기는 ctrl 노드 의 전압을 변경하지 못한다.

다른 실시예에서 회로의 동작을 묘사하거나 테스트하기 위하여 전류 미러들에 있는 기준 전류원에 대하여 프로그래머블 어레이 마스터 트랜지스터를 사용할 수 있다. 도 7은 도 4의 트랜지스터(313)과 트랜지스터(314)를 교체하기에 적합한 트랜지스터의 프로그래머블 어레이를 개략도(500)이다. 4개의 액티브 로(low) 선택 신호(SEL0b, SEL1b, SEL2b, SEL3b)는 4개의 선택 트랜지스터(501, 502, 503, 504)에 연결되어 있다. 각각의 선택 트랜지스터는 차동 전류 미러 마스터 PMOS 트랜지스터(505, 506, 507, 508)에 연결되어 있다. 하나 또는 그 이상의 SEL 신호는 로(low)로 활성화되며 그것은 가변 저항이 흐르도록 한다. 전류의 크기는 로로 활성화된 SEL 신호의 숫자에 근거하여 변한다. 예를 들면, 단지 SEL0b가 로로 활성화되면, 전류는 단지 PMOS 트랜지스터(505)와 선택 트랜지스터(501)을 통하여 흐르며, 이러한 전류는 도 4의 트랜지스터(312, 310)에 의해 반사된다. 전류의 크기는 모든 네 개의 선택 신호가 로로 활성화 될 때 PMOS 트랜지스터(505, 506, 507, 508)와 선택 트랜지스터를 통하여 전류가 흐름에 따라 증가된다. 이러한 전류는 트랜지스터(310, 312)의 드레인에 연결딘 Vbn노드를 통하여 트랜지스터(312, 310)에 반사된다.

SEL 신호는 레지스터, 퓨즈 프로그래밍, 마스크 프로그래밍 또는 다른 당업계의 잘알려진 기술에 의해야 제어된다. 프로그래머블 마스터 트랜지스터의 네 개의 세트가 보여지지만, 다른 개수가 사용될 수 있다. NMOS 트랜지스터에 사용되는 유사한 회로는 프로그래머블 어레이 트랜지스터를 가지고 도 4에 도시된 트랜지스 터(416, 418)을 교체함으로써 프로그램 가능성을 증가시킬 수 있다.

본 발명은 지연락루프에 사용되는 충전 펌프에 한정되지 않는다. 예를 들면, 본 발명은 위상 락 루프의 충전 펌프에 사용될 수 있다. 위상 락 루프(PLL)은 제1 클럭 신호를 제2 클럭 신호에 동기화하는 잘 알려진 다른 회로이다.

도 8은 종래 기술에 따른 PLL(600)의 블록도이다. 외부 공급 클럭(CLK)은 위상 검출기(604)에 연결된 기준 클럭(CLK_REF)를 공급하기 위하여 클럭 버퍼(601)에 의하여 버퍼된다. 위상 검출기(604)는 CLK_REF와 CLK_FB 사이의 위상 차에 근거한 위상 제어 신호(UP, DOWN)를 발생시킨다.

위상 검출기(604)의 위상 제어 신호(UP/DOWN)는 가변 바이어스 전압(Vctrl)을 제공하기 위하여 충전 범프(605)와 루프 필터(606)에 의하여 누적된다. 바이어스 전압(Vcrtl)은 클럭신호(CLK_OUT)의 출력인 전압 제어 오실레이터(VOC)(602)를 제어한다. 출력 클럭 신호(CLK_OUT)의 주파수는 바이어스 전압( Vctrl)(610)에 비례한다. VCOs는 당업계에서 잘 알려져 있다.

CLK_OUT 신호는 피드백 클럭 신호(CLK_FB)를 발생하기 위하여 분할기(603)에 선택적으로 연결되어 있다. 위상 검출기가 CLK_FB의 상승 에지 전에 CLK_REF의 상승 에지를 검출하면 그것은 Vctrl을 증가시켜 CLK_OUT신호의 주파수를 증가시키는 UP 신호를 활성화시킨다. 위상 검출기가 CLK_REF의 상승 에지 전에 CLK_FB의 상승 에지를 검출하면 그것은 Vctrl을 감소시켜 CLK_OUT신호의 주파수의 감소시키는 DOWN 신호를 활성화시킨다.

도 9는 도 4에 도시된 NMOS 트랜지스터 대신에 PMOS 장치를 제어하는 연산 증폭기를 가지고 있는 다른 구성의 충전 펌프의 다른 실시예이다. 본 발명의 동일한 원리를 적용하여 연산 증폭기(323)은 도 4의 도시된 실시예와 관련하여 설명한 바와 동일하게 트랜지스터(310', 312', 315', 316')의 드레인을 등화시킨다.

본 발명은 PLL/DLL 시스템에 사용되는 충전 펌프의 사용에 대하여 설명하였다. 그러나, 본 발명은 PLL/DLL 시스템에 한정되는 것은 아니다. 본 발명은 매우 정밀한 전류미러가 필요하고 전류 미러의 출력 전압이 접지에 도달하지 않으며, OP 앰프를 액티브 전류 미러의 동작 불능을 위하여 사용하는 모든 시스템에 사용가능하다.

본 발명은 바람직한 일실시예를 참조하여 특별히 도시되고 설명되었지만, 당업자에게 있어 본 발명의 첨부된 청구항의 범위를 벗어나지 않는 범위에서 형식과 상세에 있어 다른 여러 가지 변형이 가능하다.

Claims

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업 출력 신호 및 다운 출력 신호를 제공하기 위한 위상 검출기;

충전 펌프; 및

상기 충전 펌프의 출력 노드에 연결된 캐패시터를 포함하고,

상기 충전 펌프는:

상기 제어되는 업 출력 신호에 연결하는데 적합한 게이트를 갖춘 제어 트랜지스터 및 전류원을 포함하고, 정전압 공급원과 충전 펌프의 출력 노드간 연결된 풀업 회로;

상기 제어되는 다운 출력 신호에 연결하는데 적합한 게이트를 갖춘 제어 트랜지스터 및 전류원을 포함하고, 접지전압 공급원과 충전 펌프의 출력 노드간 연결된 풀다운 회로;

기준 전류원; 및

다수의 프로그램 가능 트랜지스터를 포함하며,

상기 기준 전류원과 다수의 프로그램 가능 트랜지스터는 각각 풀업 및 풀다운 회로의 전류원 중 적어도 하나의 전류를 제어하도록 구성된 것을 특징으로 하는 락루프.
제21항에 있어서, 각각의 풀업 회로 및 풀다운 회로의 전류원은 각각의 제어 트랜지스터와 직렬로 연결된 트랜지스터를 포함하는 것을 특징으로 하는 락루프.
제22항에 있어서, 풀업 회로의 제어 트랜지스터는 정전압 공급원에 연결되고, 풀업 회로의 전류원 트랜지스터는 충전 펌프의 출력 노드에 연결되는 것을 특징으로 하는 락루프.
제22항에 있어서, 풀다운 회로의 제어 트랜지스터는 접지전압 공급원에 연결되고, 풀다운 회로의 전류원 트랜지스터는 충전 펌프의 출력 노드에 연결되는 것을 특징으로 하는 락루프.
제21항에 있어서, 다수의 프로그램 가능 트랜지스터는 풀업 및 풀다운 회로 모두의 전류원에 전류를 제어하도록 구성된 것을 특징으로 하는 락루프.
제25항에 있어서, 다수의 프로그램 가능 트랜지스터는 풀업 및 풀다운 회로 모두의 전류원의 전류를 함께 제어하도록 구성된 것을 특징으로 하는 락루프.
제25항에 있어서, 기준 전류원은 다수의 프로그램 가능 트랜지스터의 일부를 형성하는 것을 특징으로 하는 락루프.
제21항에 있어서, 다수의 프로그램 가능 트랜지스터는 퓨즈에 의해 프로그램 가능한 것을 특징으로 하는 락루프.
제21항에 있어서, 다수의 프로그램 가능 트랜지스터는 레지스터에 의해 프로그램 가능한 것을 특징으로 하는 락루프.
제21항에 있어서, 다수의 프로그램 가능 트랜지스터는 마스크에 의해 프로그램 가능한 것을 특징으로 하는 락루프.
제21항에 있어서, 다수의 프로그램 가능 트랜지스터는 직렬로 연결된 트랜지스터 쌍을 포함하는 것을 특징으로 하는 락루프.
제31항에 있어서, 각각의 트랜지스터 쌍은 직렬로 연결된 전류 미러 트랜지스터 및 스위치-기능 트랜지스터를 포함하는 것을 특징으로 하는 락루프.
제32항에 있어서, 전류 미러 트랜지스터는 드레인에 연결된 게이트를 갖는 마스터 전류 미러 트랜지스터이고, 기준 전류원은 다수의 프로그램 가능 트랜지스터의 일부를 형성하는 것을 특징으로 하는 락루프.
제32항에 있어서, 스위치-기능 트랜지스터는 퓨즈 회로에 연결된 게이트를 갖춘 것을 특징으로 하는 락루프.
제32항에 있어서, 스위치-기능 트랜지스터는 레지스터 회로에 연결된 게이트를 갖춘 것을 특징으로 하는 락루프.
제32항에 있어서, 스위치-기능 트랜지스터는 마스크 옵션에 의해 선택적으로 연결된 게이트를 갖춘 것을 특징으로 하는 락루프.
제32항에 있어서, 스위치-기능 트랜지스터는 전압 공급원에 연결된 소스를 갖춘 것을 특징으로 하는 락루프.
제37항에 있어서, 전류 미러 트랜지스터는 드레인에 연결된 게이트를 갖는 마스터 전류 미러 트랜지스터인 것을 특징으로 하는 락루프.
제21항에 있어서, 충전 펌프의 출력 노드에 연결된 시작 회로를 더 포함하는 것을 특징으로 하는 락루프.
제39항에 있어서, 시작 회로는 전압 공급원에 연결된 소스와 시작 제어 신호에 연결된 게이트를 갖춘 MOS 장치를 포함하는 것을 특징으로 하는 락루프.
제40항에 있어서, 전압 공급원은 접지전압 공급원인 것을 특징으로 하는 락루프.
제40항에 있어서, 시작 회로는 MOS 장치와 직렬로 연결된 소스 폴로워 트랜지스터를 더 포함하는 것을 특징으로 하는 락루프.
제42항에 있어서, 전압 공급원은 접지전압 공급원이고, 소스 폴로워 트랜지스터는 충전 펌프의 출력 노드에 연결되는 것을 특징으로 하는 락루프.
제21항에 있어서, 위상락루프 구성의 충전 펌프의 출력에 연결된 전압 제어 오실레이터를 더 포함하는 것을 특징으로 하는 락루프.
제21항에 있어서, 지연락루프 구성의 충전 펌프의 출력에 연결된 전압 제어 지연 라인을 더 포함하는 것을 특징으로 하는 락루프.
제21항에 있어서, 추가의 노드에 연결된 추가의 풀업 회로 및 추가의 풀다운 회로를 더 포함하는 것을 특징으로 하는 락루프.
제46항에 있어서, 추가의 풀업 회로 및 풀업 회로는 동일한 방식으로 연결된 소스 및 드레인단에 대응하는 트랜지스터를 갖추고, 추가의 풀다운 회로 및 풀다운 회로는 동일한 방식으로 연결된 소스 및 드레인단에 대응하는 트랜지스터를 갖춘 것을 특징으로 하는 락루프.
제47항에 있어서, 추가의 풀업 회로의 제어 트랜지스터의 게이트는 제1 전압 공급원에 연결되고, 추가의 풀다운 회로의 제어 트랜지스터의 게이트는 제2 전압 공급원에 연결되는 것을 특징으로 하는 락루프.
제47항에 있어서, 추가의 풀업 회로 및 풀업 회로는 대응적으로 동일한 크기의 트랜지스터를 갖추고, 추가의 풀다운 회로 및 풀다운 회로는 대응적으로 동일한 크기의 트랜지스터를 갖춘 것을 특징으로 하는 락루프.
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