JPH118553A - Ｐｌｌ回路及び半導体集積回路 - Google Patents
Ｐｌｌ回路及び半導体集積回路Info
- Publication number
- JPH118553A JPH118553A JP9158408A JP15840897A JPH118553A JP H118553 A JPH118553 A JP H118553A JP 9158408 A JP9158408 A JP 9158408A JP 15840897 A JP15840897 A JP 15840897A JP H118553 A JPH118553 A JP H118553A
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- circuit
- pll circuit
- clock signal
- charge pump
- mos transistor
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Abstract
(57)【要約】
【課題】 ジッタを増大させることなく、ＰＬＬ回路の
引き込み時間の低減を図るための技術を提供することに
ある。 【解決手段】 第２積分用容量（Ｃｇｐ）を設けること
により、ＰＬＬ回路への電源投入直後において、電圧制
御発振回路へのコントロール電圧を、参照クロック信号
の入力前に、第１積分用容量（Ｃｇｎ）と第２積分用容
量との容量比で決定される所定の中間電圧に設定するこ
とができ、参照クロック信号の入力が開始される前に、
電圧制御発振回路（２４５）の発振周波数を、ほぼ予定
通りの発振周波数とすることにより、ＰＬＬ回路が安定
するまでの時間を短縮する。
引き込み時間の低減を図るための技術を提供することに
ある。 【解決手段】 第２積分用容量（Ｃｇｐ）を設けること
により、ＰＬＬ回路への電源投入直後において、電圧制
御発振回路へのコントロール電圧を、参照クロック信号
の入力前に、第１積分用容量（Ｃｇｎ）と第２積分用容
量との容量比で決定される所定の中間電圧に設定するこ
とができ、参照クロック信号の入力が開始される前に、
電圧制御発振回路（２４５）の発振周波数を、ほぼ予定
通りの発振周波数とすることにより、ＰＬＬ回路が安定
するまでの時間を短縮する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（フェーズ
・ロックド・ループ）回路、及びそれを含む半導体集積
回路、特にＰＬＬ回路がロックする間での時間（引き込
み時間）の短縮を図るための技術に関し、例えば、ＡＳ
ＩＣ（アップリケーション・スペシフィック・インテグ
レーテッド・サーキット）に適用して有効な技術に関す
る。
・ロックド・ループ）回路、及びそれを含む半導体集積
回路、特にＰＬＬ回路がロックする間での時間（引き込
み時間）の短縮を図るための技術に関し、例えば、ＡＳ
ＩＣ（アップリケーション・スペシフィック・インテグ
レーテッド・サーキット）に適用して有効な技術に関す
る。
【０００２】
【従来の技術】ＰＬＬ回路は、参照クロック信号とフィ
ードバッククロック信号との位相比較を行い、その位相
比較結果に基づいて電圧制御発振器の発振周波数を制御
することにより、所望のクロック信号を得ることができ
る。
ードバッククロック信号との位相比較を行い、その位相
比較結果に基づいて電圧制御発振器の発振周波数を制御
することにより、所望のクロック信号を得ることができ
る。
【０００３】マイクロコンピュータなどの半導体集積回
路においては、高速クロック信号のスキュー（位相ず
れ）の低減やクロック周波数の逓倍などを目的として、
ＰＬＬ回路が内蔵されている。ＣＭＯＳ・ＡＳＩＣにお
いても上記マイクロコンピュータと同様にＰＬＬ回路が
内蔵されるのが一般的となってきている。
路においては、高速クロック信号のスキュー（位相ず
れ）の低減やクロック周波数の逓倍などを目的として、
ＰＬＬ回路が内蔵されている。ＣＭＯＳ・ＡＳＩＣにお
いても上記マイクロコンピュータと同様にＰＬＬ回路が
内蔵されるのが一般的となってきている。
【０００４】尚、ＰＬＬ回路について記載された文献の
例としては、「ISSCC95/SESSION/DIGITAL DESIGN ELEME
NT/PAPER6.5」がある。
例としては、「ISSCC95/SESSION/DIGITAL DESIGN ELEME
NT/PAPER6.5」がある。
【０００５】
【発明が解決しようとする課題】一般にＰＬＬ回路に電
源が投入され、参照クロック信号がＰＬＬ回路に供給さ
れた後に、ＰＬＬ回路がロックして出力クロック信号が
安定するまでに一定の時間が必要とされる。特に、チャ
ージポンプ回路を用いたＰＬＬ回路においては、チャー
ジポンプの容量への充電時間によって引き込み時間が左
右される。つまり、チャージポンプの容量への充電時間
が短ければ、その分、引き込み時間も短くなる。
源が投入され、参照クロック信号がＰＬＬ回路に供給さ
れた後に、ＰＬＬ回路がロックして出力クロック信号が
安定するまでに一定の時間が必要とされる。特に、チャ
ージポンプ回路を用いたＰＬＬ回路においては、チャー
ジポンプの容量への充電時間によって引き込み時間が左
右される。つまり、チャージポンプの容量への充電時間
が短ければ、その分、引き込み時間も短くなる。
【０００６】しかしながら、チャージポンプの容量が小
さいとジッタを生じる。そのため、チャージポンプの容
量をあまり小さくするのは好ましくない。そうかといっ
て、この容量を大きくすると、引き込み時間が長くなっ
て、ＰＬＬ回路の安定動作までの時間が長くなってしま
う。
さいとジッタを生じる。そのため、チャージポンプの容
量をあまり小さくするのは好ましくない。そうかといっ
て、この容量を大きくすると、引き込み時間が長くなっ
て、ＰＬＬ回路の安定動作までの時間が長くなってしま
う。
【０００７】本発明の目的は、ジッタを増大させること
なく、ＰＬＬ回路の引き込み時間の低減を図るための技
術を提供することにある。
なく、ＰＬＬ回路の引き込み時間の低減を図るための技
術を提供することにある。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】すなわち、電源投入直後に上記積分容量を
充電するための充電回路（Ｃｇｐ，５１，Ｍｐ２，Ｍｎ
２）を設けることにより、ＰＬＬ回路への電源投入直後
において、電圧制御発振回路（２４５）へのコントロー
ル電圧を、参照クロック信号の入力前に所定の中間電圧
に設定することができ、参照クロック信号の入力が開始
される前に、電圧制御発振回路の発振周波数を、ほぼ予
定通りの発振周波数とすることにより、ＰＬＬ回路が安
定するまでの時間を短縮する。
充電するための充電回路（Ｃｇｐ，５１，Ｍｐ２，Ｍｎ
２）を設けることにより、ＰＬＬ回路への電源投入直後
において、電圧制御発振回路（２４５）へのコントロー
ル電圧を、参照クロック信号の入力前に所定の中間電圧
に設定することができ、参照クロック信号の入力が開始
される前に、電圧制御発振回路の発振周波数を、ほぼ予
定通りの発振周波数とすることにより、ＰＬＬ回路が安
定するまでの時間を短縮する。
【００１１】また、第２積分用容量（Ｃｇｐ）を設ける
ことにより、ＰＬＬ回路への電源投入直後において、電
圧制御発振回路へのコントロール電圧を、参照クロック
信号の入力前に、第１積分用容量（Ｃｇｎ）と第２積分
用容量との容量比で決定される所定の中間電圧に設定す
ることができ、参照クロック信号の入力が開始される前
に、電圧制御発振回路（２４５）の発振周波数を、ほぼ
予定通りの発振周波数とすることにより、ＰＬＬ回路が
安定するまでの時間を短縮する。
ことにより、ＰＬＬ回路への電源投入直後において、電
圧制御発振回路へのコントロール電圧を、参照クロック
信号の入力前に、第１積分用容量（Ｃｇｎ）と第２積分
用容量との容量比で決定される所定の中間電圧に設定す
ることができ、参照クロック信号の入力が開始される前
に、電圧制御発振回路（２４５）の発振周波数を、ほぼ
予定通りの発振周波数とすることにより、ＰＬＬ回路が
安定するまでの時間を短縮する。
【００１２】このとき、上記第１積分用容量は、ドレイ
ン電極及びソース電極が低電位側電源に結合されたｎチ
ャンネル型ＭＯＳトランジスタにより形成し、上記第２
積分用容量は、ドレイン電極及びソース電極が高電位側
電源に結合されたｐチャンネル型ＭＯＳトランジスタに
より形成することができる。
ン電極及びソース電極が低電位側電源に結合されたｎチ
ャンネル型ＭＯＳトランジスタにより形成し、上記第２
積分用容量は、ドレイン電極及びソース電極が高電位側
電源に結合されたｐチャンネル型ＭＯＳトランジスタに
より形成することができる。
【００１３】
【発明の実施の形態】図８には本発明にかかるＬＳＩの
一例が示される。
一例が示される。
【００１４】図８に示されるＬＳＩ２１は、特に制限さ
れないがＡＳＩＣとされ、公知のＬＳＩ製造技術によ
り、単結晶シリコン基板などの一つの半導体基板に形成
される。
れないがＡＳＩＣとされ、公知のＬＳＩ製造技術によ
り、単結晶シリコン基板などの一つの半導体基板に形成
される。
【００１５】ＬＳＩ２１のチップは、略矩形状に形成さ
れ、その縁辺部には、外部とのデータのやり取りや、外
部からの電源供給を可能とする複数のＩ／Ｏ（インプッ
ト・アウトプット）部２２が配列され、そのＩ／Ｏ部２
２に包囲されるよに内部回路が配置される。内部回路
は、外部から入力されたクロック信号を同期化するため
のＰＬＬ（フェーズ・ロックド・ループ）回路２４や、
このＰＬＬ回路２４により同期化されたクロック信号に
同期動作する複数の回路ブロック２３が配置されて成
る。複数の回路ブロック２３には、ランダム・アクセス
・メモリやレジスタが含まれる。
れ、その縁辺部には、外部とのデータのやり取りや、外
部からの電源供給を可能とする複数のＩ／Ｏ（インプッ
ト・アウトプット）部２２が配列され、そのＩ／Ｏ部２
２に包囲されるよに内部回路が配置される。内部回路
は、外部から入力されたクロック信号を同期化するため
のＰＬＬ（フェーズ・ロックド・ループ）回路２４や、
このＰＬＬ回路２４により同期化されたクロック信号に
同期動作する複数の回路ブロック２３が配置されて成
る。複数の回路ブロック２３には、ランダム・アクセス
・メモリやレジスタが含まれる。
【００１６】上記ＰＬＬ回路２４から複数の回路ブロッ
クへクロック信号が伝達されるようになっており、この
クロック伝達を可能とするためのクロック伝達経路が形
成されている。特に制限されないが、上記クロック伝達
経路は、特に制限されないが、ツリー状に形成されたク
ロック伝達経路（幹線）になっており、ＰＬＬ回路２４
から複数の回路ブロック２３のそれぞれのクロック入力
端子までのクロック遅延量は、複数の回路ブロック間で
ほぼ等しくされる。
クへクロック信号が伝達されるようになっており、この
クロック伝達を可能とするためのクロック伝達経路が形
成されている。特に制限されないが、上記クロック伝達
経路は、特に制限されないが、ツリー状に形成されたク
ロック伝達経路（幹線）になっており、ＰＬＬ回路２４
から複数の回路ブロック２３のそれぞれのクロック入力
端子までのクロック遅延量は、複数の回路ブロック間で
ほぼ等しくされる。
【００１７】図１には上記ＰＬＬ回路２４の構成例が示
される。
される。
【００１８】ＰＬＬ回路２４は、このＰＬＬ回路２４の
外部から入力される参照クロック信号ＣＫｉｎを所定時
間遅延するためのディレイ回路２４１、フィードバック
クロック信号ＦＢｉｎを分周するための分周回路２４
２、上記ディレイ回路２４１の出力信号と上記分周回路
２４２の出力信号との位相比較を行うための位相検出回
路２４３、上記位相検出回路２４３での位相比較結果に
基づいて積分用容量の充放電を行うことによりコントロ
ール電圧Ｖｃｎｔを形成するためのチャージポンプ２４
４、このチャージポンプ２４４から出力されたコントロ
ール電圧Ｖｃｎｔに基づいて発振周波数が制御される電
圧制御発振回路（ＶＣＯ）２４５、この電圧発振回路２
４５の出力信号を分周する分周回路２４６とを含んで成
る。
外部から入力される参照クロック信号ＣＫｉｎを所定時
間遅延するためのディレイ回路２４１、フィードバック
クロック信号ＦＢｉｎを分周するための分周回路２４
２、上記ディレイ回路２４１の出力信号と上記分周回路
２４２の出力信号との位相比較を行うための位相検出回
路２４３、上記位相検出回路２４３での位相比較結果に
基づいて積分用容量の充放電を行うことによりコントロ
ール電圧Ｖｃｎｔを形成するためのチャージポンプ２４
４、このチャージポンプ２４４から出力されたコントロ
ール電圧Ｖｃｎｔに基づいて発振周波数が制御される電
圧制御発振回路（ＶＣＯ）２４５、この電圧発振回路２
４５の出力信号を分周する分周回路２４６とを含んで成
る。
【００１９】上記分周回路２４６の出力信号が、このＰ
ＬＬ回路２４から出力されるクロック信号とされ、この
クロック信号は、クロックバッファツリー１０を介して
フリップフロップ２０など、このＰＬＬ回路２４が適用
される半導体集積回路の各回路ブロックに伝達される。
また、このクロックバッファツリー１０を介して分周回
路２４２へクロック信号がフィードバックされるように
なっている。フィードバックされたクロック信号は、フ
ィードバッククロック信号ＦＢｉｎとして上記分周回路
２４２に取り込まれる。上記分周回路２４６，２４２に
おける分周数を設定することで逓倍率を調整することが
できる。ディレイ回路２４１の出力信号に比べて分周回
路２４２の出力信号の位相が遅れている場合には、位相
検出回路２４３からアップパルスUpが出力され、また、
ディレイ回路２４１の出力信号に比べて分周回路２４２
の出力信号の位相が進んでいる場合には、位相検出回路
２４３からダウンパルスパルスＤｏｗｎが出力される。
そのようなアップパルスUp、ダウンパルスパルスＤｏｗ
ｎに基づいてチャージポンプ２４４の動作が制御され
る。
ＬＬ回路２４から出力されるクロック信号とされ、この
クロック信号は、クロックバッファツリー１０を介して
フリップフロップ２０など、このＰＬＬ回路２４が適用
される半導体集積回路の各回路ブロックに伝達される。
また、このクロックバッファツリー１０を介して分周回
路２４２へクロック信号がフィードバックされるように
なっている。フィードバックされたクロック信号は、フ
ィードバッククロック信号ＦＢｉｎとして上記分周回路
２４２に取り込まれる。上記分周回路２４６，２４２に
おける分周数を設定することで逓倍率を調整することが
できる。ディレイ回路２４１の出力信号に比べて分周回
路２４２の出力信号の位相が遅れている場合には、位相
検出回路２４３からアップパルスUpが出力され、また、
ディレイ回路２４１の出力信号に比べて分周回路２４２
の出力信号の位相が進んでいる場合には、位相検出回路
２４３からダウンパルスパルスＤｏｗｎが出力される。
そのようなアップパルスUp、ダウンパルスパルスＤｏｗ
ｎに基づいてチャージポンプ２４４の動作が制御され
る。
【００２０】ここで、上記ディレイ回路２４１、分周回
路２４２、及び位相検出回路２４３を含んで、本発明に
おける位相比較手段が形成される。また、上記電圧制御
発振回路２４５及び分周回路２４６を含んで、本発明に
おける電圧制御発振手段が形成される。
路２４２、及び位相検出回路２４３を含んで、本発明に
おける位相比較手段が形成される。また、上記電圧制御
発振回路２４５及び分周回路２４６を含んで、本発明に
おける電圧制御発振手段が形成される。
【００２１】上記チャージポンプ回路２４４は、第１積
分用容量Ｃｇｎと、それに直列接続された第２積分用容
量Ｃｇｐと、上記ダウンパルスＤｏｗｎ及びアップパル
スＵｐに基づいて上記第１積分用容量Ｃｇｎ、第２積分
用容量Ｃｇｐの充放電を行うためのｎチャンネル型ＭＯ
ＳトランジスタＭｎ１、及びｐチャンネル型ＭＯＳトラ
ンジスタＭｐ１を含んで成る。上記第１積分用容量Ｃｇ
ｎは、ｎチャンネル型ＭＯＳトランジスタのゲート容量
により形成され、上記成分用容量Ｃｇｐはｐチャンネル
型ＭＯＳトランジスタのゲート容量により形成される。
分用容量Ｃｇｎと、それに直列接続された第２積分用容
量Ｃｇｐと、上記ダウンパルスＤｏｗｎ及びアップパル
スＵｐに基づいて上記第１積分用容量Ｃｇｎ、第２積分
用容量Ｃｇｐの充放電を行うためのｎチャンネル型ＭＯ
ＳトランジスタＭｎ１、及びｐチャンネル型ＭＯＳトラ
ンジスタＭｐ１を含んで成る。上記第１積分用容量Ｃｇ
ｎは、ｎチャンネル型ＭＯＳトランジスタのゲート容量
により形成され、上記成分用容量Ｃｇｐはｐチャンネル
型ＭＯＳトランジスタのゲート容量により形成される。
【００２２】尚、上記ゲート容量は、厳密にはＭＯＳト
ランジスタのゲート電極とドレイン電極との間の容量、
ゲート電極とチャネル間の容量、及びゲート電極とソー
ス電極との間の容量が合成されたものである。
ランジスタのゲート電極とドレイン電極との間の容量、
ゲート電極とチャネル間の容量、及びゲート電極とソー
ス電極との間の容量が合成されたものである。
【００２３】第１積分容量Ｃｇｎを形成するＭＯＳトラ
ンジスタのドレイン電極とソース電極とは高電位側電源
Ｖｄｄに結合され、第２積分容量Ｃｇｐを形成するＭＯ
Ｓトランジスタのドレイン電極とソース電極とは低電位
側電源Ｖｓｓに結合される。また、１積分容量Ｃｇｎを
形成するＭＯＳトランジスタのゲート電極と、第２積分
容量Ｃｇｐを形成するＭＯＳトランジスタのゲート電極
とは、上記ｐチャンネル型ＭＯＳトランジスタＭｐ１の
ドレイン電極、及び上記ｎチャンネル型ＭＯＳトランジ
スタＭｎ１のドレイン電極に共通接続される。そしてこ
の共通接続箇所からチャージポンプ回路２４４の出力電
圧であるコントロール電圧Ｖｃｎｔが得られ、それが後
段の電圧制御発振回路２４５に供給される。また、上記
ｐチャンネル型ＭＯＳトランジスタＭｐ１のソース電極
は高電位側電源Ｖｄｄに結合され、上記ｎチャンネル型
ＭＯＳトランジスタＭｎ１のソース電極は低電位側電源
Ｖｓｓに結合される。
ンジスタのドレイン電極とソース電極とは高電位側電源
Ｖｄｄに結合され、第２積分容量Ｃｇｐを形成するＭＯ
Ｓトランジスタのドレイン電極とソース電極とは低電位
側電源Ｖｓｓに結合される。また、１積分容量Ｃｇｎを
形成するＭＯＳトランジスタのゲート電極と、第２積分
容量Ｃｇｐを形成するＭＯＳトランジスタのゲート電極
とは、上記ｐチャンネル型ＭＯＳトランジスタＭｐ１の
ドレイン電極、及び上記ｎチャンネル型ＭＯＳトランジ
スタＭｎ１のドレイン電極に共通接続される。そしてこ
の共通接続箇所からチャージポンプ回路２４４の出力電
圧であるコントロール電圧Ｖｃｎｔが得られ、それが後
段の電圧制御発振回路２４５に供給される。また、上記
ｐチャンネル型ＭＯＳトランジスタＭｐ１のソース電極
は高電位側電源Ｖｄｄに結合され、上記ｎチャンネル型
ＭＯＳトランジスタＭｎ１のソース電極は低電位側電源
Ｖｓｓに結合される。
【００２４】次に、上記のように構成されたＰＬＬ回路
２４の動作について説明する。
２４の動作について説明する。
【００２５】位相検出回路２４３での位相比較結果によ
り、もしアップパルスＵｐが出力される場合には、それ
に応じてｐチャンネル型ＭＯＳトランジスタＭｐ１がオ
ンされることにより、コントロール電圧Ｖｃｎｔが少し
ずつ上昇され、また、ダウンパルスＤｏｗｎが出力され
る場合にはそれに応じてｎチャンネル型ＭＯＳトランジ
スタＭｎ１がオンされることにより、コントロール電圧
Ｖｃｎｔが少しずつ下降されて、最終的には参照クロッ
クＣＫｉｎとフィードバッククロック信号ＦＢｉｎとの
位相が一致したところで安定される。
り、もしアップパルスＵｐが出力される場合には、それ
に応じてｐチャンネル型ＭＯＳトランジスタＭｐ１がオ
ンされることにより、コントロール電圧Ｖｃｎｔが少し
ずつ上昇され、また、ダウンパルスＤｏｗｎが出力され
る場合にはそれに応じてｎチャンネル型ＭＯＳトランジ
スタＭｎ１がオンされることにより、コントロール電圧
Ｖｃｎｔが少しずつ下降されて、最終的には参照クロッ
クＣＫｉｎとフィードバッククロック信号ＦＢｉｎとの
位相が一致したところで安定される。
【００２６】ここで、本ＰＬＬ回路２４に電源が投入さ
れた直後の動作について、図３に示されるＰＬＬ回路２
５と比較しながら説明する。図３に示されるＰＬＬ回路
２５は、図１に示される回路において、第２積分容量Ｃ
ｇｐが省略されたものである。また、図２には、図１に
示されるＰＬＬ回路２４における主要部の動作タイミン
グが、さらに、図４には図３に示されるＰＬＬ回路２５
における主要部の動作タイミングがそれぞれ示される。
れた直後の動作について、図３に示されるＰＬＬ回路２
５と比較しながら説明する。図３に示されるＰＬＬ回路
２５は、図１に示される回路において、第２積分容量Ｃ
ｇｐが省略されたものである。また、図２には、図１に
示されるＰＬＬ回路２４における主要部の動作タイミン
グが、さらに、図４には図３に示されるＰＬＬ回路２５
における主要部の動作タイミングがそれぞれ示される。
【００２７】図３に示されるＰＬＬ回路２５では、図１
における第２積分用容量Ｃｇｐに相当するものが存在し
ないため、コントロール電圧Ｖｃｎｔは、ＰＬＬ回路２
５への電源供給直後からしばらくの間（図４では約２０
μｓｅｃ．）は０Ｖであり、参照クロック信号ＣＫｉｎ
がＰＬＬ回路２４に供給され、位相検出回路２４３から
のアップ信号Ｕｐが出力されて初めて上昇する。このと
き、ジッタの発生を小さく抑えるため、積分用容量Ｃｇ
ｎは例えば数十ｐＦ（ピコファラッド）というように比
較的大きく設定され、ＭＯＳトランジスタＭｐ１，Ｍｎ
１の駆動能力は比較的小さく設定されている。従って、
上記参照クロック信号ＣＫｉｎの供給が開始されてから
上記コントロール電圧Ｖｃｎｔは緩やかに上昇される。
そして、コントロール電圧Ｖｃｎｔが所定のしきい値を
越えたところで電圧制御発振回路２４５が低周波数での
発振を開始し、その発振周波数が徐々に上昇される。そ
れにより、参照クロック信号ＣＫｉｎの入力が開始され
てから、ＰＬＬ回路２５の動作が安定するまでに例えば
１０５μｓなどのように比較的長い時間を要する。尚、
安定後は、アップパルスＵｐと、ダウンパルスＤｏｗｎ
とが周期的にごく短い瞬間だけ出力されるが、上述した
ように、積分用容量Ｃｇｎの値が大きく、しかもＭＯＳ
トランジスタＭｐ１，Ｍｎ１の駆動能力が小さく設定さ
れているため、コントロール電圧Ｖｃｎｔはほとんど変
化せず、従ってジッタは少ない。
における第２積分用容量Ｃｇｐに相当するものが存在し
ないため、コントロール電圧Ｖｃｎｔは、ＰＬＬ回路２
５への電源供給直後からしばらくの間（図４では約２０
μｓｅｃ．）は０Ｖであり、参照クロック信号ＣＫｉｎ
がＰＬＬ回路２４に供給され、位相検出回路２４３から
のアップ信号Ｕｐが出力されて初めて上昇する。このと
き、ジッタの発生を小さく抑えるため、積分用容量Ｃｇ
ｎは例えば数十ｐＦ（ピコファラッド）というように比
較的大きく設定され、ＭＯＳトランジスタＭｐ１，Ｍｎ
１の駆動能力は比較的小さく設定されている。従って、
上記参照クロック信号ＣＫｉｎの供給が開始されてから
上記コントロール電圧Ｖｃｎｔは緩やかに上昇される。
そして、コントロール電圧Ｖｃｎｔが所定のしきい値を
越えたところで電圧制御発振回路２４５が低周波数での
発振を開始し、その発振周波数が徐々に上昇される。そ
れにより、参照クロック信号ＣＫｉｎの入力が開始され
てから、ＰＬＬ回路２５の動作が安定するまでに例えば
１０５μｓなどのように比較的長い時間を要する。尚、
安定後は、アップパルスＵｐと、ダウンパルスＤｏｗｎ
とが周期的にごく短い瞬間だけ出力されるが、上述した
ように、積分用容量Ｃｇｎの値が大きく、しかもＭＯＳ
トランジスタＭｐ１，Ｍｎ１の駆動能力が小さく設定さ
れているため、コントロール電圧Ｖｃｎｔはほとんど変
化せず、従ってジッタは少ない。
【００２８】それに対して、図１に示されるＰＬＬ回路
２４では、第２積分用容量Ｃｇｐが設けられているた
め、図２に示されるように、ＰＬＬ回路２４に電源が投
入されると、コントロール電圧Ｖｃｎｔは、参照クロッ
ク信号ＣＫｉｎの入力前に、第１積分用容量Ｃｇｎと第
２積分用容量Ｃｇｐとの容量カップリングにより、それ
らの容量比で決定される所定の中間電圧となる。そし
て、参照クロック信号ＣＫｉｎの入力が開始される前に
は、ＰＬＬ回路２４は、ほぼ予定通りの発振周波数で、
クロック信号ＣＫｏｕｔの出力が開始される。そして、
参照クロック信号ＣＫｉｎの入力が開始されると、位相
検出回路２４３での位相比較結果に応じて、チャージポ
ンプ２４４の動作が制御されるが、周波数の微調整や位
相合わせに要する時間は、例えば１５μｓなどというよ
うに短い時間で済む。
２４では、第２積分用容量Ｃｇｐが設けられているた
め、図２に示されるように、ＰＬＬ回路２４に電源が投
入されると、コントロール電圧Ｖｃｎｔは、参照クロッ
ク信号ＣＫｉｎの入力前に、第１積分用容量Ｃｇｎと第
２積分用容量Ｃｇｐとの容量カップリングにより、それ
らの容量比で決定される所定の中間電圧となる。そし
て、参照クロック信号ＣＫｉｎの入力が開始される前に
は、ＰＬＬ回路２４は、ほぼ予定通りの発振周波数で、
クロック信号ＣＫｏｕｔの出力が開始される。そして、
参照クロック信号ＣＫｉｎの入力が開始されると、位相
検出回路２４３での位相比較結果に応じて、チャージポ
ンプ２４４の動作が制御されるが、周波数の微調整や位
相合わせに要する時間は、例えば１５μｓなどというよ
うに短い時間で済む。
【００２９】このように、第２積分用容量Ｃｇｐを設け
ることにより、ＰＬＬ回路２４への電源投入直後におい
て、コントロール電圧Ｖｃｎｔは、参照クロック信号Ｃ
Ｋｉｎの入力前に、第１積分用容量Ｃｇｎと第２積分用
容量Ｃｇｐとの容量比で決定される所定の中間電圧とな
り、参照クロック信号ＣＫｉｎの入力が開始される前に
は、ＰＬＬ回路２４は、ほぼ予定通りの発振周波数で、
クロック信号ＣＫｏｕｔの出力を開始するため、ＰＬＬ
回路２４が安定するまでの時間を短縮することができ
る。しかも、そのようにＰＬＬ回路２４が安定するまで
の時間を短縮するために積分容量を小さくする必要が無
いので、ジッタの発生を抑えることができる。
ることにより、ＰＬＬ回路２４への電源投入直後におい
て、コントロール電圧Ｖｃｎｔは、参照クロック信号Ｃ
Ｋｉｎの入力前に、第１積分用容量Ｃｇｎと第２積分用
容量Ｃｇｐとの容量比で決定される所定の中間電圧とな
り、参照クロック信号ＣＫｉｎの入力が開始される前に
は、ＰＬＬ回路２４は、ほぼ予定通りの発振周波数で、
クロック信号ＣＫｏｕｔの出力を開始するため、ＰＬＬ
回路２４が安定するまでの時間を短縮することができ
る。しかも、そのようにＰＬＬ回路２４が安定するまで
の時間を短縮するために積分容量を小さくする必要が無
いので、ジッタの発生を抑えることができる。
【００３０】次に、上記チャージポンプ回路２４４の別
の構成例について図５及び図６を参照しながら説明す
る。
の構成例について図５及び図６を参照しながら説明す
る。
【００３１】図１に示されるチャージポンプ回路２４４
では、第２積分用容量Ｃｇｐを有するものについて説明
したが、電源投入直後に第１積分用容量Ｃｇｎを所定の
中間電位になるように電荷充電を行うための適宜の充電
回路を、上記第２積分容量Ｃｇｎに代えて設けることが
できる。この充電回路は、例えば図５に示されるよう
に、ｐチャンネル型ＭＯＳトランジスタＭｐ２、それに
直列接続されたｎチャンネル型ＭＯＳトランジスタＭｎ
２、及び上記ｐチャンネル型ＭＯＳトランジスタＭｐ２
のゲート電極に結合されたインバータ５１を含んで構成
することができる。ｐチャンネル型ＭＯＳトランジスタ
Ｍｐ２のソース電極は高電位側電源Ｖｄｄに結合され、
ｎチャンネル型ＭＯＳトランジスタＭｎ２のソース電極
は低電位側電源Ｖｓｓに結合される。このチャージポン
プ回路２４４が適用される半導体集積回路において、電
源投入時に各部を初期化するためのリセット信号Ｒｓｔ
を生成するパワーオンリセット回路５２によってリセッ
ト信号Ｒｓｔが生成されたとき、上記リセット信号Ｒｓ
ｔのパルス幅に相当する短い時間だけ、ＭＯＳトランジ
スタＭｎ２，Ｍｐ２がオンされ、そのとき、ＭＯＳトラ
ンジスタＭｎ２，Ｍｐ２のオン抵抗比で決定される電圧
が第１積分用容量Ｃｇｎに供給されることにより、この
第１積分用容量Ｃｇｎが充電される。
では、第２積分用容量Ｃｇｐを有するものについて説明
したが、電源投入直後に第１積分用容量Ｃｇｎを所定の
中間電位になるように電荷充電を行うための適宜の充電
回路を、上記第２積分容量Ｃｇｎに代えて設けることが
できる。この充電回路は、例えば図５に示されるよう
に、ｐチャンネル型ＭＯＳトランジスタＭｐ２、それに
直列接続されたｎチャンネル型ＭＯＳトランジスタＭｎ
２、及び上記ｐチャンネル型ＭＯＳトランジスタＭｐ２
のゲート電極に結合されたインバータ５１を含んで構成
することができる。ｐチャンネル型ＭＯＳトランジスタ
Ｍｐ２のソース電極は高電位側電源Ｖｄｄに結合され、
ｎチャンネル型ＭＯＳトランジスタＭｎ２のソース電極
は低電位側電源Ｖｓｓに結合される。このチャージポン
プ回路２４４が適用される半導体集積回路において、電
源投入時に各部を初期化するためのリセット信号Ｒｓｔ
を生成するパワーオンリセット回路５２によってリセッ
ト信号Ｒｓｔが生成されたとき、上記リセット信号Ｒｓ
ｔのパルス幅に相当する短い時間だけ、ＭＯＳトランジ
スタＭｎ２，Ｍｐ２がオンされ、そのとき、ＭＯＳトラ
ンジスタＭｎ２，Ｍｐ２のオン抵抗比で決定される電圧
が第１積分用容量Ｃｇｎに供給されることにより、この
第１積分用容量Ｃｇｎが充電される。
【００３２】尚、パワーオンリセット回路５２によって
生成されるリセット信号Ｒｓｔは、電源投入直後のみハ
イレベルにアサートされるパルス信号であり、当該リセ
ット信号Ｒｓｔがローレベルにネゲートされた後は、Ｍ
ＯＳトランジスタＭｎ２，Ｍｐ２はともにオフ状態とさ
れ、チャージポンプ回路２４４のその後の動作に影響し
ない。
生成されるリセット信号Ｒｓｔは、電源投入直後のみハ
イレベルにアサートされるパルス信号であり、当該リセ
ット信号Ｒｓｔがローレベルにネゲートされた後は、Ｍ
ＯＳトランジスタＭｎ２，Ｍｐ２はともにオフ状態とさ
れ、チャージポンプ回路２４４のその後の動作に影響し
ない。
【００３３】このように、図５に示されるチャージポン
プ回路２４４は、図１に示されるチャージポンプ回路２
４と同様に、電源投入直後に速やかにコントロール電圧
Ｖｃｎｔを所定の中間電位に設定することができるか
ら、図１に示されるチャージポンプ回路２４と同様の作
用効果を得ることができる。
プ回路２４４は、図１に示されるチャージポンプ回路２
４と同様に、電源投入直後に速やかにコントロール電圧
Ｖｃｎｔを所定の中間電位に設定することができるか
ら、図１に示されるチャージポンプ回路２４と同様の作
用効果を得ることができる。
【００３４】また、図６に示されるように、第２積分用
容量Ｃｇｐに並列接続される容量の値を切り換え可能に
構成することができる。
容量Ｃｇｐに並列接続される容量の値を切り換え可能に
構成することができる。
【００３５】すなわち、ｐチャンネル型ＭＯＳトランジ
スタＭｐ３，Ｍｐ４を設け、このｐチャンネル型ＭＯＳ
トランジスタＭｐ３，Ｍｐ４によるゲート容量を、回路
に関与させるか否かをｎチャンネル型ＭＯＳトランジス
タＭｎ５，Ｍｎ６によって選択可能にする。ｎチャンネ
ル型ＭＯＳトランジスタＭｎ５，Ｍｎ６のゲート電極
は、それぞれこのＰＬＬ回路２４４の外部端子５１，５
２に接続されており、この外部端子５１，５２の論理レ
ベルにより、ｐチャンネル型ＭＯＳトランジスタＭｐ
３，Ｍｐ４によるゲート容量を選択的に回路動作に関与
させることができる。
スタＭｐ３，Ｍｐ４を設け、このｐチャンネル型ＭＯＳ
トランジスタＭｐ３，Ｍｐ４によるゲート容量を、回路
に関与させるか否かをｎチャンネル型ＭＯＳトランジス
タＭｎ５，Ｍｎ６によって選択可能にする。ｎチャンネ
ル型ＭＯＳトランジスタＭｎ５，Ｍｎ６のゲート電極
は、それぞれこのＰＬＬ回路２４４の外部端子５１，５
２に接続されており、この外部端子５１，５２の論理レ
ベルにより、ｐチャンネル型ＭＯＳトランジスタＭｐ
３，Ｍｐ４によるゲート容量を選択的に回路動作に関与
させることができる。
【００３６】例えば、外部端子５１のみがハイレベルに
設定された場合には、ｐチャンネル型ＭＯＳトランジス
タＭｐ３のゲート容量が上記第２積分用容量Ｃｇｐに並
列接続され、その場合の合成容量は第２積分用容量Ｃｇ
ｐよりも大きくなる。従って、その場合には、電源投入
直後において、容量カップリングによって決定されるコ
ントロール電圧Ｖｃｎｔのレベルは、ｐチャンネル型Ｍ
ＯＳトランジスタＭｐ３が存在しない場合に比べて低く
なる。そして、外部端子５１，５２の双方がハイレベル
に設定された場合には、ｐチャンネル型ＭＯＳトランジ
スタＭｐ３，Ｍｐ４の双方のゲート容量が上記第２積分
用容量Ｃｇｐに並列接続され、その場合の合成容量はさ
らに大きくなるため、コントロール電圧Ｖｃｎｔの電圧
レベルはさらに低くなる。
設定された場合には、ｐチャンネル型ＭＯＳトランジス
タＭｐ３のゲート容量が上記第２積分用容量Ｃｇｐに並
列接続され、その場合の合成容量は第２積分用容量Ｃｇ
ｐよりも大きくなる。従って、その場合には、電源投入
直後において、容量カップリングによって決定されるコ
ントロール電圧Ｖｃｎｔのレベルは、ｐチャンネル型Ｍ
ＯＳトランジスタＭｐ３が存在しない場合に比べて低く
なる。そして、外部端子５１，５２の双方がハイレベル
に設定された場合には、ｐチャンネル型ＭＯＳトランジ
スタＭｐ３，Ｍｐ４の双方のゲート容量が上記第２積分
用容量Ｃｇｐに並列接続され、その場合の合成容量はさ
らに大きくなるため、コントロール電圧Ｖｃｎｔの電圧
レベルはさらに低くなる。
【００３７】このように、電源投入直後において、容量
カップリングによって決定されるコントロール電圧Ｖｃ
ｎｔの電圧レベルを外部端子５１，５２の論理レベルに
よって設定することができる。電源投入直後において、
容量カップリングによって決定されるコントロール電圧
Ｖｃｎｔの電圧レベルは、安定動作時における電圧制御
発振回路２４５の発振周波数にほぼ等しくするのが望ま
しいため、特にＡＳＩＣにおいて、ユーザ要求仕様によ
ってクロック信号の周波数が異なる場合でも、それに容
易に対処することができる。
カップリングによって決定されるコントロール電圧Ｖｃ
ｎｔの電圧レベルを外部端子５１，５２の論理レベルに
よって設定することができる。電源投入直後において、
容量カップリングによって決定されるコントロール電圧
Ｖｃｎｔの電圧レベルは、安定動作時における電圧制御
発振回路２４５の発振周波数にほぼ等しくするのが望ま
しいため、特にＡＳＩＣにおいて、ユーザ要求仕様によ
ってクロック信号の周波数が異なる場合でも、それに容
易に対処することができる。
【００３８】尚、ｐチャンネル型ＭＯＳトランジスタＭ
ｐ３，Ｍｐ４に代えて、図７に示されるように、ｎチャ
ンネル型ＭＯＳトランジスタＭｎ７，Ｍｎ８を設け、こ
のｎチャンネル型ＭＯＳトランジスタＭｎ７，Ｍｎ８の
ゲート容量を選択的に第１積分容量Ｃｇｎに並列接続可
能に構成した場合においても、電源投入直後において、
容量カップリングによって決定されるコントロール電圧
Ｖｃｎｔの電圧レベルを外部端子５１，５２の論理レベ
ルによって設定することができる。
ｐ３，Ｍｐ４に代えて、図７に示されるように、ｎチャ
ンネル型ＭＯＳトランジスタＭｎ７，Ｍｎ８を設け、こ
のｎチャンネル型ＭＯＳトランジスタＭｎ７，Ｍｎ８の
ゲート容量を選択的に第１積分容量Ｃｇｎに並列接続可
能に構成した場合においても、電源投入直後において、
容量カップリングによって決定されるコントロール電圧
Ｖｃｎｔの電圧レベルを外部端子５１，５２の論理レベ
ルによって設定することができる。
【００３９】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００４０】例えば、図６にいて、ｐチャンネル型ＭＯ
ＳトランジスタＭｐ３，Ｍｐ４に相当するＭＯＳトラン
ジスタや、ｎチャンネル型ＭＯＳトランジスタＭｎ５，
Ｍｎ６に相当するＭＯＳトランジスタを増やすことがで
きる。同様に、図７にいて、ｎチャンネル型ＭＯＳトラ
ンジスタＭｎ７，Ｍｎ８に相当するＭＯＳトランジスタ
や、ｎチャンネル型ＭＯＳトランジスタＭｎ５，Ｍｎ６
に相当するＭＯＳトランジスタを増やすことができる。
ＳトランジスタＭｐ３，Ｍｐ４に相当するＭＯＳトラン
ジスタや、ｎチャンネル型ＭＯＳトランジスタＭｎ５，
Ｍｎ６に相当するＭＯＳトランジスタを増やすことがで
きる。同様に、図７にいて、ｎチャンネル型ＭＯＳトラ
ンジスタＭｎ７，Ｍｎ８に相当するＭＯＳトランジスタ
や、ｎチャンネル型ＭＯＳトランジスタＭｎ５，Ｍｎ６
に相当するＭＯＳトランジスタを増やすことができる。
【００４１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＡＳＩ
Ｃに適用した場合について説明したが、本発明はそれに
限定されるものではなく、各種半導体集積回路に広く適
用することができる。
なされた発明をその背景となった利用分野であるＡＳＩ
Ｃに適用した場合について説明したが、本発明はそれに
限定されるものではなく、各種半導体集積回路に広く適
用することができる。
【００４２】本発明は、少なくとも積分用容量を有する
ことを条件に適用することができる。
ことを条件に適用することができる。
【００４３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００４４】すなわち、電源投入直後に上記積分容量を
充電するための充電回路を設けることにより、ＰＬＬ回
路への電源投入直後において、電圧制御発振回路へのコ
ントロール電圧を、参照クロック信号の入力前に所定の
中間電圧に設定することができ、参照クロック信号の入
力が開始される前に、電圧制御発振回路の発振周波数
を、ほぼ予定通りの発振周波数とすることにより、ＰＬ
Ｌ回路が安定するまでの時間を短縮することができる。
充電するための充電回路を設けることにより、ＰＬＬ回
路への電源投入直後において、電圧制御発振回路へのコ
ントロール電圧を、参照クロック信号の入力前に所定の
中間電圧に設定することができ、参照クロック信号の入
力が開始される前に、電圧制御発振回路の発振周波数
を、ほぼ予定通りの発振周波数とすることにより、ＰＬ
Ｌ回路が安定するまでの時間を短縮することができる。
【００４５】第２積分用容量を設けることにより、ＰＬ
Ｌ回路への電源投入直後において、電圧制御発振回路へ
のコントロール電圧を、参照クロック信号の入力前に、
第１積分用容量と第２積分用容量との容量比で決定され
る所定の中間電圧に設定することができ、参照クロック
信号の入力が開始される前に、電圧制御発振回路の発振
周波数を、ほぼ予定通りの発振周波数とすることができ
るので、ＰＬＬ回路が安定するまでの時間を短縮するこ
とができる。
Ｌ回路への電源投入直後において、電圧制御発振回路へ
のコントロール電圧を、参照クロック信号の入力前に、
第１積分用容量と第２積分用容量との容量比で決定され
る所定の中間電圧に設定することができ、参照クロック
信号の入力が開始される前に、電圧制御発振回路の発振
周波数を、ほぼ予定通りの発振周波数とすることができ
るので、ＰＬＬ回路が安定するまでの時間を短縮するこ
とができる。
【００４６】しかも、そのようにＰＬＬ回路が安定する
までの時間を短縮するために積分容量を小さくする必要
が無いので、ジッタの発生を抑えることができる。
までの時間を短縮するために積分容量を小さくする必要
が無いので、ジッタの発生を抑えることができる。
【図１】本発明にかかる半導体集積回路に含まれるＰＬ
Ｌ回路の構成例回路図である。
Ｌ回路の構成例回路図である。
【図２】図１に示されるＰＬＬ回路における主要部の動
作タイミング図である。
作タイミング図である。
【図３】図１に示されるＰＬＬ回路の比較対照とされる
ＰＬＬ回路の構成例回路図である。
ＰＬＬ回路の構成例回路図である。
【図４】図３に示されるＰＬＬ回路における主要部の動
作タイミング図である。
作タイミング図である。
【図５】図１に示されるＰＬＬ回路に含まれるチャージ
ポンプ回路の別の構成例回路図である。
ポンプ回路の別の構成例回路図である。
【図６】図１に示されるＰＬＬ回路に含まれるチャージ
ポンプ回路の別の構成例回路図である。
ポンプ回路の別の構成例回路図である。
【図７】図１に示されるＰＬＬ回路に含まれるチャージ
ポンプ回路の別の構成例回路図である。
ポンプ回路の別の構成例回路図である。
【図８】図１に示されるＰＬＬ回路が含まれる半導体集
積回路の全体的な構成例説明図である。
積回路の全体的な構成例説明図である。
２４ ＰＬＬ回路 ２４１ ディレイ回路 ２４２ 分周回路 ２４３ 位相検出回路 ２４４ チャージポンプ回路 ２４５ 電圧制御発振回路 ２４６ 分周回路 Ｍｐ１，Ｍ２，Ｍｐ３，Ｍｐ４ ｐチャンネル型ＭＯＳ
トランジスタ Ｍｎ１，Ｍｎ２，Ｍｎ５，Ｍｎ６，Ｍｎ７，Ｍｎ８ ｎ
チャンネル型ＭＯＳトランジスタ Ｃｇｎ 第１積分容量 Ｃｇｐ 第２積分容量
トランジスタ Ｍｎ１，Ｍｎ２，Ｍｎ５，Ｍｎ６，Ｍｎ７，Ｍｎ８ ｎ
チャンネル型ＭＯＳトランジスタ Ｃｇｎ 第１積分容量 Ｃｇｐ 第２積分容量
Claims (5)
- 【請求項１】 積分用容量を有し、この積分用容量の充
放電により形成された電圧を出力可能なチャージポンプ
と、 上記チャージポンプの出力電圧レベルに応じて発振周波
数が決定される電圧制御発振手段と、 上記電圧制御発振手段の出力信号と、参照クロック信号
との位相比較を行うための位相比較手段と、 を含み、上記位相比較手段の位相比較結果に基づいて上
記チャージポンプの動作が制御されるＰＬＬ回路におい
て、 上記チャージポンプは、電源投入直後に上記積分容量を
充電するための充電回路を含んで成ることを特徴とする
ＰＬＬ回路。 - 【請求項２】 積分用容量を有し、この積分用容量の充
放電により形成された電圧を出力可能なチャージポンプ
と、 上記チャージポンプの出力電圧レベルに応じて発振周波
数が決定される電圧制御発振手段と、 上記電圧制御発振手段の出力信号と、参照クロック信号
との位相比較を行うための位相比較手段と、 を含み、上記位相比較手段の位相比較結果に基づいて上
記チャージポンプの動作が制御されるＰＬＬ回路におい
て、 上記積分用容量は、低電位側電源に結合された第１積分
用容量と、高電位側電源に結合された第２積分用容量と
が直列接続されて成ることを特徴とするＰＬＬ回路。 - 【請求項３】 上記第１積分用容量は、ドレイン電極及
びソース電極が低電位側電源に結合されたｎチャンネル
型ＭＯＳトランジスタにより形成され、 上記第２積分用容量は、ドレイン電極及びソース電極が
高電位側電源に結合されたｐチャンネル型ＭＯＳトラン
ジスタにより形成され、上記ｎチャンネル型ＭＯＳトラ
ンジスタのゲート電極と上記ｐチャンネル型ＭＯＳトラ
ンジスタのゲート電極とが結合されて成る請求項２記載
のＰＬＬ回路。 - 【請求項４】 上記ｎチャンネル型ＭＯＳトランジスタ
又は上記ｐチャンネル型ＭＯＳトランジスタに選択的に
並列接続可能な調整用ＭＯＳトランジスタを含む請求項
３記載のＰＬＬ回路。 - 【請求項５】 請求項１乃至４のいずれか１項記載のＰ
ＬＬ回路と、このＰＬＬ回路から出力されたクロック信
号に同期動作される回路ブロックとをを含んで１チップ
化されて成る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9158408A JPH118553A (ja) | 1997-06-16 | 1997-06-16 | Ｐｌｌ回路及び半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9158408A JPH118553A (ja) | 1997-06-16 | 1997-06-16 | Ｐｌｌ回路及び半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118553A true JPH118553A (ja) | 1999-01-12 |
Family
ID=15671111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9158408A Withdrawn JPH118553A (ja) | 1997-06-16 | 1997-06-16 | Ｐｌｌ回路及び半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH118553A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007514348A (ja) * | 2003-12-11 | 2007-05-31 | モサイド・テクノロジーズ・インコーポレイテッド | Ｐｌｌ／ｄｌｌ用の高出力インピーダンスチャージポンプ |
| JP2008099097A (ja) * | 2006-10-13 | 2008-04-24 | Mitsubishi Electric Corp | クロック位相シフト装置 |
-
1997
- 1997-06-16 JP JP9158408A patent/JPH118553A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007514348A (ja) * | 2003-12-11 | 2007-05-31 | モサイド・テクノロジーズ・インコーポレイテッド | Ｐｌｌ／ｄｌｌ用の高出力インピーダンスチャージポンプ |
| US7893737B2 (en) | 2003-12-11 | 2011-02-22 | Mosaid Technologies Incorporated | Charge pump for PLL/DLL |
| JP2011182467A (ja) * | 2003-12-11 | 2011-09-15 | Mosaid Technologies Inc | Ｐｌｌ／ｄｌｌ用の高出力インピーダンスチャージポンプ |
| US8049541B2 (en) | 2003-12-11 | 2011-11-01 | Mosaid Technologies Incorporated | Charge pump for PLL/DLL |
| JP4914219B2 (ja) * | 2003-12-11 | 2012-04-11 | モサイド・テクノロジーズ・インコーポレーテッド | Ｐｌｌ／ｄｌｌ用の高出力インピーダンスチャージポンプを備えたロックループ |
| US8222937B2 (en) | 2003-12-11 | 2012-07-17 | Mosaid Technologies Incorporated | Charge pump for PLL/DLL |
| USRE47715E1 (en) | 2003-12-11 | 2019-11-05 | Conversant Intellectual Property Management Inc. | Charge pump for PLL/DLL |
| USRE49018E1 (en) | 2003-12-11 | 2022-04-05 | Mosaid Technologies Incorporated | Charge pump for PLL/DLL |
| JP2008099097A (ja) * | 2006-10-13 | 2008-04-24 | Mitsubishi Electric Corp | クロック位相シフト装置 |
| JP4686432B2 (ja) * | 2006-10-13 | 2011-05-25 | 三菱電機株式会社 | クロック位相シフト装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |