JPWO2006129396A1 - 周波数シンセサイザおよびこれに用いるチャージポンプ回路 - Google Patents
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Abstract
位相比較器３より出力される比較信号とこれより短いパルス幅を有する水晶発振回路１からのクロック信号とに基づいて、両信号の論理積で得られる制御信号を生成する信号生成回路８と、信号生成回路８より出力される制御信号に基づきコンデンサの充電動作または放電動作を行うチャージポンプ回路とを備え、従来の比較信号よりも短いパルス幅の制御信号に基づいてコンデンサの充電動作または放電動作が少しずつ徐々に行われるようにして、コンデンサの容量値を小さくしても、実質的な時定数を大きくすることを可能とし、周波数シンセサイザを安定的に動作させることができるようにする。
Description
本発明は周波数シンセサイザおよびこれに用いるチャージポンプ回路に関し、特に、周波数シンセサイザのチャージポンプ回路に用いられるコンデンサへのチャージ動作およびディスチャージ動作の改良に関するものである。
一般に、無線通信機では、局部発振回路として、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を用いた周波数シンセサイザが用いられる。図１は、ＰＬＬを用いた周波数シンセサイザの一般的な構成を示す図である。図１に示すように、周波数シンセサイザは、水晶発振回路１、基準分周器２、位相比較器３、チャージポンプ回路４、ローパスフィルタ（ＬＰＦ）５、電圧制御発振器（ＶＣＯ）６、可変分周器７を備えて構成されている。
水晶発振回路１は、所定の周波数の信号を発生する。基準分周器２は、水晶発振回路１から出力されるクロック信号の周波数を固定の分周比で分周し、基準周波数の基準信号を発生する。位相比較器３は、基準分周器２から出力される基準信号と、可変分周器７から出力される可変周波数信号との位相差を検出し、その結果に応じて、論理「Ｌ」または「Ｈ」の比較信号をＵｐ端子およびＤｏｗｎ端子より出力する。チャージポンプ回路４は、位相比較器３のＵｐ端子およびＤｏｗｎ端子より出力される比較信号に基づいてチャージ動作またはディスチャージ動作を行うことにより、位相比較器３にて検出された位相差に比例した信号を出力する。
ＬＰＦ５は、チャージポンプ回路４から出力される信号の高周波成分を除去してＶＣＯ６に出力する。ＶＣＯ６は、ＬＰＦ５から出力される信号の電圧に比例した周波数で発振し、局部発振信号として周波数シンセサイザの外部に出力するとともに、可変分周器７に出力する。可変分周器７は、ＶＣＯ４の出力周波数を指定された分周比で分周し、その結果を可変周波数信号として位相比較器３に出力する。
図２は、チャージポンプ回路４の構成例を示す図である。図２に示すように、チャージポンプ回路４は、カレントミラー回路１１，１２と、位相比較器３のＤｏｗｎ端子と第２のカレントミラー回路１２との間に接続され、Ｄｏｗｎ端子より入力される比較信号の論理レベルを反転する反転回路１３と、カレントミラー回路１１，１２に接続された定電流源回路１４，１５と、コンデンサＣおよび抵抗Ｒから成るループフィルタ１６とを備えて構成されている。
第１のカレントミラー回路１１は、３つのｐＭＯＳトランジスタＴｒ１〜Ｔｒ３をカレントミラー接続して構成され、位相比較器３のＵｐ端子より出力される比較信号に基づき第１の定電流源回路１４を利用してコンデンサＣの充電動作を行う。第２のカレントミラー回路１２は、３つのｎＭＯＳトランジスタＴｒ４〜Ｔｒ６をカレントミラー接続して構成され、位相比較器３のＤｏｗｎ端子より出力される比較信号に基づき第２の定電流源回路１５を利用してコンデンサＣの放電動作を行う。
次に、このように構成された従来の周波数シンセサイザの動作を説明する。位相比較器３は、基準分周器２から出力される基準信号と、可変分周器７から出力される可変周波数信号との位相差を検出する。可変周波数信号の位相が基準信号の位相より遅れると、その位相差に応じたパルス幅を有する論理「Ｈ」の比較信号が位相比較器３のＵｐ端子から出力される。このとき位相比較器３のＤｏｗｎ端子には、論理「Ｌ」の比較信号が出力されている。
一方、可変周波数信号の位相が基準信号の位相より進むと、その位相差に応じたパルス幅を有する論理「Ｈ」の比較信号が位相比較器３のＤｏｗｎ端子から出力される。このとき位相比較器３のＵｐ端子には、論理「Ｌ」の比較信号が出力されている。また、可変周波数信号の位相が基準信号の位相と同期すると、位相比較器３のＵｐ端子およびＤｏｗｎ端子の両方から論理「Ｌ」の比較信号が出力される。Ｕｐ端子およびＤｏｗｎ端子から出力された比較信号は、チャージポンプ回路４に入力される。
チャージポンプ回路４は、位相比較器３のＵｐ端子から出力された論理「Ｈ」の比較信号をトランジスタ１１で受けると、定電流源回路１４を利用してループフィルタ１６のコンデンサＣを充電するように動作する。また、位相比較器３のＤｏｗｎ端子から出力された論理「Ｈ」の比較信号を反転回路１３を介してトランジスタ１２で受けると、定電流源回路１５を利用してループフィルタ１６のコンデンサＣを放電するように動作する。
チャージポンプ回路４がコンデンサＣのチャージ動作をすることによって出力端子電圧が上昇すると、ＶＣＯ６の発振周波数は上昇する。一方、チャージポンプ回路４がコンデンサＣのディスチャージ動作をすることによって出力端子電圧が下降すると、ＶＣＯ６の発振周波数は下降する。ＶＣＯ６より出力される局部発振信号は、可変分周器７を介して位相比較器３にフィードバックされる。
可変周波数信号の周波数が基準信号の周波数よりも低い場合（可変周波数信号の位相が基準信号の位相よりも遅れている場合）は、上述のようにＶＣＯ６の出力周波数が上昇するので、可変周波数信号の周波数は上昇し、基準信号との位相差が小さくなる。これにより、ＶＣＯ６より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
また、可変周波数信号の周波数が基準信号の周波数よりも高い場合（可変周波数信号の位相が基準信号の位相よりも進んでいる場合）は、上述のようにＶＣＯ６の出力周波数が下降するので、可変周波数信号の周波数は下降し、基準信号との位相差が小さくなる。これにより、ＶＣＯ６より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
このように、周波数シンセサイザは、可変周波数信号の周波数（ＶＣＯ６の出力周波数に比例した周波数）が基準信号の周波数より高くても低くても、最終的には、可変周波数信号の周波数が基準信号の周波数に近づくように動作し、それによってＶＣＯ６の発振周波数は一定周波数にロックされる。このロック状態のときに、位相比較器３から出力される比較信号は、Ｕｐ端子およびＤｏｗｎ端子の両方とも論理「Ｌ」の信号とされる。
以上のように構成された周波数シンセサイザでは、位相比較器３で比較する周波数が低くなればなるほど、コンデンサＣの容量値は大きくなる傾向がある。そのため、このコンデンサＣを含むループフィルタ１６を半導体チップに集積化することは難しく、従来は半導体チップの外付け部品としてループフィルタ１６が構成されていた。しかしながら、近年においては外付け部品を半導体チップの内部に取り込む要求が強い状況にある。
従来、ループフィルタ１６のコンデンサＣを半導体チップに集積化する試みが成され、いくつかの手法が提案されている（例えば、特許文献１，２参照）。
特許文献１：特開平１１−１２２１００号公報
特許文献２：特開平１１−１５０７３５号公報
これら特許文献１，２に記載の技術では何れも、コンデンサＣの容量値を小さくすることで、コンデンサＣを半導体チップに内蔵できるようにしている。
水晶発振回路１は、所定の周波数の信号を発生する。基準分周器２は、水晶発振回路１から出力されるクロック信号の周波数を固定の分周比で分周し、基準周波数の基準信号を発生する。位相比較器３は、基準分周器２から出力される基準信号と、可変分周器７から出力される可変周波数信号との位相差を検出し、その結果に応じて、論理「Ｌ」または「Ｈ」の比較信号をＵｐ端子およびＤｏｗｎ端子より出力する。チャージポンプ回路４は、位相比較器３のＵｐ端子およびＤｏｗｎ端子より出力される比較信号に基づいてチャージ動作またはディスチャージ動作を行うことにより、位相比較器３にて検出された位相差に比例した信号を出力する。
ＬＰＦ５は、チャージポンプ回路４から出力される信号の高周波成分を除去してＶＣＯ６に出力する。ＶＣＯ６は、ＬＰＦ５から出力される信号の電圧に比例した周波数で発振し、局部発振信号として周波数シンセサイザの外部に出力するとともに、可変分周器７に出力する。可変分周器７は、ＶＣＯ４の出力周波数を指定された分周比で分周し、その結果を可変周波数信号として位相比較器３に出力する。
図２は、チャージポンプ回路４の構成例を示す図である。図２に示すように、チャージポンプ回路４は、カレントミラー回路１１，１２と、位相比較器３のＤｏｗｎ端子と第２のカレントミラー回路１２との間に接続され、Ｄｏｗｎ端子より入力される比較信号の論理レベルを反転する反転回路１３と、カレントミラー回路１１，１２に接続された定電流源回路１４，１５と、コンデンサＣおよび抵抗Ｒから成るループフィルタ１６とを備えて構成されている。
第１のカレントミラー回路１１は、３つのｐＭＯＳトランジスタＴｒ１〜Ｔｒ３をカレントミラー接続して構成され、位相比較器３のＵｐ端子より出力される比較信号に基づき第１の定電流源回路１４を利用してコンデンサＣの充電動作を行う。第２のカレントミラー回路１２は、３つのｎＭＯＳトランジスタＴｒ４〜Ｔｒ６をカレントミラー接続して構成され、位相比較器３のＤｏｗｎ端子より出力される比較信号に基づき第２の定電流源回路１５を利用してコンデンサＣの放電動作を行う。
次に、このように構成された従来の周波数シンセサイザの動作を説明する。位相比較器３は、基準分周器２から出力される基準信号と、可変分周器７から出力される可変周波数信号との位相差を検出する。可変周波数信号の位相が基準信号の位相より遅れると、その位相差に応じたパルス幅を有する論理「Ｈ」の比較信号が位相比較器３のＵｐ端子から出力される。このとき位相比較器３のＤｏｗｎ端子には、論理「Ｌ」の比較信号が出力されている。
一方、可変周波数信号の位相が基準信号の位相より進むと、その位相差に応じたパルス幅を有する論理「Ｈ」の比較信号が位相比較器３のＤｏｗｎ端子から出力される。このとき位相比較器３のＵｐ端子には、論理「Ｌ」の比較信号が出力されている。また、可変周波数信号の位相が基準信号の位相と同期すると、位相比較器３のＵｐ端子およびＤｏｗｎ端子の両方から論理「Ｌ」の比較信号が出力される。Ｕｐ端子およびＤｏｗｎ端子から出力された比較信号は、チャージポンプ回路４に入力される。
チャージポンプ回路４は、位相比較器３のＵｐ端子から出力された論理「Ｈ」の比較信号をトランジスタ１１で受けると、定電流源回路１４を利用してループフィルタ１６のコンデンサＣを充電するように動作する。また、位相比較器３のＤｏｗｎ端子から出力された論理「Ｈ」の比較信号を反転回路１３を介してトランジスタ１２で受けると、定電流源回路１５を利用してループフィルタ１６のコンデンサＣを放電するように動作する。
チャージポンプ回路４がコンデンサＣのチャージ動作をすることによって出力端子電圧が上昇すると、ＶＣＯ６の発振周波数は上昇する。一方、チャージポンプ回路４がコンデンサＣのディスチャージ動作をすることによって出力端子電圧が下降すると、ＶＣＯ６の発振周波数は下降する。ＶＣＯ６より出力される局部発振信号は、可変分周器７を介して位相比較器３にフィードバックされる。
可変周波数信号の周波数が基準信号の周波数よりも低い場合（可変周波数信号の位相が基準信号の位相よりも遅れている場合）は、上述のようにＶＣＯ６の出力周波数が上昇するので、可変周波数信号の周波数は上昇し、基準信号との位相差が小さくなる。これにより、ＶＣＯ６より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
また、可変周波数信号の周波数が基準信号の周波数よりも高い場合（可変周波数信号の位相が基準信号の位相よりも進んでいる場合）は、上述のようにＶＣＯ６の出力周波数が下降するので、可変周波数信号の周波数は下降し、基準信号との位相差が小さくなる。これにより、ＶＣＯ６より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
このように、周波数シンセサイザは、可変周波数信号の周波数（ＶＣＯ６の出力周波数に比例した周波数）が基準信号の周波数より高くても低くても、最終的には、可変周波数信号の周波数が基準信号の周波数に近づくように動作し、それによってＶＣＯ６の発振周波数は一定周波数にロックされる。このロック状態のときに、位相比較器３から出力される比較信号は、Ｕｐ端子およびＤｏｗｎ端子の両方とも論理「Ｌ」の信号とされる。
以上のように構成された周波数シンセサイザでは、位相比較器３で比較する周波数が低くなればなるほど、コンデンサＣの容量値は大きくなる傾向がある。そのため、このコンデンサＣを含むループフィルタ１６を半導体チップに集積化することは難しく、従来は半導体チップの外付け部品としてループフィルタ１６が構成されていた。しかしながら、近年においては外付け部品を半導体チップの内部に取り込む要求が強い状況にある。
従来、ループフィルタ１６のコンデンサＣを半導体チップに集積化する試みが成され、いくつかの手法が提案されている（例えば、特許文献１，２参照）。
特許文献１：特開平１１−１２２１００号公報
特許文献２：特開平１１−１５０７３５号公報
これら特許文献１，２に記載の技術では何れも、コンデンサＣの容量値を小さくすることで、コンデンサＣを半導体チップに内蔵できるようにしている。
しかしながら、周波数シンセサイザを安定して動作させるために、ループフィルタ１６のコンデンサＣおよび抵抗Ｒで定まる時定数τ（＝ＣＲ）は大きく設定する必要がある。この場合、コンデンサＣは当該時定数τで充電されるため、コンデンサＣの端子電圧（チャージポンプ回路４の出力端子電圧）は緩やかに立ち上がるようになる。これに対して、半導体チップに内蔵するために単純にコンデンサＣの容量値を小さくすると、時定数τが小さくなり、周波数シンセサイザの動作が不安定になってしまうという問題があった。
なお、コンデンサＣの容量値を小さくするとともに、コンデンサＣに流れる電流も少なくなるように定電流源回路１４，１５の定電流値を小さくすることで、時定数τが小さくならないようにすることが考えられる。しかしながら、定電流源回路１４，１５の定電流値を小さくするといっても、チャージポンプ回路４を安定して動作させるためには限界があり、どうしても時定数τは小さくならざるを得ない。
本発明は、このような問題を解決するために成されたものであり、時定数を小さくすることなく、コンデンサの容量値を小さくしてループフィルタを半導体チップに内蔵できるようにすることを目的とする。
上記した課題を解決するために、本発明では、位相比較器より出力される比較信号とこれより短いパルス幅を有するクロック信号との論理積で得られる制御信号を生成し、この制御信号に基づきコンデンサの充電動作または放電動作を行うようにしている。
上記のように構成した本発明によれば、従来の比較信号よりも短いパルス幅の制御信号に基づいてコンデンサの充電動作または放電動作が少しずつ徐々に行われることとなるので、コンデンサの容量値を小さくしても、実質的には時定数を大きくすることができ、周波数シンセサイザを安定的に動作させることができる。これにより、周波数シンセサイザの動作を不安定にすることなくコンデンサの容量値を充分に小さくして、当該コンデンサと抵抗とから成るループフィルタを半導体チップに内蔵することができる。
なお、コンデンサＣの容量値を小さくするとともに、コンデンサＣに流れる電流も少なくなるように定電流源回路１４，１５の定電流値を小さくすることで、時定数τが小さくならないようにすることが考えられる。しかしながら、定電流源回路１４，１５の定電流値を小さくするといっても、チャージポンプ回路４を安定して動作させるためには限界があり、どうしても時定数τは小さくならざるを得ない。
本発明は、このような問題を解決するために成されたものであり、時定数を小さくすることなく、コンデンサの容量値を小さくしてループフィルタを半導体チップに内蔵できるようにすることを目的とする。
上記した課題を解決するために、本発明では、位相比較器より出力される比較信号とこれより短いパルス幅を有するクロック信号との論理積で得られる制御信号を生成し、この制御信号に基づきコンデンサの充電動作または放電動作を行うようにしている。
上記のように構成した本発明によれば、従来の比較信号よりも短いパルス幅の制御信号に基づいてコンデンサの充電動作または放電動作が少しずつ徐々に行われることとなるので、コンデンサの容量値を小さくしても、実質的には時定数を大きくすることができ、周波数シンセサイザを安定的に動作させることができる。これにより、周波数シンセサイザの動作を不安定にすることなくコンデンサの容量値を充分に小さくして、当該コンデンサと抵抗とから成るループフィルタを半導体チップに内蔵することができる。
図１は、従来の周波数シンセサイザの全体構成例を示す図である。
図２は、チャージポンプ回路の構成例を示す図である。
図３は、第１および第２の実施形態による周波数シンセサイザの全体構成例を示す図である。
図４は、第１および第２の実施形態による信号生成回路の構成例を示す図である。
図５は、第１および第２の実施形態による周波数シンセサイザの動作例を示すタイミングチャートである。
図６は、第１および第２の実施形態によるコンデンサの充電動作（時定数）を示す図である。
図７は、第２の実施形態によるチャージポンプ回路の構成例を示す図である。
図２は、チャージポンプ回路の構成例を示す図である。
図３は、第１および第２の実施形態による周波数シンセサイザの全体構成例を示す図である。
図４は、第１および第２の実施形態による信号生成回路の構成例を示す図である。
図５は、第１および第２の実施形態による周波数シンセサイザの動作例を示すタイミングチャートである。
図６は、第１および第２の実施形態によるコンデンサの充電動作（時定数）を示す図である。
図７は、第２の実施形態によるチャージポンプ回路の構成例を示す図である。
（第１の実施形態）
以下、本発明の一実施形態を図面に基づいて説明する。図３は、第１の実施形態による周波数シンセサイザの全体構成例を示す図である。なお、この図３において、図１に示した符号と同一の符号を付したものは同一の機能を有するものであるので、ここでは重複する説明を省略する。
図３に示すように、本実施形態の周波数シンセサイザでは、位相比較器３とチャージポンプ回路４との間に信号生成回路８を設けている。信号生成回路８は、位相比較器３のＵｐ端子およびＤｏｗｎ端子より出力される比較信号と、この比較信号より短いパルス幅を有するクロック信号とに基づいて、両信号の論理積で得られる制御信号を生成する。本実施形態では、比較信号より短いパルス幅を有するクロック信号として、水晶発振回路１から出力される信号を用いるようにしている。
図４は、信号生成回路８の構成例を示す図である。図４に示すように、本実施形態の信号生成回路８は、ＯＲ回路２１、タイマ２２、ラッチ回路２３，２４、ＡＮＤ回路２５，２６を備えて構成されている。ＯＲ回路２１は、位相比較器３のＵｐ端子より出力される比較信号とＤｏｗｎ端子より出力される比較信号とを２入力とし、それら２信号の論理和をとる。すなわち、位相比較器３のＵｐ端子およびＤｏｗｎ端子のどちらかの出力信号が論理「Ｈ」のときに、ＯＲ回路２１は論理「Ｈ」の信号を出力する。
タイマ２２は、水晶発振回路１より出力される所定周波数のクロック信号に基づいてカウント動作し、ＯＲ回路２１から論理「Ｌ」の信号を入力したときにリセット信号ＲＳＴを出力する。ラッチ回路２３，２４は、位相比較器３のＵｐ端子およびＤｏｗｎ端子より出力される比較信号をそれぞれラッチする。このラッチ回路２３，２４は、タイマ２２からリセット信号ＲＳＴを入力したときに、ラッチしていた比較信号をリセットする。
ＡＮＤ回路２５，２６は、ラッチ回路２３，２４から出力される信号と、水晶発振回路１より出力される所定周波数のクロック信号とを２入力とし、それら２信号の論理積をとる。すなわち、第１のＡＮＤ回路２５は、位相比較器３のＵｐ端子より出力される比較信号と水晶発振回路１より出力されるクロック信号とが双方とも論理「Ｈ」の期間で論理「Ｈ」の制御信号をＵｐ’端子から出力する。また、第２のＡＮＤ回路２６は、位相比較器３のＤｏｗｎ端子より出力される比較信号と水晶発振回路１より出力されるクロック信号とが双方とも論理「Ｈ」の期間で論理「Ｈ」の制御信号をＤｏｗｎ’端子から出力する。
次に、以上のように構成した本実施形態による周波数シンセサイザの動作を、図５に示すタイミングチャートを併用して説明する。位相比較器３は、基準分周器２から出力される基準信号（図５のＲ）と、可変分周器７から出力される可変周波数信号（図５のＶ）との位相差を検出する。可変周波数信号の位相が基準信号の位相より遅れると、その位相差に応じたパルス幅を有する論理「Ｈ」の比較信号が位相比較器３のＵｐ端子から出力される（図５のＵｐの前半部）。このとき位相比較器３のＤｏｗｎ端子には、論理「Ｌ」の比較信号が出力されている（図５のＤｏｗｎの前半部）。
位相比較器３のＵｐ端子から出力された論理「Ｈ」の比較信号と、Ｄｏｗｎ端子から出力された論理「Ｌ」の比較信号は、信号生成回路８に入力される。信号生成回路８では、位相比較器３のＵｐ端子から出力された論理「Ｈ」の比較信号（図５のＵｐの前半部）と水晶発振回路１から出力された所定周波数のクロック信号（図５のＣｒｙｓ）との論理積をとることにより、Ｕｐ端子から出力された比較信号が「Ｈ」の期間中において所定周波数の周期で論理「Ｈ」となる制御信号を生成し、Ｕｐ’端子から出力する（図５のＵｐ’）。また、位相比較器３のＤｏｗｎ端子から出力された論理「Ｌ」の比較信号（図５のＤｏｗｎの前半部）と水晶発振回路１から出力された所定周波数のクロック信号（図５のＣｒｙｓ）との論理積をとることにより、論理「Ｌ」の制御信号を生成してＤｏｗｎ’端子から出力する。
信号生成回路８のＵｐ’端子およびＤｏｗｎ’端子から出力された制御信号は、チャージポンプ回路４に入力される。チャージポンプ回路４は、図２と同様に構成されている（ただし、入力側のＵｐ端子とＤｏｗｎ端子はＵｐ’端子とＤｏｗｎ’端子に代わる）。
図２において、信号生成回路８のＵｐ’端子から出力された論理「Ｈ」の制御信号が第１のカレントミラー回路１１を構成するｐＭＯＳトランジスタＴｒ１のゲートに入力されると、ｐＭＯＳトランジスタＴｒ１はオフとなる。ｐＭＯＳトランジスタＴｒ１がオフになると、カレントミラー接続された２つのｐＭＯＳトランジスタＴｒ２，Ｔｒ３のゲートには論理「Ｌ」の信号が入力されるので、ｐＭＯＳトランジスタＴｒ２，Ｔｒ３はオンとなる。これにより、電源端子からｐＭＯＳトランジスタＴｒ２、第１の定電流源回路１４を通じて接地端子に向かって定電流Ｉ１が流れる。
また、信号生成回路８のＤｏｗｎ’端子から出力された論理「Ｌ」の制御信号は、反転回路１３によって論理レベルが反転される。これにより、第２のカレントミラー回路１２を構成するｎＭＯＳトランジスタＴｒ４のゲートに論理「Ｈ」の信号が入力される。そのため、ｎＭＯＳトランジスタＴｒ４はオンとなる。ｎＭＯＳトランジスタＴｒ４がオンになると、カレントミラー接続された２つのｎＭＯＳトランジスタＴｒ５，Ｔｒ６のゲートには論理「Ｌ」の信号が入力されるので、ｎＭＯＳトランジスタＴｒ５，Ｔｒ６はオフとなる。
以上のように、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ２，Ｔｒ３がオンになるとともに、第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ５，Ｔｒ６がオフになることにより、ｐＭＯＳトランジスタＴｒ２を流れる定電流Ｉ１に起因して、これにカレントミラー接続されたｐＭＯＳトランジスタＴｒ３からチャージポンプ回路４の出力端子Ｏｕｔに向かって定電流ＩＣが流れる。そして、このように出力端子Ｏｕｔに向かって吐き出すように流れる定電流ＩＣによって、ループフィルタ１６のコンデンサＣが充電される。
このようなコンデンサＣの充電によって、当該コンデンサＣの端子電圧（チャージポンプ回路４の出力端子電圧）が上昇すると、ＶＣＯ６の発振周波数は上昇する。そのため、ＶＣＯ６から可変分周器７を介して位相比較器３にフィードバックされる信号の周波数が上昇する。これにより、基準信号の周波数よりも低かった可変周波数信号の周波数が、当該基準信号の周波数に近づいていく。その結果、ＶＣＯ６より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
一方、可変周波数信号の位相が基準信号の位相より進むと、その位相差に応じたパルス幅を有する論理「Ｈ」の比較信号が位相比較器３のＤｏｗｎ端子から出力される（図５のＤｏｗｎの後半部）。このとき位相比較器３のＵｐ端子には、論理「Ｌ」の比較信号が出力されている（図５のＵｐの後半部）。
位相比較器３のＵｐ端子から出力された論理「Ｌ」の比較信号と、Ｄｏｗｎ端子から出力された論理「Ｈ」の比較信号は、信号生成回路８に入力される。信号生成回路８では、位相比較器３のＵｐ端子から出力された論理「Ｌ」の比較信号（図５のＵｐの後半部）と水晶発振回路１から出力された所定周波数のクロック信号（図５のＣｒｙｓ）との論理積をとることにより、論理「Ｌ」の制御信号を生成してＵｐ’端子から出力する。また、位相比較器３のＤｏｗｎ端子から出力された論理「Ｈ」の比較信号（図５のＤｏｗｎの後半部）と水晶発振回路１から出力された所定周波数のクロック信号（図５のＣｒｙｓ）との論理積をとることにより、Ｄｏｗｎ端子から出力された比較信号が「Ｈ」の期間中において所定周波数の周期で論理「Ｈ」となる制御信号を生成し、Ｄｏｗｎ’端子から出力する（図５のＤｏｗｎ’）。
信号生成回路８のＵｐ’端子およびＤｏｗｎ’端子から出力された制御信号は、チャージポンプ回路４に入力される。チャージポンプ回路４は、信号生成回路８のＤｏｗｎ’端子から論理「Ｈ」の制御信号を受けると、第２の定電流源回路１５を利用してループフィルタ１６のコンデンサＣを放電するように動作する。
すなわち、信号生成回路８のＤｏｗｎ’端子から出力された論理「Ｈ」の制御信号は、反転回路１３によって論理レベルが反転される。これにより、第２のカレントミラー回路１２を構成するｎＭＯＳトランジスタＴｒ４のゲートには論理「ＬＨ」の信号が入力される。これにより、ｎＭＯＳトランジスタＴｒ４はオフとなる。ｎＭＯＳトランジスタＴｒ４がオフになると、カレントミラー接続された２つのｎＭＯＳトランジスタＴｒ５，Ｔｒ６のゲートには論理「Ｈ」の信号が入力されるので、ｎＭＯＳトランジスタＴｒ５，Ｔｒ６はオンとなる。これにより、電源端子から第２の定電流源回路１５、ｎＭＯＳトランジスタＴｒ５を通じて接地端子に向かって定電流Ｉ２が流れる。
また、信号生成回路８のＵｐ’端子から出力された論理「Ｌ」の制御信号は、第１のカレントミラー回路１１を構成するｐＭＯＳトランジスタＴｒ１のゲートに入力される。そのため、ｐＭＯＳトランジスタＴｒ１はオンとなる。ｐＭＯＳトランジスタＴｒ１がオンになると、カレントミラー接続された２つのｐＭＯＳトランジスタＴｒ２，Ｔｒ３のゲートには論理「Ｈ」の信号が入力されるので、ｐＭＯＳトランジスタＴｒ２，Ｔｒ３はオフとなる。
以上のように、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ２，Ｔｒ３がオフになるとともに、第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ５，Ｔｒ６がオンになることにより、ｎＭＯＳトランジスタＴｒ５を流れる定電流Ｉ２に起因して、これにカレントミラー接続されたｎＭＯＳトランジスタＴｒ６を介して接地端子に向かってループフィルタ１６のコンデンサＣから引き込むように定電流ＩＤが流れ、コンデンサＣが放電される。
このようなコンデンサＣの放電によって、当該コンデンサＣの端子電圧（チャージポンプ回路４の出力端子電圧）が下降すると、ＶＣＯ６の発振周波数は下降する。そのため、ＶＣＯ６から可変分周器７を介して位相比較器３にフィードバックされる信号の周波数が下降する。これにより、基準信号の周波数よりも高かった可変周波数信号の周波数が、当該基準信号の周波数に近づいていく。その結果、ＶＣＯ６より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
このように、周波数シンセサイザは、可変周波数信号の周波数が基準信号の周波数より高くても低くても、最終的には、可変周波数信号の周波数が基準信号の周波数に近づくように動作し、それによってＶＣＯ６の発振周波数は一定周波数にロックされる。このロック状態のとき、すなわち、可変周波数信号の位相が基準信号の位相と同期したときに、位相比較器３から出力される比較信号は、Ｕｐ端子およびＤｏｗｎ端子の両方とも論理「Ｌ」とされる。
Ｕｐ端子およびＤｏｗｎ端子の両方から論理「Ｌ」の比較信号が出力されると、信号生成回路８のＵｐ’端子およびＤｏｗｎ’端子からも論理「Ｌ」の制御信号が出力される。チャージポンプ回路４は、信号生成回路８のＵｐ’端子およびＤｏｗｎ’端子の両方から論理「Ｌ」の制御信号を受けると、ハイインピーダンスの状態になる。
すなわち、Ｕｐ’端子およびＤｏｗｎ’端子の両方とも論理「Ｌ」になると、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ１および第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ４は共にオンとなる。これにより、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ２，Ｔｒ３および第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ５，Ｔｒ６は何れもオフとなり、定電流ＩＣ，ＩＤの何れも流れないハイインピーダンスの状態となる。
以上詳しく説明したように、本実施形態では、位相比較器３のＵｐ端子およびＤｏｗｎ端子より出力される比較信号そのものを用いてコンデンサＣの充放電を行うのではなく、当該比較信号とそれより短いパルス幅を有するクロック信号との論理積をとって得られる制御信号を用いてコンデンサＣの充放電を行うようにしている。これにより、比較信号よりも短いパルス幅の制御信号に基づいてコンデンサＣの充放電動作が少しずつ徐々に行われることとなる。
図６は、コンデンサＣの充電動作を示す図である。図６において、実線Ａは本実施形態を適用してコンデンサＣの容量値を小さくした場合（図３のように周波数シンセサイザを構成した場合）の特性を示し、点線Ｂは本実施形態を適用せず（図１のように周波数シンセサイザを構成した場合）単純にコンデンサＣの容量値を小さくした場合の特性を示している。
このように、本実施形態によれば、コンデンサＣの容量値を小さくしても、大きな容量値のコンデンサＣを用いてループフィルタ１６を半導体チップの外付け部品としていた従来と同程度には時定数τを大きくすることができる。したがって、周波数シンセサイザの動作を不安定にすることなくコンデンサＣの容量値を充分に小さくして、当該コンデンサＣと抵抗Ｒとから成るループフィルタ１６を半導体チップに内蔵することができる。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図７は、第２の実施形態によるチャージポンプ回路４の構成例を示す図である。なお、この図７において、図２に示した符号と同一の符号を付したものは同一の機能を有するものであるので、ここでは重複する説明を省略する。また、このチャージポンプ回路４を用いた周波数シンセサイザの全体構成は、図３と同様である。
第２の実施形態によるチャージポンプ回路４は、図２に示した構成要素に加えて、２つのｎＭＯＳトランジスタ１８，１９を備えている。第１のｎＭＯＳトランジスタ１８は、第１の定電流源回路１４と接地端子との間に接続されており、ゲートが信号生成回路８のＵｐ’端子に接続されている。また、第２のｎＭＯＳトランジスタ１９は、第２の定電流源回路１５と第２のカレントミラー回路１２との間に接続されており、ゲートが信号生成回路８のＤｏｗｎ’端子に接続されている。
これら２つのｎＭＯＳトランジスタ１８，１９は、信号生成回路８から論理「Ｈ」の信号が出力されたときにはオンし、論理「Ｌ」の信号が出力されたときにはオフとなる。このように、２つのｎＭＯＳトランジスタ１８，１９は、信号生成回路８より出力される制御信号に基づいて、定電流回路１４，１５の接続の有無を切り替えるスイッチング回路として機能する。
次に、図７のように構成したチャージポンプ回路４およびこれを含む図３のような周波数シンセサイザの動作を説明する。位相比較器３は、基準分周器２から出力される基準信号（図５のＲ）と、可変分周器７から出力される可変周波数信号（図５のＶ）との位相差を検出する。可変周波数信号の位相が基準信号の位相より遅れると、その位相差に応じたパルス幅を有する論理「Ｈ」の比較信号が位相比較器３のＵｐ端子から出力される（図５のＵｐの前半部）。このとき位相比較器３のＤｏｗｎ端子には、論理「Ｌ」の比較信号が出力されている（図５のＤｏｗｎの前半部）。
位相比較器３のＵｐ端子から出力された論理「Ｈ」の比較信号と、Ｄｏｗｎ端子から出力された論理「Ｌ」の比較信号は、信号生成回路８に入力される。信号生成回路８では、位相比較器３のＵｐ端子から出力された論理「Ｈ」の比較信号（図５のＵｐの前半部）と水晶発振回路１から出力された所定周波数のクロック信号（図５のＣｒｙｓ）との論理積をとることにより、Ｕｐ端子から出力された比較信号が「Ｈ」の期間中において所定周波数の周期で論理「Ｈ」となる制御信号を生成し、Ｕｐ’端子から出力する（図５のＵｐ’）。また、位相比較器３のＤｏｗｎ端子から出力された論理「Ｌ」の比較信号（図５のＤｏｗｎの前半部）と水晶発振回路１から出力された所定周波数のクロック信号（図５のＣｒｙｓ）との論理積をとることにより、論理「Ｌ」の制御信号を生成してＤｏｗｎ’端子から出力する。
信号生成回路８のＵｐ’端子およびＤｏｗｎ’端子から出力された制御信号は、チャージポンプ回路４に入力される。信号生成回路８のＵｐ’端子から出力された論理「Ｈ」の制御信号が第１のカレントミラー回路１１を構成するｐＭＯＳトランジスタＴｒ１のゲートに入力されると、ｐＭＯＳトランジスタＴｒ１はオフとなる。ｐＭＯＳトランジスタＴｒ１がオフになると、カレントミラー接続された２つのｐＭＯＳトランジスタＴｒ２，Ｔｒ３のゲートには論理「Ｌ」の信号が入力されるので、ｐＭＯＳトランジスタＴｒ２，Ｔｒ３はオンとなる。
一方、信号生成回路８のＵｐ’端子から論理「Ｈ」の制御信号が出力されているので、第１のｎＭＯＳトランジスタ１８はオンとなる。これにより、電源端子からｐＭＯＳトランジスタＴｒ２、第１の定電流源回路１４、第１のｎＭＯＳトランジスタ１８を通じて接地端子に向かって定電流Ｉ１が流れる。
また、信号生成回路８のＤｏｗｎ’端子から出力された論理「Ｌ」の制御信号は、反転回路１３によって論理レベルが反転される。これにより、第２のカレントミラー回路１２を構成するｎＭＯＳトランジスタＴｒ４のゲートに論理「Ｈ」の信号が入力される。そのため、ｎＭＯＳトランジスタＴｒ４はオンとなる。ｎＭＯＳトランジスタＴｒ４がオンになると、カレントミラー接続された２つのｎＭＯＳトランジスタＴｒ５，Ｔｒ６のゲートには論理「Ｌ」の信号が入力されるので、ｎＭＯＳトランジスタＴｒ５，Ｔｒ６はオフとなる。
以上のように、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ２，Ｔｒ３がオンになるとともに、第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ５，Ｔｒ６がオフになることにより、ｐＭＯＳトランジスタＴｒ２を流れる定電流Ｉ１に起因して、これにカレントミラー接続されたｐＭＯＳトランジスタＴｒ３からチャージポンプ回路４の出力端子Ｏｕｔに向かって定電流ＩＣが流れる。そして、このように出力端子Ｏｕｔに向かって吐き出すように流れる定電流ＩＣによって、ループフィルタ１６のコンデンサＣが充電される。
このようなコンデンサＣの充電によって、当該コンデンサＣの端子電圧（チャージポンプ回路４の出力端子電圧）が上昇すると、ＶＣＯ６の発振周波数は上昇する。そのため、ＶＣＯ６から可変分周器７を介して位相比較器３にフィードバックされる信号の周波数が上昇する。これにより、基準信号の周波数よりも低かった可変周波数信号の周波数が、当該基準信号の周波数に近づいていく。その結果、ＶＣＯ６より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
このようなコンデンサＣの充電動作が行われているとき、信号生成回路８のＤｏｗｎ’端子から論理「Ｌ」の制御信号が出力されているので、第２のｎＭＯＳトランジスタ１９はオフとなる。これにより、電源端子から接地端子に向かう定電流Ｉ２は流れなくなる。
一方、可変周波数信号の位相が基準信号の位相より進むと、その位相差に応じたパルス幅を有する論理「Ｈ」の比較信号が位相比較器３のＤｏｗｎ端子から出力される（図５のＤｏｗｎの後半部）。このとき位相比較器３のＵｐ端子には、論理「Ｌ」の比較信号が出力されている（図５のＵｐの後半部）。
位相比較器３のＵｐ端子から出力された論理「Ｌ」の比較信号と、Ｄｏｗｎ端子から出力された論理「Ｈ」の比較信号は、信号生成回路８に入力される。信号生成回路８では、位相比較器３のＵｐ端子から出力された論理「Ｌ」の比較信号（図５のＵｐの後半部）と水晶発振回路１から出力された所定周波数のクロック信号（図５のＣｒｙｓ）との論理積をとることにより、論理「Ｌ」の制御信号を生成してＵｐ’端子から出力する。また、位相比較器３のＤｏｗｎ端子から出力された論理「Ｈ」の比較信号（図５のＤｏｗｎの後半部）と水晶発振回路１から出力された所定周波数のクロック信号（図５のＣｒｙｓ）との論理積をとることにより、Ｄｏｗｎ端子から出力された比較信号が「Ｈ」の期間中において所定周波数の周期で論理「Ｈ」となる制御信号を生成し、Ｄｏｗｎ’端子から出力する（図５のＤｏｗｎ’）。
信号生成回路８のＵｐ’端子およびＤｏｗｎ’端子から出力された制御信号は、チャージポンプ回路４に入力される。チャージポンプ回路４は、信号生成回路８のＤｏｗｎ’端子から論理「Ｈ」の制御信号を受けると、第２の定電流源回路１５を利用してループフィルタ１６のコンデンサＣを放電するように動作する。
すなわち、信号生成回路８のＤｏｗｎ’端子から出力された論理「Ｈ」の制御信号は、反転回路１３によって論理レベルが反転される。これにより、第２のカレントミラー回路１２を構成するｎＭＯＳトランジスタＴｒ４のゲートには論理「ＬＨ」の信号が入力される。これにより、ｎＭＯＳトランジスタＴｒ４はオフとなる。ｎＭＯＳトランジスタＴｒ４がオフになると、カレントミラー接続された２つのｎＭＯＳトランジスタＴｒ５，Ｔｒ６のゲートには論理「Ｈ」の信号が入力されるので、ｎＭＯＳトランジスタＴｒ５，Ｔｒ６はオンとなる。
一方、信号生成回路８のＤｏｗｎ’端子から論理「Ｈ」の制御信号が出力されているので、第２のｎＭＯＳトランジスタ１９はオンとなる。これにより、電源端子から第２の定電流源回路１５、第２のｎＭＯＳトランジスタ１９、ｎＭＯＳトランジスタＴｒ５を通じて接地端子に向かって定電流Ｉ２が流れる。
また、信号生成回路８のＵｐ’端子から出力された論理「Ｌ」の制御信号は、第１のカレントミラー回路１１を構成するｐＭＯＳトランジスタＴｒ１のゲートに入力される。そのため、ｐＭＯＳトランジスタＴｒ１はオンとなる。ｐＭＯＳトランジスタＴｒ１がオンになると、カレントミラー接続された２つのｐＭＯＳトランジスタＴｒ２，Ｔｒ３のゲートには論理「Ｈ」の信号が入力されるので、ｐＭＯＳトランジスタＴｒ２，Ｔｒ３はオフとなる。
以上のように、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ２，Ｔｒ３がオフになるとともに、第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ５，Ｔｒ６がオンになることにより、ｎＭＯＳトランジスタＴｒ５を流れる定電流Ｉ２に起因して、これにカレントミラー接続されたｎＭＯＳトランジスタＴｒ６を介して接地端子に向かってループフィルタ１６のコンデンサＣから引き込むように定電流ＩＤが流れ、コンデンサＣが放電される。
このようなコンデンサＣの放電によって、当該コンデンサＣの端子電圧（チャージポンプ回路４の出力端子電圧）が下降すると、ＶＣＯ６の発振周波数は下降する。そのため、ＶＣＯ６から可変分周器７を介して位相比較器３にフィードバックされる信号の周波数が下降する。これにより、基準信号の周波数よりも高かった可変周波数信号の周波数が、当該基準信号の周波数に近づいていく。その結果、ＶＣＯ６より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
このようなコンデンサＣの放電動作が行われているとき、信号生成回路８のＵｐ’端子から論理「Ｌ」の制御信号が出力されているので、第１のｎＭＯＳトランジスタ１８はオフとなる。これにより、電源端子から接地端子に向かう定電流Ｉ１は流れなくなる。
このように、周波数シンセサイザは、可変周波数信号の周波数が基準信号の周波数より高くても低くても、最終的には、可変周波数信号の周波数が基準信号の周波数に近づくように動作し、それによってＶＣＯ６の発振周波数は一定周波数にロックされる。このロック状態のとき、すなわち、可変周波数信号の位相が基準信号の位相と同期したときに、位相比較器３から出力される比較信号は、Ｕｐ端子およびＤｏｗｎ端子の両方とも論理「Ｌ」とされる。
Ｕｐ端子およびＤｏｗｎ端子の両方から論理「Ｌ」の比較信号が出力されると、信号生成回路８のＵｐ’端子およびＤｏｗｎ’端子からも論理「Ｌ」の制御信号が出力される。チャージポンプ回路４は、信号生成回路８のＵｐ’端子およびＤｏｗｎ’端子の両方から論理「Ｌ」の制御信号を受けると、ハイインピーダンスの状態になる。
すなわち、Ｕｐ’端子およびＤｏｗｎ’端子の両方とも論理「Ｌ」になると、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ１および第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ４は共にオンとなる。これにより、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ２，Ｔｒ３および第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ５，Ｔｒ６は何れもオフとなり、定電流ＩＣ，ＩＤの何れも流れないハイインピーダンスの状態となる。
このとき、信号生成回路８のＵｐ’端子およびＤｏｗｎ’端子から論理「Ｌ」の制御信号が出力されることにより、第１および第２のｎＭＯＳトランジスタ１８，１９は共にオフとなる。これにより、電源端子から接地端子に向かう定電流Ｉ１，Ｉ２が何れも流れなくなる。
以上詳しく説明したように、第２の実施形態では、コンデンサＣの充電動作中は第２のｎＭＯＳトランジスタ１９によって第２の定電流回路１５の接続を切り、コンデンサＣの放電動作中は第１のｎＭＯＳトランジスタ１８によって第１の定電流回路１６の接続を切るようにしている。また、ハイインピーダンス状態（ロック状態）のときには２つのｎＭＯＳトランジスタ１８，１９によって定電流回路１５，１６の接続を切るようにしている。これにより、動作に関係のない経路に流れる電流Ｉ１，Ｉ２をなくすことができ、消費電流を低減することができるようになる。
なお、上記第１および第２の実施形態では、信号生成回路８を図４のように構成する例について説明しているが、本発明はこれに限定されない。例えば、ＯＲ回路２１、タイマ２２、ラッチ回路２３，２４は設けず、単にＡＮＤ回路２５，２６のみを有する構成としても良い。
また、上記第１および第２の実施形態では、信号生成回路８とチャージポンプ回路４とを別ブロックとして構成する例について説明したが、チャージポンプ回路４の中に信号生成回路８を内蔵するようにしても良い。この場合に内蔵する回路は、図４のような回路であっても良いし、ＡＮＤ回路２５，２６のみであっても良い。
また、上記第１および第２の実施形態では、アクティブＨｉ（論理「Ｈ」のときにアクティブになる論理）に従って動作する例について説明したが、アクティブＬｏｗに従って動作する回路として構成することも可能である。
また、上記第１および第２の実施形態では、位相比較器３のＵｐ端子およびＤｏｗｎ端子より出力される比較信号より短いパルス幅を有するクロック信号として、水晶発振回路１から出力される信号を用いる例について説明したが、本発明はこれに限定されない。例えば、水晶発振回路１から出力される信号を基準分周器２により分周している途中の信号をクロック信号として用いるようにしても良い。また、タイミングジェネレータを別に設け、これによって、比較信号より短いパルス幅を有するクロック信号を生成するようにしても良い。タイミングジェネレータが生成するクロック信号は、比較信号が「Ｈ」の期間中において只１回のみ論理「Ｈ」となるワンショットパルス信号としても良い。
また、上記第１および第２の実施形態では、コンデンサＣの端子電圧が上昇するとＶＣＯ６の発振周波数が上昇し、コンデンサＣの端子電圧が下降するとＶＣＯ６の発振周波数が下降する周波数シンセサイザの例について説明したが、これとは逆に、コンデンサＣの端子電圧が上昇するとＶＣＯ６の発振周波数が下降し、コンデンサＣの端子電圧が下降するとＶＣＯ６の発振周波数が上昇する周波数シンセサイザにも本発明を適用することが可能である。
その他、上記第１および第２の実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
以下、本発明の一実施形態を図面に基づいて説明する。図３は、第１の実施形態による周波数シンセサイザの全体構成例を示す図である。なお、この図３において、図１に示した符号と同一の符号を付したものは同一の機能を有するものであるので、ここでは重複する説明を省略する。
図３に示すように、本実施形態の周波数シンセサイザでは、位相比較器３とチャージポンプ回路４との間に信号生成回路８を設けている。信号生成回路８は、位相比較器３のＵｐ端子およびＤｏｗｎ端子より出力される比較信号と、この比較信号より短いパルス幅を有するクロック信号とに基づいて、両信号の論理積で得られる制御信号を生成する。本実施形態では、比較信号より短いパルス幅を有するクロック信号として、水晶発振回路１から出力される信号を用いるようにしている。
図４は、信号生成回路８の構成例を示す図である。図４に示すように、本実施形態の信号生成回路８は、ＯＲ回路２１、タイマ２２、ラッチ回路２３，２４、ＡＮＤ回路２５，２６を備えて構成されている。ＯＲ回路２１は、位相比較器３のＵｐ端子より出力される比較信号とＤｏｗｎ端子より出力される比較信号とを２入力とし、それら２信号の論理和をとる。すなわち、位相比較器３のＵｐ端子およびＤｏｗｎ端子のどちらかの出力信号が論理「Ｈ」のときに、ＯＲ回路２１は論理「Ｈ」の信号を出力する。
タイマ２２は、水晶発振回路１より出力される所定周波数のクロック信号に基づいてカウント動作し、ＯＲ回路２１から論理「Ｌ」の信号を入力したときにリセット信号ＲＳＴを出力する。ラッチ回路２３，２４は、位相比較器３のＵｐ端子およびＤｏｗｎ端子より出力される比較信号をそれぞれラッチする。このラッチ回路２３，２４は、タイマ２２からリセット信号ＲＳＴを入力したときに、ラッチしていた比較信号をリセットする。
ＡＮＤ回路２５，２６は、ラッチ回路２３，２４から出力される信号と、水晶発振回路１より出力される所定周波数のクロック信号とを２入力とし、それら２信号の論理積をとる。すなわち、第１のＡＮＤ回路２５は、位相比較器３のＵｐ端子より出力される比較信号と水晶発振回路１より出力されるクロック信号とが双方とも論理「Ｈ」の期間で論理「Ｈ」の制御信号をＵｐ’端子から出力する。また、第２のＡＮＤ回路２６は、位相比較器３のＤｏｗｎ端子より出力される比較信号と水晶発振回路１より出力されるクロック信号とが双方とも論理「Ｈ」の期間で論理「Ｈ」の制御信号をＤｏｗｎ’端子から出力する。
次に、以上のように構成した本実施形態による周波数シンセサイザの動作を、図５に示すタイミングチャートを併用して説明する。位相比較器３は、基準分周器２から出力される基準信号（図５のＲ）と、可変分周器７から出力される可変周波数信号（図５のＶ）との位相差を検出する。可変周波数信号の位相が基準信号の位相より遅れると、その位相差に応じたパルス幅を有する論理「Ｈ」の比較信号が位相比較器３のＵｐ端子から出力される（図５のＵｐの前半部）。このとき位相比較器３のＤｏｗｎ端子には、論理「Ｌ」の比較信号が出力されている（図５のＤｏｗｎの前半部）。
位相比較器３のＵｐ端子から出力された論理「Ｈ」の比較信号と、Ｄｏｗｎ端子から出力された論理「Ｌ」の比較信号は、信号生成回路８に入力される。信号生成回路８では、位相比較器３のＵｐ端子から出力された論理「Ｈ」の比較信号（図５のＵｐの前半部）と水晶発振回路１から出力された所定周波数のクロック信号（図５のＣｒｙｓ）との論理積をとることにより、Ｕｐ端子から出力された比較信号が「Ｈ」の期間中において所定周波数の周期で論理「Ｈ」となる制御信号を生成し、Ｕｐ’端子から出力する（図５のＵｐ’）。また、位相比較器３のＤｏｗｎ端子から出力された論理「Ｌ」の比較信号（図５のＤｏｗｎの前半部）と水晶発振回路１から出力された所定周波数のクロック信号（図５のＣｒｙｓ）との論理積をとることにより、論理「Ｌ」の制御信号を生成してＤｏｗｎ’端子から出力する。
信号生成回路８のＵｐ’端子およびＤｏｗｎ’端子から出力された制御信号は、チャージポンプ回路４に入力される。チャージポンプ回路４は、図２と同様に構成されている（ただし、入力側のＵｐ端子とＤｏｗｎ端子はＵｐ’端子とＤｏｗｎ’端子に代わる）。
図２において、信号生成回路８のＵｐ’端子から出力された論理「Ｈ」の制御信号が第１のカレントミラー回路１１を構成するｐＭＯＳトランジスタＴｒ１のゲートに入力されると、ｐＭＯＳトランジスタＴｒ１はオフとなる。ｐＭＯＳトランジスタＴｒ１がオフになると、カレントミラー接続された２つのｐＭＯＳトランジスタＴｒ２，Ｔｒ３のゲートには論理「Ｌ」の信号が入力されるので、ｐＭＯＳトランジスタＴｒ２，Ｔｒ３はオンとなる。これにより、電源端子からｐＭＯＳトランジスタＴｒ２、第１の定電流源回路１４を通じて接地端子に向かって定電流Ｉ１が流れる。
また、信号生成回路８のＤｏｗｎ’端子から出力された論理「Ｌ」の制御信号は、反転回路１３によって論理レベルが反転される。これにより、第２のカレントミラー回路１２を構成するｎＭＯＳトランジスタＴｒ４のゲートに論理「Ｈ」の信号が入力される。そのため、ｎＭＯＳトランジスタＴｒ４はオンとなる。ｎＭＯＳトランジスタＴｒ４がオンになると、カレントミラー接続された２つのｎＭＯＳトランジスタＴｒ５，Ｔｒ６のゲートには論理「Ｌ」の信号が入力されるので、ｎＭＯＳトランジスタＴｒ５，Ｔｒ６はオフとなる。
以上のように、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ２，Ｔｒ３がオンになるとともに、第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ５，Ｔｒ６がオフになることにより、ｐＭＯＳトランジスタＴｒ２を流れる定電流Ｉ１に起因して、これにカレントミラー接続されたｐＭＯＳトランジスタＴｒ３からチャージポンプ回路４の出力端子Ｏｕｔに向かって定電流ＩＣが流れる。そして、このように出力端子Ｏｕｔに向かって吐き出すように流れる定電流ＩＣによって、ループフィルタ１６のコンデンサＣが充電される。
このようなコンデンサＣの充電によって、当該コンデンサＣの端子電圧（チャージポンプ回路４の出力端子電圧）が上昇すると、ＶＣＯ６の発振周波数は上昇する。そのため、ＶＣＯ６から可変分周器７を介して位相比較器３にフィードバックされる信号の周波数が上昇する。これにより、基準信号の周波数よりも低かった可変周波数信号の周波数が、当該基準信号の周波数に近づいていく。その結果、ＶＣＯ６より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
一方、可変周波数信号の位相が基準信号の位相より進むと、その位相差に応じたパルス幅を有する論理「Ｈ」の比較信号が位相比較器３のＤｏｗｎ端子から出力される（図５のＤｏｗｎの後半部）。このとき位相比較器３のＵｐ端子には、論理「Ｌ」の比較信号が出力されている（図５のＵｐの後半部）。
位相比較器３のＵｐ端子から出力された論理「Ｌ」の比較信号と、Ｄｏｗｎ端子から出力された論理「Ｈ」の比較信号は、信号生成回路８に入力される。信号生成回路８では、位相比較器３のＵｐ端子から出力された論理「Ｌ」の比較信号（図５のＵｐの後半部）と水晶発振回路１から出力された所定周波数のクロック信号（図５のＣｒｙｓ）との論理積をとることにより、論理「Ｌ」の制御信号を生成してＵｐ’端子から出力する。また、位相比較器３のＤｏｗｎ端子から出力された論理「Ｈ」の比較信号（図５のＤｏｗｎの後半部）と水晶発振回路１から出力された所定周波数のクロック信号（図５のＣｒｙｓ）との論理積をとることにより、Ｄｏｗｎ端子から出力された比較信号が「Ｈ」の期間中において所定周波数の周期で論理「Ｈ」となる制御信号を生成し、Ｄｏｗｎ’端子から出力する（図５のＤｏｗｎ’）。
信号生成回路８のＵｐ’端子およびＤｏｗｎ’端子から出力された制御信号は、チャージポンプ回路４に入力される。チャージポンプ回路４は、信号生成回路８のＤｏｗｎ’端子から論理「Ｈ」の制御信号を受けると、第２の定電流源回路１５を利用してループフィルタ１６のコンデンサＣを放電するように動作する。
すなわち、信号生成回路８のＤｏｗｎ’端子から出力された論理「Ｈ」の制御信号は、反転回路１３によって論理レベルが反転される。これにより、第２のカレントミラー回路１２を構成するｎＭＯＳトランジスタＴｒ４のゲートには論理「ＬＨ」の信号が入力される。これにより、ｎＭＯＳトランジスタＴｒ４はオフとなる。ｎＭＯＳトランジスタＴｒ４がオフになると、カレントミラー接続された２つのｎＭＯＳトランジスタＴｒ５，Ｔｒ６のゲートには論理「Ｈ」の信号が入力されるので、ｎＭＯＳトランジスタＴｒ５，Ｔｒ６はオンとなる。これにより、電源端子から第２の定電流源回路１５、ｎＭＯＳトランジスタＴｒ５を通じて接地端子に向かって定電流Ｉ２が流れる。
また、信号生成回路８のＵｐ’端子から出力された論理「Ｌ」の制御信号は、第１のカレントミラー回路１１を構成するｐＭＯＳトランジスタＴｒ１のゲートに入力される。そのため、ｐＭＯＳトランジスタＴｒ１はオンとなる。ｐＭＯＳトランジスタＴｒ１がオンになると、カレントミラー接続された２つのｐＭＯＳトランジスタＴｒ２，Ｔｒ３のゲートには論理「Ｈ」の信号が入力されるので、ｐＭＯＳトランジスタＴｒ２，Ｔｒ３はオフとなる。
以上のように、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ２，Ｔｒ３がオフになるとともに、第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ５，Ｔｒ６がオンになることにより、ｎＭＯＳトランジスタＴｒ５を流れる定電流Ｉ２に起因して、これにカレントミラー接続されたｎＭＯＳトランジスタＴｒ６を介して接地端子に向かってループフィルタ１６のコンデンサＣから引き込むように定電流ＩＤが流れ、コンデンサＣが放電される。
このようなコンデンサＣの放電によって、当該コンデンサＣの端子電圧（チャージポンプ回路４の出力端子電圧）が下降すると、ＶＣＯ６の発振周波数は下降する。そのため、ＶＣＯ６から可変分周器７を介して位相比較器３にフィードバックされる信号の周波数が下降する。これにより、基準信号の周波数よりも高かった可変周波数信号の周波数が、当該基準信号の周波数に近づいていく。その結果、ＶＣＯ６より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
このように、周波数シンセサイザは、可変周波数信号の周波数が基準信号の周波数より高くても低くても、最終的には、可変周波数信号の周波数が基準信号の周波数に近づくように動作し、それによってＶＣＯ６の発振周波数は一定周波数にロックされる。このロック状態のとき、すなわち、可変周波数信号の位相が基準信号の位相と同期したときに、位相比較器３から出力される比較信号は、Ｕｐ端子およびＤｏｗｎ端子の両方とも論理「Ｌ」とされる。
Ｕｐ端子およびＤｏｗｎ端子の両方から論理「Ｌ」の比較信号が出力されると、信号生成回路８のＵｐ’端子およびＤｏｗｎ’端子からも論理「Ｌ」の制御信号が出力される。チャージポンプ回路４は、信号生成回路８のＵｐ’端子およびＤｏｗｎ’端子の両方から論理「Ｌ」の制御信号を受けると、ハイインピーダンスの状態になる。
すなわち、Ｕｐ’端子およびＤｏｗｎ’端子の両方とも論理「Ｌ」になると、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ１および第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ４は共にオンとなる。これにより、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ２，Ｔｒ３および第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ５，Ｔｒ６は何れもオフとなり、定電流ＩＣ，ＩＤの何れも流れないハイインピーダンスの状態となる。
以上詳しく説明したように、本実施形態では、位相比較器３のＵｐ端子およびＤｏｗｎ端子より出力される比較信号そのものを用いてコンデンサＣの充放電を行うのではなく、当該比較信号とそれより短いパルス幅を有するクロック信号との論理積をとって得られる制御信号を用いてコンデンサＣの充放電を行うようにしている。これにより、比較信号よりも短いパルス幅の制御信号に基づいてコンデンサＣの充放電動作が少しずつ徐々に行われることとなる。
図６は、コンデンサＣの充電動作を示す図である。図６において、実線Ａは本実施形態を適用してコンデンサＣの容量値を小さくした場合（図３のように周波数シンセサイザを構成した場合）の特性を示し、点線Ｂは本実施形態を適用せず（図１のように周波数シンセサイザを構成した場合）単純にコンデンサＣの容量値を小さくした場合の特性を示している。
このように、本実施形態によれば、コンデンサＣの容量値を小さくしても、大きな容量値のコンデンサＣを用いてループフィルタ１６を半導体チップの外付け部品としていた従来と同程度には時定数τを大きくすることができる。したがって、周波数シンセサイザの動作を不安定にすることなくコンデンサＣの容量値を充分に小さくして、当該コンデンサＣと抵抗Ｒとから成るループフィルタ１６を半導体チップに内蔵することができる。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図７は、第２の実施形態によるチャージポンプ回路４の構成例を示す図である。なお、この図７において、図２に示した符号と同一の符号を付したものは同一の機能を有するものであるので、ここでは重複する説明を省略する。また、このチャージポンプ回路４を用いた周波数シンセサイザの全体構成は、図３と同様である。
第２の実施形態によるチャージポンプ回路４は、図２に示した構成要素に加えて、２つのｎＭＯＳトランジスタ１８，１９を備えている。第１のｎＭＯＳトランジスタ１８は、第１の定電流源回路１４と接地端子との間に接続されており、ゲートが信号生成回路８のＵｐ’端子に接続されている。また、第２のｎＭＯＳトランジスタ１９は、第２の定電流源回路１５と第２のカレントミラー回路１２との間に接続されており、ゲートが信号生成回路８のＤｏｗｎ’端子に接続されている。
これら２つのｎＭＯＳトランジスタ１８，１９は、信号生成回路８から論理「Ｈ」の信号が出力されたときにはオンし、論理「Ｌ」の信号が出力されたときにはオフとなる。このように、２つのｎＭＯＳトランジスタ１８，１９は、信号生成回路８より出力される制御信号に基づいて、定電流回路１４，１５の接続の有無を切り替えるスイッチング回路として機能する。
次に、図７のように構成したチャージポンプ回路４およびこれを含む図３のような周波数シンセサイザの動作を説明する。位相比較器３は、基準分周器２から出力される基準信号（図５のＲ）と、可変分周器７から出力される可変周波数信号（図５のＶ）との位相差を検出する。可変周波数信号の位相が基準信号の位相より遅れると、その位相差に応じたパルス幅を有する論理「Ｈ」の比較信号が位相比較器３のＵｐ端子から出力される（図５のＵｐの前半部）。このとき位相比較器３のＤｏｗｎ端子には、論理「Ｌ」の比較信号が出力されている（図５のＤｏｗｎの前半部）。
位相比較器３のＵｐ端子から出力された論理「Ｈ」の比較信号と、Ｄｏｗｎ端子から出力された論理「Ｌ」の比較信号は、信号生成回路８に入力される。信号生成回路８では、位相比較器３のＵｐ端子から出力された論理「Ｈ」の比較信号（図５のＵｐの前半部）と水晶発振回路１から出力された所定周波数のクロック信号（図５のＣｒｙｓ）との論理積をとることにより、Ｕｐ端子から出力された比較信号が「Ｈ」の期間中において所定周波数の周期で論理「Ｈ」となる制御信号を生成し、Ｕｐ’端子から出力する（図５のＵｐ’）。また、位相比較器３のＤｏｗｎ端子から出力された論理「Ｌ」の比較信号（図５のＤｏｗｎの前半部）と水晶発振回路１から出力された所定周波数のクロック信号（図５のＣｒｙｓ）との論理積をとることにより、論理「Ｌ」の制御信号を生成してＤｏｗｎ’端子から出力する。
信号生成回路８のＵｐ’端子およびＤｏｗｎ’端子から出力された制御信号は、チャージポンプ回路４に入力される。信号生成回路８のＵｐ’端子から出力された論理「Ｈ」の制御信号が第１のカレントミラー回路１１を構成するｐＭＯＳトランジスタＴｒ１のゲートに入力されると、ｐＭＯＳトランジスタＴｒ１はオフとなる。ｐＭＯＳトランジスタＴｒ１がオフになると、カレントミラー接続された２つのｐＭＯＳトランジスタＴｒ２，Ｔｒ３のゲートには論理「Ｌ」の信号が入力されるので、ｐＭＯＳトランジスタＴｒ２，Ｔｒ３はオンとなる。
一方、信号生成回路８のＵｐ’端子から論理「Ｈ」の制御信号が出力されているので、第１のｎＭＯＳトランジスタ１８はオンとなる。これにより、電源端子からｐＭＯＳトランジスタＴｒ２、第１の定電流源回路１４、第１のｎＭＯＳトランジスタ１８を通じて接地端子に向かって定電流Ｉ１が流れる。
また、信号生成回路８のＤｏｗｎ’端子から出力された論理「Ｌ」の制御信号は、反転回路１３によって論理レベルが反転される。これにより、第２のカレントミラー回路１２を構成するｎＭＯＳトランジスタＴｒ４のゲートに論理「Ｈ」の信号が入力される。そのため、ｎＭＯＳトランジスタＴｒ４はオンとなる。ｎＭＯＳトランジスタＴｒ４がオンになると、カレントミラー接続された２つのｎＭＯＳトランジスタＴｒ５，Ｔｒ６のゲートには論理「Ｌ」の信号が入力されるので、ｎＭＯＳトランジスタＴｒ５，Ｔｒ６はオフとなる。
以上のように、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ２，Ｔｒ３がオンになるとともに、第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ５，Ｔｒ６がオフになることにより、ｐＭＯＳトランジスタＴｒ２を流れる定電流Ｉ１に起因して、これにカレントミラー接続されたｐＭＯＳトランジスタＴｒ３からチャージポンプ回路４の出力端子Ｏｕｔに向かって定電流ＩＣが流れる。そして、このように出力端子Ｏｕｔに向かって吐き出すように流れる定電流ＩＣによって、ループフィルタ１６のコンデンサＣが充電される。
このようなコンデンサＣの充電によって、当該コンデンサＣの端子電圧（チャージポンプ回路４の出力端子電圧）が上昇すると、ＶＣＯ６の発振周波数は上昇する。そのため、ＶＣＯ６から可変分周器７を介して位相比較器３にフィードバックされる信号の周波数が上昇する。これにより、基準信号の周波数よりも低かった可変周波数信号の周波数が、当該基準信号の周波数に近づいていく。その結果、ＶＣＯ６より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
このようなコンデンサＣの充電動作が行われているとき、信号生成回路８のＤｏｗｎ’端子から論理「Ｌ」の制御信号が出力されているので、第２のｎＭＯＳトランジスタ１９はオフとなる。これにより、電源端子から接地端子に向かう定電流Ｉ２は流れなくなる。
一方、可変周波数信号の位相が基準信号の位相より進むと、その位相差に応じたパルス幅を有する論理「Ｈ」の比較信号が位相比較器３のＤｏｗｎ端子から出力される（図５のＤｏｗｎの後半部）。このとき位相比較器３のＵｐ端子には、論理「Ｌ」の比較信号が出力されている（図５のＵｐの後半部）。
位相比較器３のＵｐ端子から出力された論理「Ｌ」の比較信号と、Ｄｏｗｎ端子から出力された論理「Ｈ」の比較信号は、信号生成回路８に入力される。信号生成回路８では、位相比較器３のＵｐ端子から出力された論理「Ｌ」の比較信号（図５のＵｐの後半部）と水晶発振回路１から出力された所定周波数のクロック信号（図５のＣｒｙｓ）との論理積をとることにより、論理「Ｌ」の制御信号を生成してＵｐ’端子から出力する。また、位相比較器３のＤｏｗｎ端子から出力された論理「Ｈ」の比較信号（図５のＤｏｗｎの後半部）と水晶発振回路１から出力された所定周波数のクロック信号（図５のＣｒｙｓ）との論理積をとることにより、Ｄｏｗｎ端子から出力された比較信号が「Ｈ」の期間中において所定周波数の周期で論理「Ｈ」となる制御信号を生成し、Ｄｏｗｎ’端子から出力する（図５のＤｏｗｎ’）。
信号生成回路８のＵｐ’端子およびＤｏｗｎ’端子から出力された制御信号は、チャージポンプ回路４に入力される。チャージポンプ回路４は、信号生成回路８のＤｏｗｎ’端子から論理「Ｈ」の制御信号を受けると、第２の定電流源回路１５を利用してループフィルタ１６のコンデンサＣを放電するように動作する。
すなわち、信号生成回路８のＤｏｗｎ’端子から出力された論理「Ｈ」の制御信号は、反転回路１３によって論理レベルが反転される。これにより、第２のカレントミラー回路１２を構成するｎＭＯＳトランジスタＴｒ４のゲートには論理「ＬＨ」の信号が入力される。これにより、ｎＭＯＳトランジスタＴｒ４はオフとなる。ｎＭＯＳトランジスタＴｒ４がオフになると、カレントミラー接続された２つのｎＭＯＳトランジスタＴｒ５，Ｔｒ６のゲートには論理「Ｈ」の信号が入力されるので、ｎＭＯＳトランジスタＴｒ５，Ｔｒ６はオンとなる。
一方、信号生成回路８のＤｏｗｎ’端子から論理「Ｈ」の制御信号が出力されているので、第２のｎＭＯＳトランジスタ１９はオンとなる。これにより、電源端子から第２の定電流源回路１５、第２のｎＭＯＳトランジスタ１９、ｎＭＯＳトランジスタＴｒ５を通じて接地端子に向かって定電流Ｉ２が流れる。
また、信号生成回路８のＵｐ’端子から出力された論理「Ｌ」の制御信号は、第１のカレントミラー回路１１を構成するｐＭＯＳトランジスタＴｒ１のゲートに入力される。そのため、ｐＭＯＳトランジスタＴｒ１はオンとなる。ｐＭＯＳトランジスタＴｒ１がオンになると、カレントミラー接続された２つのｐＭＯＳトランジスタＴｒ２，Ｔｒ３のゲートには論理「Ｈ」の信号が入力されるので、ｐＭＯＳトランジスタＴｒ２，Ｔｒ３はオフとなる。
以上のように、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ２，Ｔｒ３がオフになるとともに、第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ５，Ｔｒ６がオンになることにより、ｎＭＯＳトランジスタＴｒ５を流れる定電流Ｉ２に起因して、これにカレントミラー接続されたｎＭＯＳトランジスタＴｒ６を介して接地端子に向かってループフィルタ１６のコンデンサＣから引き込むように定電流ＩＤが流れ、コンデンサＣが放電される。
このようなコンデンサＣの放電によって、当該コンデンサＣの端子電圧（チャージポンプ回路４の出力端子電圧）が下降すると、ＶＣＯ６の発振周波数は下降する。そのため、ＶＣＯ６から可変分周器７を介して位相比較器３にフィードバックされる信号の周波数が下降する。これにより、基準信号の周波数よりも高かった可変周波数信号の周波数が、当該基準信号の周波数に近づいていく。その結果、ＶＣＯ６より出力される局部発振信号の周波数は、基準信号の周波数に比例した所望の周波数に近づいていく。
このようなコンデンサＣの放電動作が行われているとき、信号生成回路８のＵｐ’端子から論理「Ｌ」の制御信号が出力されているので、第１のｎＭＯＳトランジスタ１８はオフとなる。これにより、電源端子から接地端子に向かう定電流Ｉ１は流れなくなる。
このように、周波数シンセサイザは、可変周波数信号の周波数が基準信号の周波数より高くても低くても、最終的には、可変周波数信号の周波数が基準信号の周波数に近づくように動作し、それによってＶＣＯ６の発振周波数は一定周波数にロックされる。このロック状態のとき、すなわち、可変周波数信号の位相が基準信号の位相と同期したときに、位相比較器３から出力される比較信号は、Ｕｐ端子およびＤｏｗｎ端子の両方とも論理「Ｌ」とされる。
Ｕｐ端子およびＤｏｗｎ端子の両方から論理「Ｌ」の比較信号が出力されると、信号生成回路８のＵｐ’端子およびＤｏｗｎ’端子からも論理「Ｌ」の制御信号が出力される。チャージポンプ回路４は、信号生成回路８のＵｐ’端子およびＤｏｗｎ’端子の両方から論理「Ｌ」の制御信号を受けると、ハイインピーダンスの状態になる。
すなわち、Ｕｐ’端子およびＤｏｗｎ’端子の両方とも論理「Ｌ」になると、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ１および第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ４は共にオンとなる。これにより、第１のカレントミラー回路１１のｐＭＯＳトランジスタＴｒ２，Ｔｒ３および第２のカレントミラー回路１２のｎＭＯＳトランジスタＴｒ５，Ｔｒ６は何れもオフとなり、定電流ＩＣ，ＩＤの何れも流れないハイインピーダンスの状態となる。
このとき、信号生成回路８のＵｐ’端子およびＤｏｗｎ’端子から論理「Ｌ」の制御信号が出力されることにより、第１および第２のｎＭＯＳトランジスタ１８，１９は共にオフとなる。これにより、電源端子から接地端子に向かう定電流Ｉ１，Ｉ２が何れも流れなくなる。
以上詳しく説明したように、第２の実施形態では、コンデンサＣの充電動作中は第２のｎＭＯＳトランジスタ１９によって第２の定電流回路１５の接続を切り、コンデンサＣの放電動作中は第１のｎＭＯＳトランジスタ１８によって第１の定電流回路１６の接続を切るようにしている。また、ハイインピーダンス状態（ロック状態）のときには２つのｎＭＯＳトランジスタ１８，１９によって定電流回路１５，１６の接続を切るようにしている。これにより、動作に関係のない経路に流れる電流Ｉ１，Ｉ２をなくすことができ、消費電流を低減することができるようになる。
なお、上記第１および第２の実施形態では、信号生成回路８を図４のように構成する例について説明しているが、本発明はこれに限定されない。例えば、ＯＲ回路２１、タイマ２２、ラッチ回路２３，２４は設けず、単にＡＮＤ回路２５，２６のみを有する構成としても良い。
また、上記第１および第２の実施形態では、信号生成回路８とチャージポンプ回路４とを別ブロックとして構成する例について説明したが、チャージポンプ回路４の中に信号生成回路８を内蔵するようにしても良い。この場合に内蔵する回路は、図４のような回路であっても良いし、ＡＮＤ回路２５，２６のみであっても良い。
また、上記第１および第２の実施形態では、アクティブＨｉ（論理「Ｈ」のときにアクティブになる論理）に従って動作する例について説明したが、アクティブＬｏｗに従って動作する回路として構成することも可能である。
また、上記第１および第２の実施形態では、位相比較器３のＵｐ端子およびＤｏｗｎ端子より出力される比較信号より短いパルス幅を有するクロック信号として、水晶発振回路１から出力される信号を用いる例について説明したが、本発明はこれに限定されない。例えば、水晶発振回路１から出力される信号を基準分周器２により分周している途中の信号をクロック信号として用いるようにしても良い。また、タイミングジェネレータを別に設け、これによって、比較信号より短いパルス幅を有するクロック信号を生成するようにしても良い。タイミングジェネレータが生成するクロック信号は、比較信号が「Ｈ」の期間中において只１回のみ論理「Ｈ」となるワンショットパルス信号としても良い。
また、上記第１および第２の実施形態では、コンデンサＣの端子電圧が上昇するとＶＣＯ６の発振周波数が上昇し、コンデンサＣの端子電圧が下降するとＶＣＯ６の発振周波数が下降する周波数シンセサイザの例について説明したが、これとは逆に、コンデンサＣの端子電圧が上昇するとＶＣＯ６の発振周波数が下降し、コンデンサＣの端子電圧が下降するとＶＣＯ６の発振周波数が上昇する周波数シンセサイザにも本発明を適用することが可能である。
その他、上記第１および第２の実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明は、コンデンサを含むループフィルタを備えたチャージポンプ回路およびこれを用いた周波数シンセサイザに有用である。
Claims (5)
- 基準分周器から出力される基準信号と可変分周器から出力される可変周波数信号との位相差を検出し、検出した位相差に応じたパルス幅を有する比較信号を出力する位相比較器と、
上記位相比較器より出力される比較信号とこれより短いパルス幅を有するクロック信号とに基づいて、両信号の論理積で得られる制御信号を生成する信号生成回路と、
上記信号生成回路より出力される制御信号に基づき定電流源を利用してループフィルタのコンデンサの充電動作または放電動作を行チャージポンプ回路とを備えたことを特徴とする周波数シンセサイザ。 - 上記基準分周器は水晶発振回路から出力される信号の周波数を固定の分周比で分周することによって上記基準信号を発生するようになされ、
上記水晶発振回路から出力される信号または上記基準分周器から出力される分周途中の信号を上記クロック信号として用いるようにしたことを特徴とする請求の範囲第１項に記載の周波数シンセサイザ。 - 上記チャージポンプ回路は、上記信号生成回路より出力される制御信号に基づいて、上記定電流源の接続の有無を切り替えるスイッチング回路を備えたことを特徴とする請求の範囲第１項に記載の周波数シンセサイザ。
- 位相比較器より出力される比較信号とこれより短いパルス幅を有するクロック信号とに基づいて、両信号の論理積で得られる制御信号を生成する信号生成回路と、
上記信号生成回路より出力される制御信号に基づき定電流源を利用してコンデンサの充電動作または放電動作を行うループフィルタとを備えたことを特徴とするチャージポンプ回路。 - 上記信号生成回路より出力される制御信号に基づいて、上記定電流源の接続の有無を切り替えるスイッチング回路を備えたことを特徴とする請求の範囲第４項に記載のチャージポンプ回路。
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