JP4249042B2

JP4249042B2 - 差動チャージポンプ用オフセットキャンセル装置

Info

Publication number: JP4249042B2
Application number: JP2004014533A
Authority: JP
Inventors: 勉吉村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2004-01-22
Filing date: 2004-01-22
Publication date: 2009-04-02
Anticipated expiration: 2024-01-22
Also published as: US20050162213A1; US7250808B2; JP2005210398A

Description

この発明は、差動チャージポンプ用オフセットキャンセル装置、特に、差動チャージポンプの出力電位差に依存しない電流駆動特性をもつ差動チャージポンプ用オフセットキャンセル装置に関するものである。

従来の差動チャージポンプ回路は、図７に示すように構成されていた。即ち、電流源１１及び１２を含む第１のカレントパス１と、電流源２１及び２２を含む第２のカレントパス２とを電源VDDとアース間に接続すると共に、差動対３を構成し、定電流源４に接続されたDOWN信号回路５を第１のカレントパス１の正ノード６に接続し、UP信号回路７を第２のカレントパス２の負ノード８に接続したものである。

このような構成において、UP/DOWNの信号が電流信号に変換されて差動対３に至り、カレントパス１、２の電流を引き抜くことによって相対的に一方のカレントパスに対して他方のカレントパスに流れる電流を変化させ、差電流を生成すると共に、電圧信号から電流信号への変換を行っている。差動対３における第１のカレントパスの正ノード６の電位と第２のカレントパスの負ノード８の電位が動作時に等しくない場合は、電流源１１、２１を構成しているトランジスタ（図示せず）のドレイン電圧が異なることになり、第１、第２のカレントパス１、２の対をなす電流源１１、２１の電流にアンバランスが生じる。

電流アンバランスの原因は、MOSトランジスタの飽和領域の電流特性がドレイン電流に依存することによる。式で説明すると、トランジスタのドレイン電流I_Dと、ゲート電圧V_GS、ドレイン電圧V_DS、スレッシュホールド電圧V_THとの関係は次のようになる。（例えば非特許文献１参照）。
I_D＝K₀(V_GS−V_TH)²[1+λ(V_DS−(V_GS−V_TH))]

即ち、ドレイン電流値はドレイン電圧に依存するものであるため、図７の各電流源の詳細構成を示した図８により説明すると、差動対３の出力ノード６、８の電位に差があった場合は、第１、第２のカレントパス１、２の対をなす電流源１１と２１及び１２と２２の電流値がそれぞれ異なることになる。図中の太い矢印は電流が大きいことを示し、細い矢印は電流が小さいことを示している。

出力ノード６、８の電位差は、図示のように、正ノード６の電位が負ノード８の電位より高いとすると、NMOS電流源１２、２２は正ノード６の第１のカレントパス１の方が多く流れる。
この図では、PMOS側、NMOSの電流源とも２個のMOSトランジスタをカスコード構成にして定電流性を向上させているが、実際にはそれでもノードＸ、Ｙや、ノードＺ、Ｗにはある程度の電位差が残っている。カスコード構成をとらない場合は、更に電位差が大きくなってしまうと考えられる。

一方、PMOS電流源１１、２１は、負ノード８の第２のカレントパス２の方が第１のカレントパス１よりもドレイン・ソース間の電位差が大きいため、負ノード８の第２のカレントパス２の電流源の方が多く流れる。従って、NMOS、PMOS合わせて考えると、正ノード６の方が対GNDに流れる電流が多く(＝NMOS電流源１２がより多く流す)、負ノード８の方が対VDDに流れる電流が多く(＝PMOS電流源２１がより多く流す)なる。この結果、差動対３の出力電位に差があるとき、チャージポンプ特性がその電位差に依存することになる。

その結果、例えばPLL回路のチャージポンプ回路に上記差動チャージポンプ回路を適用した場合、位相比較特性がチャージポンプ回路の出力電位差に応じて変化することになる。
一般的にPLL回路の位相比較器は、参照クロック(もしくはデータ)と、フィードバッククロック間の位相差に応じたパルス信号をチャージポンプ回路に伝え、チャージポンプ回路はそのパルス信号に応じた電流値を出力する。理想的にはチャージポンプ回路の出力電位に関係なく、位相差とチャージポンプ回路に流れる電流量は１対１に対応するはずである。

図９は、差動チャージポンプ回路の出力電位差を変化させた時のPLL回路の位相比較特性を回路シミュレーションした結果を示す図である。横軸は参照クロック（もしくはデータ）と、フィードバッククロック間の位相差を時間に表したものであり、縦軸はその位相毎のチャージポンプ回路に流れる電流の平均値を示している。チャージポンプ回路の平均電流＝０の時、PLL回路はロックする。従ってその時の位相差が、PLL回路がロックしたときの位相誤差(＝参照クロック(もしくはデータ)と、フィードバッククロックの位相のオフセット)を表している。

従来の差動チャージポンプ回路は、上述のように、チャージポンプ回路の出力電位差によって定電流源の電流値が異なるため、チャージポンプ回路の出力電位差を変化させたときのロック時位相誤差がチャージポンプ回路の出力電位差によって変化している。図９に示すシミュレーションの場合、チャージポンプ回路の出力電位差(正ノード電位−負ノード電位)〜±0.1V変化で、約5psの位相誤差変動となった。

David Johns & Ken Martin 著 "Analog Integrated Circuit Design" John Wiley & Sons,Inc. 1997 発行

従来の差動チャージポンプ回路は上記のように構成されているため、図９のシミュレーションで示された位相誤差変動によりPLL回路の位相調整の精度が劣化することから、高精度の位相調整機能を必要とする高速インタフェースのDLL(Delay-Locked-Loop：位相調整ループ)回路や、CDR(Clock and Data Recovery)回路においては大きな問題点となっていた。

この発明は、上記のような問題点を解消するためになされたもので、電流源のトランジスタのドレイン電圧の変動による駆動電流の変動をキャンセルし、PLL 回路等の位相調整を高精度で行うことができる差動チャージポンプ用オフセットキャンセル装置を提供することを目的とする。

この発明に係る差動チャージポンプ用オフセットキャンセル装置は、一対の電流源を含
む２つのカレントパスによって差動対を構成し、各カレントパスへの入力電流に応じた差
電流を生成する差動チャージポンプ回路において、上記各カレントパス間の出力電位差を
検出し、上記出力電位差に応じて上記差動対を構成している各カレントパスの対をなす電
流源の電流値を制御する制御手段を備え、上記電流源をトランジスタで構成し、上記トランジスタのドレイン電圧を上記出力電位差に応じて制御するようにし、上記各カレントパスのトランジスタにそれぞれ別のトランジスタを並列接続し、一方のカレントパスの別のトランジスタのゲートに他方のカレントパスのトランジスタのドレイン電位を与え、他方のカレントパスの別のトランジスタのゲートに一方のカレントパスのトランジスタのドレイン電位を与えるようにしたものである。

この発明に係る差動チャージポンプ用オフセットキャンセル装置は以上のように構成されているため、電流源のトランジスタのドレイン電圧の変動による駆動電流の変動をキャンセルし、PLL 回路等の位相調整を高精度で行うことができる。

実施の形態１．
以下、この発明の実施の形態１を図にもとづいて説明する。図１は、実施の形態１の基本的な考え方を説明するための概略回路図、図２は、実施の形態１の実施例を示す概略回路図である。図１、図２において、図７と同一または相当部分には同一符号を付して説明を省略する。図１において、図７と異なる点は、差動チャージポンプ回路の出力電位差、即ち、正ノード６と負ノード８との電位差を検出する制御装置３０を設け、この制御装置３０によって電流源１１及び２１の電流値を上記電位差に応じて制御することにより、両電流源が同じ電流駆動力となるようにしたものである。

図２の場合は、電流源１１、２１にそれぞれトランジスタ等のドレイン電圧を制御する素子３１を接続し、差動チャージポンプ回路の正ノード６と負ノード８との出力電位差を制御装置３０によって検出すると共に、制御装置３０によって上記出力電位差に応じてドレイン電圧を制御する素子３１のドレイン電圧を制御して電流源１１と２１が同じ電流駆動力となるようにしたものである。

また、図３は、実施の形態１の他の実施例を示す回路図で、カレントパス１と２に２つのクロスカップルしたMOS トランジスタを設けることにより、正ノード６と負ノード８の出力電位差の検出と、電流源１１と２１の電流値制御とを合わせて行うようにしたものである。
図４は、図３の出力電位差検出部と電流源の制御部の詳細構成を示す回路図である。
以下、図４のチャージポンプ回路がPLL回路に適用され、例えば正出力ノード６の電位が負出力ノード８の電位より高い状態でロック状態(定常状態)になっている場合を想定して説明する。

第１のカレントパス１のPMOS側を構成するMOS トランジスタMP1とMP5及び第２のカレントパス２を構成するMOS トランジスタMP2 とMP6はそれぞれカスコード構成とされ、正負出力ノード６、８に対して高い定電流性をもっている。しかし厳密には、トランジスタMP1、MP2 がある程度の有限な出力インピーダンスをもつことから、トランジスタMP3、MP4がない場合には、ノードＸはノードＹより高い電圧となる。トランジスタMP1とMP2にとって、このドレイン電圧の違いが、流れる電流の差を生じさせることになる。

トランジスタMP3、MP4はそれぞれゲート端子を互いのドレイン端子に接続し、クロスカップルを構成している。正出力ノード６の電位が負出力ノード８の電位より高い場合には、MP3のゲート電圧の方がMP4のゲート電圧より低いことから、MP3の方がよりＯＮ状態になっているといえる。言い換えると、MP3の方がMP4より電流駆動力が大きいと言える。このMP3、MP4の２つのトランジスタにより、正出力ノード６の方が負出力ノード８より高電位の場合、ノードＸから正出力ノード６間のMP3、MP5 によるＯＮ抵抗は、ノードＹから負出力ノード８間のMP4、MP6によるＯＮ抵抗より低くなる。

従って、正出力ノード６の電位が負出力ノード８の電位より高い場合でも、MP3、MP4のサイズを調整することにより、ノードＸの電圧とノードＹの電圧を等しくすることが出来る。
これにより、ノードＸ、Ｙは正・負出力ノード６、８の電位差に関係なく等しい値にすることが出来、トランジスタMP1、MP2は同じ電流駆動力となる。

更に、例えばNMOS側のトランジスタMN1、MN2の定電流性が問題になる場合にも同様な調整が可能である。例えば、正出力ノード６の電位が負出力ノード８の電位より高い場合、MN1のドレイン電流の方がMN2のドレイン電流より大きくなる。従って、MP3、MP4のサイズを調整し、逆にノードＸの電圧がノードＹの電圧より低くなるようにする。
これにより、トランジスタMP1のドレイン電流がMP2より大きくなる。MN1のMN2に対する電流増加分とMP1のMP2に対する電流増加分が等しくなるようにMP3、MP4のサイズを調整することで、差動チャージポンプ回路の出力電位差に起因した電流アンバランスによるオフセット電流を全体としてキャンセルすることが可能となる。

図６に示す位相比較特性のシミュレーションを行って効果を確認した。図９に示すシミュレーションにおいて、オフセットキャンセル機構なしで5ps であった位相変動が、同じ条件で1ps未満に収まることが図６のシミュレーションで確認できた。

実施の形態２．
次に、この発明の実施の形態２を図にもとづいて説明する。図５は、実施の形態２の構成を示す概略回路図である。この図において、図１と同一または相当部分には同一符号を付して説明を省略する。図１と異なる点は、差動チャージポンプ回路と同構成とされたレプリカの差動チャージポンプ回路を設けると共に、差動チャージポンプ回路の出力電位差と、レプリカ回路の出力電位差とをコンパレータで比較し、両出力電位差が等しくなるように差動チャージポンプ回路及びレプリカ回路の電流源の電流値を制御するようにした点である。

図５は、差動対３を含む差動チャージポンプ回路と同構成とされ、UP＝DOWNの状態のレプリカとなるレプリカ回路４０を設け、差動チャージポンプ回路の出力電位差δV1と、レプリカ回路４０の出力電位差δV2とをコンパレータ４１に入力し、コンパレータ４１の比較結果を制御装置３０を経てレプリカ回路及び差動チャージポンプ回路の電流源１１、２１に図示のようにフィードバックし、出力電位差δV1とδV2とが等しくなるように制御装置３０によって各電流源の電流値を制御するようにしたものである。

従って、例えばδV2がδV1より小さい場合には、δV2＝δV1になるまでレプリカ回路４０の一方の電流源１１または２１の電流値を大きくする。この電流値の制御は、実際に使用されている差動チャージポンプ回路にも図示のように行われる。レプリカ回路４０が常にUP＝DOWN状態の差動チャージポンプ回路のレプリカであることから、このフィードバック制御が定常状態になってPLL がロックしている時は、UP信号とDOWN信号がバランスがとれてロックしていることになる。レプリカ回路４０を用いて各カレントパスの電流源を制御する方法は、サイズの調整といったトランジスタの性能に依存した調整とは無関係に実現できるため、デバイスに依らない高精度の制御が可能となる。

この発明の実施の形態１の基本的な考え方を説明するための概略回路図である。実施の形態１の実施例を示す概略回路図である。実施の形態１の他の実施例を示す回路図である。図３の出力電位差検出部と電流源の制御部の詳細構成を示す回路図である。この発明の実施の形態２の構成を示す概略回路図である。実施の形態１をPLL回路に適用した場合における位相比較特性のシミュレーション結果を示す図である。従来の差動チャージポンプ回路の構成を示す概略回路図である。図７の各電流源の詳細構成を示す回路図である。従来の差動チャージポンプ回路をPLL回路に適用した場合における位相比較特性のシミュレーション結果を示す図である。

符号の説明

１第１のカレントパス、２第２のカレントパス、３差動対、４定電流源、
５ DOWN信号回路、６正ノード、７ UP信号回路、８負ノード、
１１、１２，２１，２２電流源、３０制御装置、３１トランジスタ、
４０レプリカ回路、４１コンパレータ。

Claims

一対の電流源を含む２つのカレントパスによって差動対を構成し、各カレントパスへの入力電流に応じた差電流を生成する差動チャージポンプ回路において、上記各カレントパス間の出力電位差を検出し、上記出力電位差に応じて上記差動対を構成している各カレントパスの対をなす電流源の電流値を制御する制御手段を備え、
上記電流源をトランジスタで構成し、上記トランジスタのドレイン電圧を上記出力電位差に応じて制御するようにし、
上記各カレントパスのトランジスタにそれぞれ別のトランジスタを並列接続し、一方のカレントパスの別のトランジスタのゲートに他方のカレントパスのトランジスタのドレイン電位を与え、他方のカレントパスの別のトランジスタのゲートに一方のカレントパスのトランジスタのドレイン電位を与えるようにしたことを特徴とする差動チャージポンプ用オフセットキャンセル装置。