JP2001111421A - オフセットキャンセル回路及びａ／ｄ変換器 - Google Patents
オフセットキャンセル回路及びａ／ｄ変換器Info
- Publication number
- JP2001111421A JP2001111421A JP28506199A JP28506199A JP2001111421A JP 2001111421 A JP2001111421 A JP 2001111421A JP 28506199 A JP28506199 A JP 28506199A JP 28506199 A JP28506199 A JP 28506199A JP 2001111421 A JP2001111421 A JP 2001111421A
- Authority
- JP
- Japan
- Prior art keywords
- offset
- circuit
- current
- bias
- canceling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 温度変化に伴うオフセット劣化を低減するた
めの技術を提供することにある。 【解決手段】 バイアス回路（２２１）からオフセット
キャンセル電流発生回路（２４）に供給されるバイアス
電流の温度依存特性を、オフセットキャンセル対象回路
（２１）に流れるオフセット電流の温度依存特性と同等
に設定することにより、ある温度でオフセットキャンセ
ル電流を調整すれば、温度によって相互コンダクタンス
が変動するため、オフセット電流の変動に、オフセット
キャンセル電流の変動を追従させることができ、それに
より、温度変化に伴うオフセット劣化の低減を達成す
る。
めの技術を提供することにある。 【解決手段】 バイアス回路（２２１）からオフセット
キャンセル電流発生回路（２４）に供給されるバイアス
電流の温度依存特性を、オフセットキャンセル対象回路
（２１）に流れるオフセット電流の温度依存特性と同等
に設定することにより、ある温度でオフセットキャンセ
ル電流を調整すれば、温度によって相互コンダクタンス
が変動するため、オフセット電流の変動に、オフセット
キャンセル電流の変動を追従させることができ、それに
より、温度変化に伴うオフセット劣化の低減を達成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、オフセットキャン
セル対象回路のオフセットをキャンセルするためのオフ
セットキャンセル回路に関し、例えばＡ／Ｄ変換器に適
用して有効な技術に関する。
セル対象回路のオフセットをキャンセルするためのオフ
セットキャンセル回路に関し、例えばＡ／Ｄ変換器に適
用して有効な技術に関する。
【０００２】
【従来の技術】フラッシュタイプのＡ／Ｄ変換器は、入
力信号電圧をそれぞれ重みの異なったリファレンス電圧
と並列的に比較する多数の電圧比較回路を用いる。この
電圧比較回路として、チョッパー型比較回路を用いるこ
とができる。一般的なチョッパー型電圧比較回路は、オ
ートゼロと信号入力が交互に行われる。そのようなＡ／
Ｄ変換器においては、入力されたアナログ信号を差動増
幅する差動部と、この差動部の出力信号をサンプルホー
ルドするためのサンプルホールド回路と、このサンプル
ホールド回路の出力信号とリファレンス電圧とを比較す
るための電圧比較部と、この電圧比較部の出力信号をエ
ンコードするエンコーダが設けられる。
力信号電圧をそれぞれ重みの異なったリファレンス電圧
と並列的に比較する多数の電圧比較回路を用いる。この
電圧比較回路として、チョッパー型比較回路を用いるこ
とができる。一般的なチョッパー型電圧比較回路は、オ
ートゼロと信号入力が交互に行われる。そのようなＡ／
Ｄ変換器においては、入力されたアナログ信号を差動増
幅する差動部と、この差動部の出力信号をサンプルホー
ルドするためのサンプルホールド回路と、このサンプル
ホールド回路の出力信号とリファレンス電圧とを比較す
るための電圧比較部と、この電圧比較部の出力信号をエ
ンコードするエンコーダが設けられる。
【０００３】尚、フラッシュ型Ａ／Ｄ変換器について記
載された文献の例としては、「IEEEJOURNAL OF SOLID-S
TATE CIRCUITS VOL.31,NO.11,November 1996 "A CMOS
6-b, 200 MSample/s, 3 V-Supply A/D Converter for a
PRML Read Channel LSI"や、ISSCC96, SA19.5: A 200M
HzSample/s 6b Flash ADC in 0.6μm CMOS」がある。
載された文献の例としては、「IEEEJOURNAL OF SOLID-S
TATE CIRCUITS VOL.31,NO.11,November 1996 "A CMOS
6-b, 200 MSample/s, 3 V-Supply A/D Converter for a
PRML Read Channel LSI"や、ISSCC96, SA19.5: A 200M
HzSample/s 6b Flash ADC in 0.6μm CMOS」がある。
【０００４】
【発明が解決しようとする課題】上記差動部や電圧比較
部においては、Ａ／Ｄ変換精度の向上を図るため、オフ
セットキャンセルが行われる。オフセットキャンセル
は、オフセットキャンセル対象回路の出力信号に基づい
てオフセット検出を行うためのオフセット検出回路と、
このオフセット検出回路の検出結果に基づいて、上記オ
フセットキャンセル対象回路に供給するオフセットキャ
ンセル電流を発生させるためのオフセットキャンセル電
流発生回路と、このオフセットキャンセル電流発生回路
をバイアスするためのバイアス回路とを含んで成る。
部においては、Ａ／Ｄ変換精度の向上を図るため、オフ
セットキャンセルが行われる。オフセットキャンセル
は、オフセットキャンセル対象回路の出力信号に基づい
てオフセット検出を行うためのオフセット検出回路と、
このオフセット検出回路の検出結果に基づいて、上記オ
フセットキャンセル対象回路に供給するオフセットキャ
ンセル電流を発生させるためのオフセットキャンセル電
流発生回路と、このオフセットキャンセル電流発生回路
をバイアスするためのバイアス回路とを含んで成る。
【０００５】上記バイアス回路としては、一般にしきい
値（Ｖｔｈ）キャンセル型バイアス回路や、定電流バイ
アス回路が適用される。しかしながら、そのような回路
を適用した場合について本願発明者が検討したところ、
オフセット電流の温度依存性と、キャンセル電流の温度
依存性とが異なるために、例えばある温度においてオフ
セットキャンセル対象回路のオフセットをキャンセルす
るようにオフセットキャンセル電流を供給した場合で
も、温度が変動すると、オフセット電流とオフセットキ
ャンセル電流とがずれてしまい、そのためにオフセット
キャンセルができなくなってしまうことが見いだされ
た。
値（Ｖｔｈ）キャンセル型バイアス回路や、定電流バイ
アス回路が適用される。しかしながら、そのような回路
を適用した場合について本願発明者が検討したところ、
オフセット電流の温度依存性と、キャンセル電流の温度
依存性とが異なるために、例えばある温度においてオフ
セットキャンセル対象回路のオフセットをキャンセルす
るようにオフセットキャンセル電流を供給した場合で
も、温度が変動すると、オフセット電流とオフセットキ
ャンセル電流とがずれてしまい、そのためにオフセット
キャンセルができなくなってしまうことが見いだされ
た。
【０００６】本発明の目的は、温度変化に伴うオフセッ
ト劣化を低減するための技術を提供することにある。
ト劣化を低減するための技術を提供することにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】すなわち、オフセットキャンセル対象回路
のオフセット電流をキャンセルするための電流を当該回
路に供給するためのオフセットキャンセル電流発生回路
と、上記オフセットキャンセル電流発生回路をバイアス
するためのバイアス回路とを含んでオフセットキャンセ
ル回路が構成されるとき、上記バイアス回路から上記オ
フセットキャンセル電流発生回路に供給されるバイアス
電流の温度依存特性を、オフセットキャンセル対象回路
に流れるオフセット電流の温度依存特性と同等に設定す
る。
のオフセット電流をキャンセルするための電流を当該回
路に供給するためのオフセットキャンセル電流発生回路
と、上記オフセットキャンセル電流発生回路をバイアス
するためのバイアス回路とを含んでオフセットキャンセ
ル回路が構成されるとき、上記バイアス回路から上記オ
フセットキャンセル電流発生回路に供給されるバイアス
電流の温度依存特性を、オフセットキャンセル対象回路
に流れるオフセット電流の温度依存特性と同等に設定す
る。
【００１０】上記の手段によれば、上記バイアス回路か
ら上記オフセットキャンセル電流発生回路に供給される
バイアス電流の温度依存特性を、オフセットキャンセル
対象回路に流れるオフセット電流の温度依存特性と同等
に設定することは、ある温度でオフセットキャンセル電
流を調整すれば、温度によって相互コンダクタンスが変
動するため、オフセット電流が変動に、オフセットキャ
ンセル電流の変動を追従させることができる。このこと
が、温度変化に伴うオフセット劣化の低減を達成する。
ら上記オフセットキャンセル電流発生回路に供給される
バイアス電流の温度依存特性を、オフセットキャンセル
対象回路に流れるオフセット電流の温度依存特性と同等
に設定することは、ある温度でオフセットキャンセル電
流を調整すれば、温度によって相互コンダクタンスが変
動するため、オフセット電流が変動に、オフセットキャ
ンセル電流の変動を追従させることができる。このこと
が、温度変化に伴うオフセット劣化の低減を達成する。
【００１１】このとき、上記オフセットキャンセル対象
回路に流れるオフセット電流の温度依存性が電子又は正
孔の移動度の平方根に従うとき、上記バイアス回路から
上記オフセットキャンセル電流発生回路に供給されるバ
イアス電流の温度依存性は、電子又は正孔の移動度の平
方根に従うように設定するとよい。
回路に流れるオフセット電流の温度依存性が電子又は正
孔の移動度の平方根に従うとき、上記バイアス回路から
上記オフセットキャンセル電流発生回路に供給されるバ
イアス電流の温度依存性は、電子又は正孔の移動度の平
方根に従うように設定するとよい。
【００１２】上記バイアス回路は、所定の入力電圧差が
与えられるソースカップル入力差動対と、上記ソースカ
ップル入力差動対に結合されたカレントミラー型シング
ルエンド負荷と、上記ソースカップル入力差動対に電流
を供給するための定電流源とを含んで構成することがで
きる。
与えられるソースカップル入力差動対と、上記ソースカ
ップル入力差動対に結合されたカレントミラー型シング
ルエンド負荷と、上記ソースカップル入力差動対に電流
を供給するための定電流源とを含んで構成することがで
きる。
【００１３】また、上記バイアス回路は、所定の入力電
圧差が与えられるソースカップル入力差動対と、上記ソ
ースカップル入力差動対に結合された電流源型負荷と、
上記ソースカップル入力差動対に電流を供給するための
定電流源とを含んで構成することができる。
圧差が与えられるソースカップル入力差動対と、上記ソ
ースカップル入力差動対に結合された電流源型負荷と、
上記ソースカップル入力差動対に電流を供給するための
定電流源とを含んで構成することができる。
【００１４】上記オフセットキャンセル対象回路は、ソ
ースカップル入力差動対と、上記ソースカップル入力差
動対に結合された定電流源とを含んで成り、上記論理回
路内の定電流源の温度依存性と、上記バイアス回路内の
定電流源の温度依存性とが互いに等しくなるように構成
することができる。
ースカップル入力差動対と、上記ソースカップル入力差
動対に結合された定電流源とを含んで成り、上記論理回
路内の定電流源の温度依存性と、上記バイアス回路内の
定電流源の温度依存性とが互いに等しくなるように構成
することができる。
【００１５】さらに、入力されたアナログ信号を差動増
幅する差動部と、上記差動部の出力信号をサンプルホー
ルドするためのサンプルホールド回路と、上記サンプル
ホールド回路の出力信号とリファレンス電圧とを比較す
るための電圧比較部と、上記電圧比較部の出力信号をエ
ンコードするエンコーダとを含んでＡ／Ｄ変換器が構成
されるとき、上記差動部は、入力されたアナログ信号を
差動増幅する差動回路と、上記差動回路のオフセットを
キャンセルするための第１オフセットキャンセル手段と
を含んで成り、上記第１オフセットキャンセル手段、上
記オフセットキャンセル回路を適用することができる。
幅する差動部と、上記差動部の出力信号をサンプルホー
ルドするためのサンプルホールド回路と、上記サンプル
ホールド回路の出力信号とリファレンス電圧とを比較す
るための電圧比較部と、上記電圧比較部の出力信号をエ
ンコードするエンコーダとを含んでＡ／Ｄ変換器が構成
されるとき、上記差動部は、入力されたアナログ信号を
差動増幅する差動回路と、上記差動回路のオフセットを
キャンセルするための第１オフセットキャンセル手段と
を含んで成り、上記第１オフセットキャンセル手段、上
記オフセットキャンセル回路を適用することができる。
【００１６】また、上記電圧比較部は、上記サンプルホ
ールド回路の出力信号とリファレンス電圧とを比較する
ための電圧比較回路と、上記電圧比較回路のオフセット
をキャンセルするための第２オフセットキャンセル手段
とを含んで成り、上記第２オフセットキャンセル手段と
して、上記オフセットキャンセル回路を適用すると良
い。
ールド回路の出力信号とリファレンス電圧とを比較する
ための電圧比較回路と、上記電圧比較回路のオフセット
をキャンセルするための第２オフセットキャンセル手段
とを含んで成り、上記第２オフセットキャンセル手段と
して、上記オフセットキャンセル回路を適用すると良
い。
【００１７】
【発明の実施の形態】図１には本発明に係るＡ／Ｄ変換
器が示される。同図に示されるＡ／Ｄ変換器は並列比較
型とされ、差動の入力信号ＶＩＮＰ，ＶＩＮＭに対して
Ａ／Ｄ変換を行う。入力信号ＶＩＮＰ，ＶＩＮＭは、差
動部９により差動増幅されてから、後段のトラックホー
ルド回路１に伝達され、このＡ／Ｄ変換動作サイクル毎
にトラックホールド回路１でサンプリングされる。Ａ／
Ｄ変換のためのリファレンス電圧は、リファレンス電圧
発生回路である分圧回路２で生成される。この分圧回路
２は、一対の差動入力信号に対応させて一対の抵抗分圧
回路ＲＤＩＶ１，ＲＤＩＶ２を有する。抵抗分圧回路Ｒ
ＤＩＶ１，ＲＤＩＶ２は例えばポリシリコン抵抗によっ
て構成され、等間隔で複数個のコンタクト部が形成さ
れ、それぞれのコンタクト部が分圧出力ノードを構成す
る。抵抗分圧回路ＲＤＩＶ１，ＲＤＩＶ２の分圧電源
は、基準電圧ＶＲＴ，ＶＲＢとされる。一対の抵抗分圧
回路ＲＤＩＶ１，ＲＤＩＶ２は基準電圧ＶＲＴ，ＶＲＢ
の間を例えば一定刻みで抵抗分圧して複数のリファレン
ス電圧を生成する。Ａ／Ｄ変換動作期間において、抵抗
分圧回路ＲＤＩＶ１，ＲＤＩＶ２にはオン状態のスイッ
チＳＷ１を介して基準電圧ＶＲＴ，ＶＲＢが供給され
る。このとき、抵抗分圧回路ＲＤＩＶ１とＲＤＩＶ２に
それぞれ印加される電圧の向きは逆である。また、抵抗
分圧回路ＲＤＩＶ１とＲＤＩＶ２は相互に同じ構成であ
る。したがって、Ａ／Ｄ変換動作期間において、抵抗分
圧回路ＲＤＩＶ１，ＲＤＩＶ２は、図１の上の分圧ノー
ドから順番に、差動入力信号の反転、非反転の各極性の
リファレンス電圧を順番に生成していく。
器が示される。同図に示されるＡ／Ｄ変換器は並列比較
型とされ、差動の入力信号ＶＩＮＰ，ＶＩＮＭに対して
Ａ／Ｄ変換を行う。入力信号ＶＩＮＰ，ＶＩＮＭは、差
動部９により差動増幅されてから、後段のトラックホー
ルド回路１に伝達され、このＡ／Ｄ変換動作サイクル毎
にトラックホールド回路１でサンプリングされる。Ａ／
Ｄ変換のためのリファレンス電圧は、リファレンス電圧
発生回路である分圧回路２で生成される。この分圧回路
２は、一対の差動入力信号に対応させて一対の抵抗分圧
回路ＲＤＩＶ１，ＲＤＩＶ２を有する。抵抗分圧回路Ｒ
ＤＩＶ１，ＲＤＩＶ２は例えばポリシリコン抵抗によっ
て構成され、等間隔で複数個のコンタクト部が形成さ
れ、それぞれのコンタクト部が分圧出力ノードを構成す
る。抵抗分圧回路ＲＤＩＶ１，ＲＤＩＶ２の分圧電源
は、基準電圧ＶＲＴ，ＶＲＢとされる。一対の抵抗分圧
回路ＲＤＩＶ１，ＲＤＩＶ２は基準電圧ＶＲＴ，ＶＲＢ
の間を例えば一定刻みで抵抗分圧して複数のリファレン
ス電圧を生成する。Ａ／Ｄ変換動作期間において、抵抗
分圧回路ＲＤＩＶ１，ＲＤＩＶ２にはオン状態のスイッ
チＳＷ１を介して基準電圧ＶＲＴ，ＶＲＢが供給され
る。このとき、抵抗分圧回路ＲＤＩＶ１とＲＤＩＶ２に
それぞれ印加される電圧の向きは逆である。また、抵抗
分圧回路ＲＤＩＶ１とＲＤＩＶ２は相互に同じ構成であ
る。したがって、Ａ／Ｄ変換動作期間において、抵抗分
圧回路ＲＤＩＶ１，ＲＤＩＶ２は、図１の上の分圧ノー
ドから順番に、差動入力信号の反転、非反転の各極性の
リファレンス電圧を順番に生成していく。
【００１８】個々のリファレンス電圧ｖｒｐ，ｖｒｍ
と、サンプリングされた信号電圧ｉｎｐ，ｉｎｍとは、
ｎ個の電圧比較部２５−１〜２５−ｎで個別的に比較さ
れる。電圧比較部２５−１〜２５−ｎは、前記信号電圧
から差動の前記リファレンス電圧を減算して差動信号生
成し、その差動信号の極性を出力する。この差動信号の
極性はエンコーダに伝達されてエンコードされる。この
エンコーダ６の出力信号がＡ／Ｄ変換出力とされる。こ
こで、上記電圧比較回路４の出力が示す極性は、ｉｎｐ
−ｉｎｍ−（ｖｒｐ−ｖｒｍ）の電圧の極性になってい
る。
と、サンプリングされた信号電圧ｉｎｐ，ｉｎｍとは、
ｎ個の電圧比較部２５−１〜２５−ｎで個別的に比較さ
れる。電圧比較部２５−１〜２５−ｎは、前記信号電圧
から差動の前記リファレンス電圧を減算して差動信号生
成し、その差動信号の極性を出力する。この差動信号の
極性はエンコーダに伝達されてエンコードされる。この
エンコーダ６の出力信号がＡ／Ｄ変換出力とされる。こ
こで、上記電圧比較回路４の出力が示す極性は、ｉｎｐ
−ｉｎｍ−（ｖｒｐ−ｖｒｍ）の電圧の極性になってい
る。
【００１９】制御回路８はクロック信号ＣＬＫを分周し
て、Ａ／Ｄ変換器の各部のタイミング信号若しくは制御
信号を生成する。ＯＦＣはオフセットキャンセル動作の
指示信号である。オフセット検出期間では、スイッチＳ
Ｗ２がオン状態（スイッチＳＷ１はオフ状態）にされ
る。したがって、抵抗分圧回路ＲＤＩＶ１の電源ノード
Ｎ１，Ｎ２には信号電圧ｉｎｐが供給され、抵抗分圧回
路ＲＤＩＶ２の電源ノードＮ３，Ｎ４には信号電圧ｉｎ
ｍが供給される。オフセット検出期間では、外部から供
給される入力信号ＶＩＮＰ，ＶＩＮＭは同一信号とされ
る。したがって、信号電圧ｉｎｐ，ｉｎｍが同一であれ
ば、リファレンス電圧ｖｒｐ，ｖｒｍ、信号電圧ｉｎ
ｐ，ｉｎｍはそれぞれ同一電圧にされる。その結果、電
圧比較回路４は、自分自身が持つオフセットの極性を出
力することになる。オフセットキャンセル回路５は、そ
の極性を入力し、オフセット検出期間内で、電圧比較回
路４のオフセットをキャンセルするようにオフセットキ
ャンセル信号５ＯＦＣを確定させる。
て、Ａ／Ｄ変換器の各部のタイミング信号若しくは制御
信号を生成する。ＯＦＣはオフセットキャンセル動作の
指示信号である。オフセット検出期間では、スイッチＳ
Ｗ２がオン状態（スイッチＳＷ１はオフ状態）にされ
る。したがって、抵抗分圧回路ＲＤＩＶ１の電源ノード
Ｎ１，Ｎ２には信号電圧ｉｎｐが供給され、抵抗分圧回
路ＲＤＩＶ２の電源ノードＮ３，Ｎ４には信号電圧ｉｎ
ｍが供給される。オフセット検出期間では、外部から供
給される入力信号ＶＩＮＰ，ＶＩＮＭは同一信号とされ
る。したがって、信号電圧ｉｎｐ，ｉｎｍが同一であれ
ば、リファレンス電圧ｖｒｐ，ｖｒｍ、信号電圧ｉｎ
ｐ，ｉｎｍはそれぞれ同一電圧にされる。その結果、電
圧比較回路４は、自分自身が持つオフセットの極性を出
力することになる。オフセットキャンセル回路５は、そ
の極性を入力し、オフセット検出期間内で、電圧比較回
路４のオフセットをキャンセルするようにオフセットキ
ャンセル信号５ＯＦＣを確定させる。
【００２０】図２には上記差動部９の構成例が示され
る。
る。
【００２１】特に制限されないが、差動部９は、差動の
入力信号ＶＩＮＰ，ＶＩＮＭを差動増幅する差動回路２
１と、この差動回路２１の出力信号に基づいて差動回路
２１のオフセット検出を行うオフセット検出回路２３
と、上記オフセット検出回路２３の検出結果に基づいて
差動部９のオフセットをキャンセルするためのオフセッ
トキャンセル電流を上記差動回路２１に供給するオフセ
ットキャンセル電流発生回路２４、このオフセットキャ
ンセル電流発生回路２４のバイアス電流を供給するため
のバイアス部２２を含んで成る。
入力信号ＶＩＮＰ，ＶＩＮＭを差動増幅する差動回路２
１と、この差動回路２１の出力信号に基づいて差動回路
２１のオフセット検出を行うオフセット検出回路２３
と、上記オフセット検出回路２３の検出結果に基づいて
差動部９のオフセットをキャンセルするためのオフセッ
トキャンセル電流を上記差動回路２１に供給するオフセ
ットキャンセル電流発生回路２４、このオフセットキャ
ンセル電流発生回路２４のバイアス電流を供給するため
のバイアス部２２を含んで成る。
【００２２】上記差動回路２１は、次のように構成され
る。
る。
【００２３】ｎチャンネル型ＭＯＳトランジスタＱ５５
のソース電極と、ｎチャンネル型ＭＯＳトランジスタＱ
５６のソース電極とが、定電流源２１３を介してグラン
ドＧＮＤに結合される。このような意味で上記ｎチャン
ネル型ＭＯＳトランジスタＱ５５とｎチャンネル型ＭＯ
ＳトランジスタＱ５６との結合回路をソースカップル入
力差動対と称する。ｎチャンネル型ＭＯＳトランジスタ
Ｑ５５のドレイン電極は負荷２１１を介して高電位側電
源Ｖｄｄに結合される。同様にｎチャンネル型ＭＯＳト
ランジスタＱ５６のドレイン電極は負荷２１２を介して
高電位側電源Ｖｄｄに結合される。ｎチャンネル型ＭＯ
ＳトランジスタＱ５５のゲート電極及びｎチャンネル型
ＭＯＳトランジスタＱ５６のゲート電極には、図１に示
される差動の入力信号ＶＩＮＰ，ＶＩＮＭが供給され
る。ｎチャンネル型ＭＯＳトランジスタＱ５５，Ｑ５６
のドレイン電極電圧が、オフセット検出のために、オフ
セット検出回路２３に伝達される。また、ｎチャンネル
型ＭＯＳトランジスタＱ５３とｎチャンネル型ＭＯＳト
ランジスタＱ５４が結合されることでカレントミラー回
路が構成され、このカレントミラー回路を介することに
より、上記オフセットキャンセル電流発生回路２４から
の電流Ｉｃｐが負荷２１１に供給される。また、ｎチャ
ンネル型ＭＯＳトランジスタＱ５７とｎチャンネル型Ｍ
ＯＳトランジスタＱ５８が結合されることでカレントミ
ラー回路が構成され、このカレントミラー回路を介する
ことにより、上記オフセットキャンセル電流発生回路２
４からの電流Ｉｃｍの成分が負荷２１１にも流れる。
のソース電極と、ｎチャンネル型ＭＯＳトランジスタＱ
５６のソース電極とが、定電流源２１３を介してグラン
ドＧＮＤに結合される。このような意味で上記ｎチャン
ネル型ＭＯＳトランジスタＱ５５とｎチャンネル型ＭＯ
ＳトランジスタＱ５６との結合回路をソースカップル入
力差動対と称する。ｎチャンネル型ＭＯＳトランジスタ
Ｑ５５のドレイン電極は負荷２１１を介して高電位側電
源Ｖｄｄに結合される。同様にｎチャンネル型ＭＯＳト
ランジスタＱ５６のドレイン電極は負荷２１２を介して
高電位側電源Ｖｄｄに結合される。ｎチャンネル型ＭＯ
ＳトランジスタＱ５５のゲート電極及びｎチャンネル型
ＭＯＳトランジスタＱ５６のゲート電極には、図１に示
される差動の入力信号ＶＩＮＰ，ＶＩＮＭが供給され
る。ｎチャンネル型ＭＯＳトランジスタＱ５５，Ｑ５６
のドレイン電極電圧が、オフセット検出のために、オフ
セット検出回路２３に伝達される。また、ｎチャンネル
型ＭＯＳトランジスタＱ５３とｎチャンネル型ＭＯＳト
ランジスタＱ５４が結合されることでカレントミラー回
路が構成され、このカレントミラー回路を介することに
より、上記オフセットキャンセル電流発生回路２４から
の電流Ｉｃｐが負荷２１１に供給される。また、ｎチャ
ンネル型ＭＯＳトランジスタＱ５７とｎチャンネル型Ｍ
ＯＳトランジスタＱ５８が結合されることでカレントミ
ラー回路が構成され、このカレントミラー回路を介する
ことにより、上記オフセットキャンセル電流発生回路２
４からの電流Ｉｃｍの成分が負荷２１１にも流れる。
【００２４】上記オフセットキャンセル電流発生回路２
４は、ｎ個のｐチャンネル型ＭＯＳトランジスタＱ６１
−１〜Ｑ６１−ｎと、このｎ個のｐチャンネル型ＭＯＳ
トランジスタＱ６１−１〜Ｑ６１−ｎに対応して設けら
れたｎ個のスイッチＳＷ１−１〜ＳＷ１−ｎと、ｎ個の
ｐチャンネル型ＭＯＳトランジスタＱ６２−１〜Ｑ６２
−ｎと、このｎ個のｐチャンネル型ＭＯＳトランジスタ
Ｑ６２〜Ｑ６２ｎに対応して設けられたｎ個のスイッチ
ＳＷ２−１〜ＳＷ２−ｎとを含んで成る。そして、上記
ｐチャンネル型ＭＯＳトランジスタＱ６１〜Ｑ６１ｎ、
Ｑ６２−１〜Ｑ６２−ｎは、それぞれ上記バイアス部２
２に含まれるｐチャンネル型ＭＯＳトランジスタＱ６０
にカレントミラー結合され、１個のＭＯＳトランジスタ
当たりバイアス電流ＩＢが流れるようになっている。上
記オフセット検出回路２３の出力信号に基づいて上記ス
イッチＳＷ１−１〜ＳＷ１−ｎ、及びＳＷ２−１〜ＳＷ
２−ｎのオン／オフ動作が制御されるようになってい
る。つまり、オフセット検出回路２３からの出力信号に
よって上記スイッチＳＷ１−１〜ＳＷ１−ｎ及びＳＷ２
−１〜ＳＷ２−ｎが制御されることにより、オフセット
キャンセル電流が制御されて、差動回路２１でのオフセ
ットがキャンセルされるようになっている。
４は、ｎ個のｐチャンネル型ＭＯＳトランジスタＱ６１
−１〜Ｑ６１−ｎと、このｎ個のｐチャンネル型ＭＯＳ
トランジスタＱ６１−１〜Ｑ６１−ｎに対応して設けら
れたｎ個のスイッチＳＷ１−１〜ＳＷ１−ｎと、ｎ個の
ｐチャンネル型ＭＯＳトランジスタＱ６２−１〜Ｑ６２
−ｎと、このｎ個のｐチャンネル型ＭＯＳトランジスタ
Ｑ６２〜Ｑ６２ｎに対応して設けられたｎ個のスイッチ
ＳＷ２−１〜ＳＷ２−ｎとを含んで成る。そして、上記
ｐチャンネル型ＭＯＳトランジスタＱ６１〜Ｑ６１ｎ、
Ｑ６２−１〜Ｑ６２−ｎは、それぞれ上記バイアス部２
２に含まれるｐチャンネル型ＭＯＳトランジスタＱ６０
にカレントミラー結合され、１個のＭＯＳトランジスタ
当たりバイアス電流ＩＢが流れるようになっている。上
記オフセット検出回路２３の出力信号に基づいて上記ス
イッチＳＷ１−１〜ＳＷ１−ｎ、及びＳＷ２−１〜ＳＷ
２−ｎのオン／オフ動作が制御されるようになってい
る。つまり、オフセット検出回路２３からの出力信号に
よって上記スイッチＳＷ１−１〜ＳＷ１−ｎ及びＳＷ２
−１〜ＳＷ２−ｎが制御されることにより、オフセット
キャンセル電流が制御されて、差動回路２１でのオフセ
ットがキャンセルされるようになっている。
【００２５】上記バイアス部２２は、ｐチャンネル型Ｍ
ＯＳトランジスタＱ６０と、それにバイアス電流ＩＢを
供給するためのバイアス回路２２１とを含んで成る。
ＯＳトランジスタＱ６０と、それにバイアス電流ＩＢを
供給するためのバイアス回路２２１とを含んで成る。
【００２６】次に、電圧比較部２５−１〜２５−ｎの構
成を説明する。
成を説明する。
【００２７】電圧比較部２５−１〜２５−ｎは、互いに
同一構成とされるため、以下の説明では、電圧比較部２
５−ｎについて詳細に説明する。
同一構成とされるため、以下の説明では、電圧比較部２
５−ｎについて詳細に説明する。
【００２８】電圧比較部２５−ｎは、電圧比較回路４、
オフセット検出回路５、オフセットキャンセル電流発生
回路１０、及びバイアス部３５を含んで成る。
オフセット検出回路５、オフセットキャンセル電流発生
回路１０、及びバイアス部３５を含んで成る。
【００２９】オフセット検出回路５は、電圧比較回路４
の出力から、その電圧比較回路４のオフセットを検出
し、それに応じたオフセットキャンセル信号をオフセッ
トキャンセル電流発生回路１０に与える。オフセットキ
ャンセル電流発生回路１０は、上記オフセット検出回路
５の出力信号に基づいて、電圧比較回路４にオフセット
キャンセル電流を供給することにより、電圧比較回路４
でのオフセットをキャンセルする。バイアス部３５は、
上記オフセットキャンセル電流発生回路１０に所定のバ
イアス電流ＩＢを供給する。
の出力から、その電圧比較回路４のオフセットを検出
し、それに応じたオフセットキャンセル信号をオフセッ
トキャンセル電流発生回路１０に与える。オフセットキ
ャンセル電流発生回路１０は、上記オフセット検出回路
５の出力信号に基づいて、電圧比較回路４にオフセット
キャンセル電流を供給することにより、電圧比較回路４
でのオフセットをキャンセルする。バイアス部３５は、
上記オフセットキャンセル電流発生回路１０に所定のバ
イアス電流ＩＢを供給する。
【００３０】オフセット検出回路５によるオフセットの
検出は、例えばリセットが指示されたとき、Ａ／Ｄ変換
動作に先立って一定期間で行われる。
検出は、例えばリセットが指示されたとき、Ａ／Ｄ変換
動作に先立って一定期間で行われる。
【００３１】上記電圧比較回路４は次のように構成され
る。
る。
【００３２】ｎチャンネル型ＭＯＳトランジスタＱ２３
のソース電極と、ｎチャンネル型ＭＯＳトランジスタＱ
２４のソース電極とが、定電流源３１１を介してグラン
ドＧＮＤに結合される。ｎチャンネル型ＭＯＳトランジ
スタＱ２３，Ｑ２４のドレイン電極は、それぞれ定電流
源３１２，３１３を介して高電位側電源Ｖｄｄに結合さ
れる。また、ｎチャンネル型ＭＯＳトランジスタＱ２
３，Ｑ２４のドレイン電極は、後段のｎチャンネル型Ｍ
ＯＳトランジスタＱ３０，Ｑ３１のソース電極に結合さ
れる。ｎチャンネル型ＭＯＳトランジスタＱ３０，Ｑ３
１のゲート電極には所定のレベルのゲート電圧ＶＧ１が
供給される。ｎチャンネル型ＭＯＳトランジスタＱ２
５，Ｑ２６が結合されることによりカレントミラー回路
が構成され、オフセットキャンセル電流発生回路１０か
らのオフセットキャンセル電流に等しい電流がｎチャン
ネル型ＭＯＳトランジスタＱ３０に流れる。また、ｎチ
ャンネル型ＭＯＳトランジスタＱ３２，Ｑ３３とが結合
されることによりカレントミラー回路が構成され、オフ
セットキャンセル電流発生回路１０からのオフセットキ
ャンセル電流に等しい電流がｎチャンネル型ＭＯＳトラ
ンジスタＱ３１に流れる。そして、ｎチャンネル型ＭＯ
ＳトランジスタＱ３０，Ｑ３１のドレイン電極は、負荷
としてのｐチャンネル型ＭＯＳトランジスタＱ２７，Ｑ
２８を介して高電位側電源Ｖｄｄに結合される。また、
ｎチャンネル型ＭＯＳトランジスタＱ３０，Ｑ３１のド
レイン電極には、制御信号φｎ３によって制御されるｐ
チャンネル型ＭＯＳトランジスタＱ２９が設けられてい
る。ｎチャンネル型ＭＯＳトランジスタＱ３０，Ｑ３１
のドレイン電極からの出力信号ｏｕｔｍ，ｏｕｔｐは、
後段に配置されたラッチ回路３１４を介してエンコーダ
６へ伝達されるとともに、オフセット検出のためオフセ
ット検出回路５に伝達される。
のソース電極と、ｎチャンネル型ＭＯＳトランジスタＱ
２４のソース電極とが、定電流源３１１を介してグラン
ドＧＮＤに結合される。ｎチャンネル型ＭＯＳトランジ
スタＱ２３，Ｑ２４のドレイン電極は、それぞれ定電流
源３１２，３１３を介して高電位側電源Ｖｄｄに結合さ
れる。また、ｎチャンネル型ＭＯＳトランジスタＱ２
３，Ｑ２４のドレイン電極は、後段のｎチャンネル型Ｍ
ＯＳトランジスタＱ３０，Ｑ３１のソース電極に結合さ
れる。ｎチャンネル型ＭＯＳトランジスタＱ３０，Ｑ３
１のゲート電極には所定のレベルのゲート電圧ＶＧ１が
供給される。ｎチャンネル型ＭＯＳトランジスタＱ２
５，Ｑ２６が結合されることによりカレントミラー回路
が構成され、オフセットキャンセル電流発生回路１０か
らのオフセットキャンセル電流に等しい電流がｎチャン
ネル型ＭＯＳトランジスタＱ３０に流れる。また、ｎチ
ャンネル型ＭＯＳトランジスタＱ３２，Ｑ３３とが結合
されることによりカレントミラー回路が構成され、オフ
セットキャンセル電流発生回路１０からのオフセットキ
ャンセル電流に等しい電流がｎチャンネル型ＭＯＳトラ
ンジスタＱ３１に流れる。そして、ｎチャンネル型ＭＯ
ＳトランジスタＱ３０，Ｑ３１のドレイン電極は、負荷
としてのｐチャンネル型ＭＯＳトランジスタＱ２７，Ｑ
２８を介して高電位側電源Ｖｄｄに結合される。また、
ｎチャンネル型ＭＯＳトランジスタＱ３０，Ｑ３１のド
レイン電極には、制御信号φｎ３によって制御されるｐ
チャンネル型ＭＯＳトランジスタＱ２９が設けられてい
る。ｎチャンネル型ＭＯＳトランジスタＱ３０，Ｑ３１
のドレイン電極からの出力信号ｏｕｔｍ，ｏｕｔｐは、
後段に配置されたラッチ回路３１４を介してエンコーダ
６へ伝達されるとともに、オフセット検出のためオフセ
ット検出回路５に伝達される。
【００３３】オフセット検出回路５は、特に制限されな
いが、上記ラッチ回路３１４を介して入力された信号に
基づいてオフセットをキャンセルするための信号を発生
する信号発生回路３３２と、この信号発生回路３３２の
後段に配置されたアップダウンカウンタ３３１とを含ん
で成る。Ｃｏｕｔは電圧比較回路４からの出力信号、φ
０３はオフセットキャンセルのための基準レベル、φ０
２はアップダウンカウンタ３３１のリセット信号とされ
る。アンプダウンカウンタ３３１は、上記信号発生回路
３３２からアップ信号が与えられた場合にアップカウン
トし、それとは逆にダウン信号が与えられた場合にダウ
ンカウントする。このアップダウンカウンタ３３１の出
力信号（Ｄ０〜Ｄ４）は、後段のオフセットキャンセル
電流発生回路１０に供給される。
いが、上記ラッチ回路３１４を介して入力された信号に
基づいてオフセットをキャンセルするための信号を発生
する信号発生回路３３２と、この信号発生回路３３２の
後段に配置されたアップダウンカウンタ３３１とを含ん
で成る。Ｃｏｕｔは電圧比較回路４からの出力信号、φ
０３はオフセットキャンセルのための基準レベル、φ０
２はアップダウンカウンタ３３１のリセット信号とされ
る。アンプダウンカウンタ３３１は、上記信号発生回路
３３２からアップ信号が与えられた場合にアップカウン
トし、それとは逆にダウン信号が与えられた場合にダウ
ンカウントする。このアップダウンカウンタ３３１の出
力信号（Ｄ０〜Ｄ４）は、後段のオフセットキャンセル
電流発生回路１０に供給される。
【００３４】オフセットキャンセル電流発生回路１０
は、上記アップダウンカウンタ３３１の出力信号Ｄ０〜
Ｄ３それぞれの反転信号と、出力信号Ｄ４とのアンド論
理を得るアンドゲートＧ１〜Ｇ４と、上記アップダウン
カウンタ３３１の出力信号Ｄ０〜Ｄ３と出力信号Ｄ４の
反転信号とのアンド論理を得るアンドゲートＧ５〜Ｇ８
を含んで成る。そして、電流Ｄ／Ａ変換器を形成するた
めのｐチャンネル型ＭＯＳトランジスタＱ４１〜Ｑ５０
が設けられる。アップダウンカウンタ３３１の出力信号
に応じてｐチャンネル型ＭＯＳトランジスタＱ４２〜Ｑ
４５、及びＱ４７〜Ｑ５０が選択され、それによって決
定される電流が、オフセットキャンセル電流として電圧
比較回路４に供給される。ｐチャンネル型ＭＯＳトラン
ジスタＱ４１，Ｑ４７のソース電極は高電位側電源Ｖｄ
ｄに結合され、その他のｐチャンネル型ＭＯＳトランジ
スタＱ４２〜Ｑ４５，Ｑ４７〜Ｑ５０のソース電極は、
対応する上記アンドゲートＧ１〜Ｇ８の出力端子に結合
される。ｐチャンネル型ＭＯＳトランジスタＱ４１〜Ｑ
４５のドレイン電極は、電圧比較回路４内のｎチャンネ
ル型ＭＯＳトランジスタＱ２５，Ｑ２６に結合される。
また、ｐチャンネル型ＭＯＳトランジスタＱ４６〜Ｑ５
０のドレイン電極は、電圧比較回路４内のｎチャンネル
型ＭＯＳトランジスタＱ３２，Ｑ３３に結合される。そ
して、ｐチャンネル型ＭＯＳトランジスタＱ４６〜Ｑ５
０のゲート電極は、バイアス部３５におけるｎチャンネ
ル型ＭＯＳトランジスタＱ５１のｐチャンネル型ＭＯＳ
トランジスタＱ５１のドレイン電極及びゲート電極に結
合される。このｐチャンネル型ＭＯＳトランジスタＱ５
１と、ｐチャンネル型ＭＯＳトランジスタＱ４１〜Ｑ５
０とはカレントミラーを構成する。
は、上記アップダウンカウンタ３３１の出力信号Ｄ０〜
Ｄ３それぞれの反転信号と、出力信号Ｄ４とのアンド論
理を得るアンドゲートＧ１〜Ｇ４と、上記アップダウン
カウンタ３３１の出力信号Ｄ０〜Ｄ３と出力信号Ｄ４の
反転信号とのアンド論理を得るアンドゲートＧ５〜Ｇ８
を含んで成る。そして、電流Ｄ／Ａ変換器を形成するた
めのｐチャンネル型ＭＯＳトランジスタＱ４１〜Ｑ５０
が設けられる。アップダウンカウンタ３３１の出力信号
に応じてｐチャンネル型ＭＯＳトランジスタＱ４２〜Ｑ
４５、及びＱ４７〜Ｑ５０が選択され、それによって決
定される電流が、オフセットキャンセル電流として電圧
比較回路４に供給される。ｐチャンネル型ＭＯＳトラン
ジスタＱ４１，Ｑ４７のソース電極は高電位側電源Ｖｄ
ｄに結合され、その他のｐチャンネル型ＭＯＳトランジ
スタＱ４２〜Ｑ４５，Ｑ４７〜Ｑ５０のソース電極は、
対応する上記アンドゲートＧ１〜Ｇ８の出力端子に結合
される。ｐチャンネル型ＭＯＳトランジスタＱ４１〜Ｑ
４５のドレイン電極は、電圧比較回路４内のｎチャンネ
ル型ＭＯＳトランジスタＱ２５，Ｑ２６に結合される。
また、ｐチャンネル型ＭＯＳトランジスタＱ４６〜Ｑ５
０のドレイン電極は、電圧比較回路４内のｎチャンネル
型ＭＯＳトランジスタＱ３２，Ｑ３３に結合される。そ
して、ｐチャンネル型ＭＯＳトランジスタＱ４６〜Ｑ５
０のゲート電極は、バイアス部３５におけるｎチャンネ
ル型ＭＯＳトランジスタＱ５１のｐチャンネル型ＭＯＳ
トランジスタＱ５１のドレイン電極及びゲート電極に結
合される。このｐチャンネル型ＭＯＳトランジスタＱ５
１と、ｐチャンネル型ＭＯＳトランジスタＱ４１〜Ｑ５
０とはカレントミラーを構成する。
【００３５】図４には、上記バイアス回路２２１，３５
１の構成例が示される。
１の構成例が示される。
【００３６】ｎチャンネル型ＭＯＳトランジスタＱ１４
のソース電極と、ｎチャンネル型ＭＯＳトランジスタＱ
１５のソース電極とが、定電流源４１を介してグランド
ＧＮＤに結合されることにより、ソースカップル入力差
動対が形成される。ｎチャンネル型ＭＯＳトランジスタ
Ｑ１４のドレイン電極と、ｎチャンネル型ＭＯＳトラン
ジスタＱ１５のドレイン電極とは、ｐチャンネル型ＭＯ
ＳトランジスタＱ１６，Ｑ１７がカレントミラー結合さ
れて成るカレントミラー型シングルエンド負荷を介して
高電位側電源Ｖｄｄに結合される。ｎチャンネル型ＭＯ
ＳトランジスタＱ１５のドレイン電極から出力端子が引
き出され、そこに上記ｐチャンネル型ＭＯＳトランジス
タＱ６０のドレイン電極が結合される。ｎチャンネル型
ＭＯＳトランジスタＱ１４のゲート電極と、ｎチャンネ
ル型ＭＯＳトランジスタＱ１５のゲート電極との間には
バイアス電圧ＶＢが与えられる。
のソース電極と、ｎチャンネル型ＭＯＳトランジスタＱ
１５のソース電極とが、定電流源４１を介してグランド
ＧＮＤに結合されることにより、ソースカップル入力差
動対が形成される。ｎチャンネル型ＭＯＳトランジスタ
Ｑ１４のドレイン電極と、ｎチャンネル型ＭＯＳトラン
ジスタＱ１５のドレイン電極とは、ｐチャンネル型ＭＯ
ＳトランジスタＱ１６，Ｑ１７がカレントミラー結合さ
れて成るカレントミラー型シングルエンド負荷を介して
高電位側電源Ｖｄｄに結合される。ｎチャンネル型ＭＯ
ＳトランジスタＱ１５のドレイン電極から出力端子が引
き出され、そこに上記ｐチャンネル型ＭＯＳトランジス
タＱ６０のドレイン電極が結合される。ｎチャンネル型
ＭＯＳトランジスタＱ１４のゲート電極と、ｎチャンネ
ル型ＭＯＳトランジスタＱ１５のゲート電極との間には
バイアス電圧ＶＢが与えられる。
【００３７】ここで、図４に示されるバイアス回路の比
較対照とされる回路について、図７及び図８を参照しな
がら説明する。
較対照とされる回路について、図７及び図８を参照しな
がら説明する。
【００３８】図７に示されるバイアス回路７０は、しき
い値（Ｖｔｈ）キャンセル型バイアス回路と称されるも
ので、ｐチャンネル型ＭＯＳトランジスタＱ１と、ｎチ
ャンネル型ＭＯＳトランジスタＱ３とが直列接続され、
ｐチャンネル型ＭＯＳトランジスタＱ２と、ｎチャンネ
ル型ＭＯＳトランジスタＱ４，Ｑ５とが直列接続され
る。ｐチャンネル型ＭＯＳトランジスタＱ１に、ｐチャ
ンネル型ＭＯＳトランジスタＱ２がカレントミラー結合
され、ｎチャンネル型ＭＯＳトランジスタＱ４に、ｎチ
ャンネル型ＭＯＳトランジスタＱ８がカレントミラー結
合される。
い値（Ｖｔｈ）キャンセル型バイアス回路と称されるも
ので、ｐチャンネル型ＭＯＳトランジスタＱ１と、ｎチ
ャンネル型ＭＯＳトランジスタＱ３とが直列接続され、
ｐチャンネル型ＭＯＳトランジスタＱ２と、ｎチャンネ
ル型ＭＯＳトランジスタＱ４，Ｑ５とが直列接続され
る。ｐチャンネル型ＭＯＳトランジスタＱ１に、ｐチャ
ンネル型ＭＯＳトランジスタＱ２がカレントミラー結合
され、ｎチャンネル型ＭＯＳトランジスタＱ４に、ｎチ
ャンネル型ＭＯＳトランジスタＱ８がカレントミラー結
合される。
【００３９】このバイアス回路の出力電流ＩＢは、次式
で示される。
で示される。
【００４０】
【数１】ＩＢ＝（μ・Ｃｏｘ／２）・（Ｗ／Ｌ）ＶＢ２
【００４１】ここで、μは電子又は正孔の移動度、Ｃｏ
ｘはゲート酸化膜単位容量、Ｗはチャネル幅、Ｌはチャ
ネル長、ＶＢバイアス電圧である。
ｘはゲート酸化膜単位容量、Ｗはチャネル幅、Ｌはチャ
ネル長、ＶＢバイアス電圧である。
【００４２】バイアス電圧を一定とすると、バイアス電
流ＩＢの温度依存性は、電子又は正孔の移動度μの温度
依存に従う。
流ＩＢの温度依存性は、電子又は正孔の移動度μの温度
依存に従う。
【００４３】また、図８に示されるバイアス回路８０
は、定電流型と称されるもので、演算増幅器８１と、こ
の演算増幅器８０の出力信号によって制御されるｎチャ
ンネル型ＭＯＳトランジスタＱ１０と、このｎチャンネ
ル型ＭＯＳトランジスタＱ１０に直列接続された抵抗Ｒ
とを含んで成る。上記ｎチャンネル型ＭＯＳトランジス
タＱ１０のソース電極から演算増幅器８１の反転入力端
子にフィードバックされる。演算増幅器８１の非反転入
力端子とグランド間にバイアス電圧ＶＢが供給される。
は、定電流型と称されるもので、演算増幅器８１と、こ
の演算増幅器８０の出力信号によって制御されるｎチャ
ンネル型ＭＯＳトランジスタＱ１０と、このｎチャンネ
ル型ＭＯＳトランジスタＱ１０に直列接続された抵抗Ｒ
とを含んで成る。上記ｎチャンネル型ＭＯＳトランジス
タＱ１０のソース電極から演算増幅器８１の反転入力端
子にフィードバックされる。演算増幅器８１の非反転入
力端子とグランド間にバイアス電圧ＶＢが供給される。
【００４４】この場合、出力バイアス電流ＩＢは、次式
により示される。
により示される。
【００４５】
【数２】ＩＢ＝ＶＢ／Ｒ
【００４６】ここで、ＶＢはバイアス電圧、Ｒは外付け
抵抗である。数２から明らかなように、バイアス電圧Ｖ
Ｂを一定とすると、出力バイアス電流ＩＢは温度に依存
しない。
抵抗である。数２から明らかなように、バイアス電圧Ｖ
Ｂを一定とすると、出力バイアス電流ＩＢは温度に依存
しない。
【００４７】図７や図８に示される回路を、図２におけ
るバイアス回路２２１や３５１に適用すると、以下に述
べるような不都合を生ずる。
るバイアス回路２２１や３５１に適用すると、以下に述
べるような不都合を生ずる。
【００４８】入力側で発生するオフセット電圧Ｖｏｆｆ
に対して負荷に流れるオフセット電流Ｉｏｆｆは、次式
によって示される。
に対して負荷に流れるオフセット電流Ｉｏｆｆは、次式
によって示される。
【００４９】
【数３】
【００５０】オフセット電圧Ｖｏｆｆが一定の場合、オ
フセット電流Ｉｏｆｆの温度依存性は、電子又は正孔の
移動度μの温度依存性の平方根に従う。
フセット電流Ｉｏｆｆの温度依存性は、電子又は正孔の
移動度μの温度依存性の平方根に従う。
【００５１】オフセットキャンセル用電流発生のための
バイアス回路として、図７及び図８の何れを用いたとし
ても、オフセット電流Ｉｏｆｆの温度依存性とオフセッ
トキャンセル電流温度依存性は互いに異なってしまうか
ら、ある温度においてオフセットがキャンセルされるよ
うにオフセットキャンセル電流Ｉｃｐ又はＩｃｍを設定
しても、その後の温度変化により、オフセット電流とオ
フセットキャンセル電流とがずれてしまい、オフセット
キャンセルができなくなる。
バイアス回路として、図７及び図８の何れを用いたとし
ても、オフセット電流Ｉｏｆｆの温度依存性とオフセッ
トキャンセル電流温度依存性は互いに異なってしまうか
ら、ある温度においてオフセットがキャンセルされるよ
うにオフセットキャンセル電流Ｉｃｐ又はＩｃｍを設定
しても、その後の温度変化により、オフセット電流とオ
フセットキャンセル電流とがずれてしまい、オフセット
キャンセルができなくなる。
【００５２】これに対して、図４に示されるバイアス回
路を採用した場合には、ソースカップル入力回路の入力
端子で発生されるオフセット電圧Ｖｏｆｆに対して負荷
に流れるオフセット電流Ｉｏｆｆは、数３で示される。
路を採用した場合には、ソースカップル入力回路の入力
端子で発生されるオフセット電圧Ｖｏｆｆに対して負荷
に流れるオフセット電流Ｉｏｆｆは、数３で示される。
【００５３】そして図４に示されるバイアス回路の出力
電流ＩＢは、次式で示される。
電流ＩＢは、次式で示される。
【００５４】
【数４】
【００５５】数３及び数４から明らかなように、オフセ
ット電流Ｉｏｆｆとバイアス電流ＩＢとは同じ温度特性
を有する。故に、図４に示されるバイアス回路を、図２
におけるバイアス回路２２１に、また、図３におけるバ
イアス回路３５１に適用することにより、温度が変動し
てオフセット電流Ｉｏｆｆ及びバイアス電流ＩＢの一方
が変動した場合に、他方もそれに追従するため、オフセ
ットキャンセルの劣化を防ぐことができる。
ット電流Ｉｏｆｆとバイアス電流ＩＢとは同じ温度特性
を有する。故に、図４に示されるバイアス回路を、図２
におけるバイアス回路２２１に、また、図３におけるバ
イアス回路３５１に適用することにより、温度が変動し
てオフセット電流Ｉｏｆｆ及びバイアス電流ＩＢの一方
が変動した場合に、他方もそれに追従するため、オフセ
ットキャンセルの劣化を防ぐことができる。
【００５６】上記の例によれば、以下の作用効果を得る
ことができる。
ことができる。
【００５７】（１）ソースカップル入力回路の相互コン
ダクタンスと温度特性が等しいバイアス電流を得ること
ができるので、ソースカップル入力回路のオフセットを
電流によってキャンセル場合、ある温度でオフセットキ
ャンセル電流を調整すれば、温度によって相互コンダク
タンスが変動し、オフセット電流が変動しても、オフセ
ットキャンセル電流もそれに追随するので、オフセット
キャンセルの劣化を防ぐことができる。
ダクタンスと温度特性が等しいバイアス電流を得ること
ができるので、ソースカップル入力回路のオフセットを
電流によってキャンセル場合、ある温度でオフセットキ
ャンセル電流を調整すれば、温度によって相互コンダク
タンスが変動し、オフセット電流が変動しても、オフセ
ットキャンセル電流もそれに追随するので、オフセット
キャンセルの劣化を防ぐことができる。
【００５８】（２）温度変化に起因するオフセット劣化
が低減されることにより、Ａ／Ｄ変換精度の低下を阻止
することができる。
が低減されることにより、Ａ／Ｄ変換精度の低下を阻止
することができる。
【００５９】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
【００６０】例えば、バイアス回路２２１や３５１は、
図５又は図６に示されるように構成しても良い。
図５又は図６に示されるように構成しても良い。
【００６１】図５に示される回路が、図４に示されるの
と相違するのは、バイアス電圧ＶＢの極性を逆すること
により、逆向きのバイアス電流を得るようにした点であ
る。ｎチャンネル型ＭＯＳトランジスタＱ１５のドレイ
ン電極に結合されているｎチャンネル型ＭＯＳトランジ
スタＱ１８，Ｑ１９はカレントミラー結合されていてバ
イアス電流ＩＢが伝達される。
と相違するのは、バイアス電圧ＶＢの極性を逆すること
により、逆向きのバイアス電流を得るようにした点であ
る。ｎチャンネル型ＭＯＳトランジスタＱ１５のドレイ
ン電極に結合されているｎチャンネル型ＭＯＳトランジ
スタＱ１８，Ｑ１９はカレントミラー結合されていてバ
イアス電流ＩＢが伝達される。
【００６２】図６に示される回路は、負荷を定電流源６
１，６２とすることにより双方向のバイアス電流を得る
ようにしたものである。すなわち、ｎチャンネル型ＭＯ
ＳトランジスタＱ１４のドレイン電極からバイアス電流
ＩＢ／２が出力される第１出力端子と、ｎチャンネル型
ＭＯＳトランジスタＱ１５のドレイン電極にバイアス電
流ＩＢ／２が流れ込む第１出力端子とが設けられる。ｎ
チャンネル型ＭＯＳトランジスタＱ１４のドレイン電極
に結合されるｎチャンネル型ＭＯＳトランジスタＱ１
８，Ｑ１９はカレントミラー結合されて、バイアス電流
ＩＢ／２が伝達される。また、ｎチャンネル型ＭＯＳト
ランジスタＱ１５のドレイン電極に結合されているｐチ
ャンネル型ＭＯＳトランジスタＱ６，Ｑ７はカレントミ
ラー結合されていてバイアス電流ＩＢ／２が伝達され
る。
１，６２とすることにより双方向のバイアス電流を得る
ようにしたものである。すなわち、ｎチャンネル型ＭＯ
ＳトランジスタＱ１４のドレイン電極からバイアス電流
ＩＢ／２が出力される第１出力端子と、ｎチャンネル型
ＭＯＳトランジスタＱ１５のドレイン電極にバイアス電
流ＩＢ／２が流れ込む第１出力端子とが設けられる。ｎ
チャンネル型ＭＯＳトランジスタＱ１４のドレイン電極
に結合されるｎチャンネル型ＭＯＳトランジスタＱ１
８，Ｑ１９はカレントミラー結合されて、バイアス電流
ＩＢ／２が伝達される。また、ｎチャンネル型ＭＯＳト
ランジスタＱ１５のドレイン電極に結合されているｐチ
ャンネル型ＭＯＳトランジスタＱ６，Ｑ７はカレントミ
ラー結合されていてバイアス電流ＩＢ／２が伝達され
る。
【００６３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＡ／Ｄ
変換器に適用した場合について説明したが、本発明はそ
れに限定されるものではなく、各種電子回路に広く適用
することができる。
なされた発明をその背景となった利用分野であるＡ／Ｄ
変換器に適用した場合について説明したが、本発明はそ
れに限定されるものではなく、各種電子回路に広く適用
することができる。
【００６４】本発明は、少なくともバイアス回路を備え
ることを条件に適用することができる。
ることを条件に適用することができる。
【００６５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００６６】すなわち、バイアス回路からオフセットキ
ャンセル電流発生回路に供給されるバイアス電流の温度
依存特性を、オフセットキャンセル対象回路に流れるオ
フセット電流の温度依存特性と同等に設定することによ
り、ある温度でオフセットキャンセル電流を調整すれ
ば、温度によって相互コンダクタンスが変動するため、
オフセット電流が変動した場合に、オフセットキャンセ
ル電流をそれに追従させることができる。これにより、
温度変化に伴うオフセット劣化の低減を図ることができ
る。
ャンセル電流発生回路に供給されるバイアス電流の温度
依存特性を、オフセットキャンセル対象回路に流れるオ
フセット電流の温度依存特性と同等に設定することによ
り、ある温度でオフセットキャンセル電流を調整すれ
ば、温度によって相互コンダクタンスが変動するため、
オフセット電流が変動した場合に、オフセットキャンセ
ル電流をそれに追従させることができる。これにより、
温度変化に伴うオフセット劣化の低減を図ることができ
る。
【図１】本発明にかかるＡ／Ｄ変換器の構成例ブロック
図である。
図である。
【図２】上記Ａ／Ｄ変換器に含まれる差動部の構成例回
路図である。
路図である。
【図３】上記Ａ／Ｄ変換器に含まれる電圧比較部の構成
例回路図である。
例回路図である。
【図４】上記差動部及び電圧比較部に含まれるバイアス
回路の構成例回路図である。
回路の構成例回路図である。
【図５】上記バイアス回路の別の構成例回路図である。
【図６】上記バイアス回路の別の構成例回路図である。
【図７】図４に示されるバイアス回路の比較対象とされ
るバイアス回路の構成例回路図である。
るバイアス回路の構成例回路図である。
【図８】図４に示されるバイアス回路の比較対象とされ
るバイアス回路の構成例回路図である。
るバイアス回路の構成例回路図である。
１ トラックホールド回路 ４ 電圧比較回路 ５，２３ オフセット検出回路 ６ エンコーダ ９ 差動部 ２１ 差動回路 ２２，３５ バイアス部 ３４ １０，２４ オフセットキャンセル電流発生回路 ２２１，３５１ バイアス回路 ２５−１〜２５−ｎ 電圧比較部
Claims (7)
- 【請求項１】 オフセットキャンセル対象回路のオフセ
ット電流をキャンセルするための電流を当該回路に供給
するオフセットキャンセル電流発生回路と、上記オフセ
ットキャンセル電流発生回路をバイアスするためのバイ
アス回路とを含むオフセットキャンセル回路であって、 上記バイアス回路から上記オフセットキャンセル電流発
生回路に供給されるバイアス電流の温度依存特性は、上
記オフセットキャンセル対象回路に流れるオフセット電
流の温度依存特性と同等に設定されて成ることを特徴と
するオフセットキャンセル回路。 - 【請求項２】 上記オフセットキャンセル対象回路に流
れるオフセット電流の温度依存性が電子又は正孔の移動
度の平方根に従うとき、上記バイアス回路から上記オフ
セットキャンセル電流発生回路に供給されるバイアス電
流の温度依存性は、上記電子又は正孔の移動度の平方根
に従う請求項１記載のオフセットキャンセル回路。 - 【請求項３】 上記バイアス回路は、所定の入力電圧差
が与えられるソースカップル入力差動対と、上記ソース
カップル入力差動対に結合されたカレントミラー型シン
グルエンド負荷と、上記ソースカップル入力差動対に電
流を供給するための定電流源とを含んで成る請求項１又
は２記載のオフセットキャンセル回路。 - 【請求項４】 上記バイアス回路は、所定の入力電圧差
が与えられるソースカップル入力差動対と、上記ソース
カップル入力差動対に結合された電流源型負荷と、上記
ソースカップル入力差動対に電流を供給するための定電
流源とを含んで成る請求項１又は２記載のオフセットキ
ャンセル回路。 - 【請求項５】 上記オフセットキャンセル対象回路は、
ソースカップル入力差動対と、上記ソースカップル入力
差動対に結合された定電流源とを含んで成り、上記オフ
セットキャンセル対象回路内の定電流源の温度依存性
と、上記バイアス回路内の定電流源の温度依存性とが互
いに等しくなるように構成された請求項３又は４記載の
オフセットキャンセル回路。 - 【請求項６】 入力されたアナログ信号を差動増幅する
差動部と、上記差動部の出力信号をサンプルホールドす
るためのサンプルホールド回路と、上記サンプルホール
ド回路の出力信号とリファレンス電圧とを比較するため
の電圧比較部と、上記電圧比較部の出力信号をエンコー
ドするエンコーダとを含むＡ／Ｄ変換器であって、 上記差動部は、入力されたアナログ信号を差動増幅する
差動回路と、上記差動回路のオフセットをキャンセルす
るための第１オフセットキャンセル手段とを含み、上記
第１オフセットキャンセル手段として、請求項１乃至５
の何れか１項記載のオフセットキャンセル回路を適用し
たことを特徴とするＡ／Ｄ変換器。 - 【請求項７】 請求項６記載のＡ／Ｄ変換器であって、
上記電圧比較部は、上記サンプルホールド回路の出力信
号とリファレンス電圧とを比較するための電圧比較回路
と、上記電圧比較回路のオフセットをキャンセルするた
めの第２オフセットキャンセル手段とを含み、上記第２
オフセットキャンセル手段として、請求項１乃至５の何
れか１項記載のオフセットキャンセル回路を適用したこ
とを特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28506199A JP2001111421A (ja) | 1999-10-06 | 1999-10-06 | オフセットキャンセル回路及びａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28506199A JP2001111421A (ja) | 1999-10-06 | 1999-10-06 | オフセットキャンセル回路及びａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001111421A true JP2001111421A (ja) | 2001-04-20 |
Family
ID=17686663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28506199A Withdrawn JP2001111421A (ja) | 1999-10-06 | 1999-10-06 | オフセットキャンセル回路及びａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001111421A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006209327A (ja) * | 2005-01-26 | 2006-08-10 | Ricoh Co Ltd | 定電圧回路及びその定電圧回路を有する半導体装置 |
| US7250808B2 (en) | 2004-01-22 | 2007-07-31 | Mitsubishi Denki Kabushiki Kaisha | Differential charge pump circuit |
| WO2007111035A1 (ja) * | 2006-03-24 | 2007-10-04 | Nec Corporation | データ受信装置及び該データ受信装置を備える半導体集積回路 |
| JP2008219761A (ja) * | 2007-03-07 | 2008-09-18 | Nec Electronics Corp | 入力信号検出回路 |
| JP2011223553A (ja) * | 2010-03-26 | 2011-11-04 | Fujitsu Ltd | 増幅回路及びその増幅回路を含むアナログデジタル変換回路 |
| JP2013183408A (ja) * | 2012-03-05 | 2013-09-12 | Toshiba Corp | Ａｄ変換器 |
| US11183997B2 (en) | 2019-08-26 | 2021-11-23 | Samsung Electronics Co., Ltd. | Comparator providing offset calibration and integrated circuit including comparator |
-
1999
- 1999-10-06 JP JP28506199A patent/JP2001111421A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7250808B2 (en) | 2004-01-22 | 2007-07-31 | Mitsubishi Denki Kabushiki Kaisha | Differential charge pump circuit |
| JP2006209327A (ja) * | 2005-01-26 | 2006-08-10 | Ricoh Co Ltd | 定電圧回路及びその定電圧回路を有する半導体装置 |
| JP4667883B2 (ja) * | 2005-01-26 | 2011-04-13 | 株式会社リコー | 定電圧回路及びその定電圧回路を有する半導体装置 |
| WO2007111035A1 (ja) * | 2006-03-24 | 2007-10-04 | Nec Corporation | データ受信装置及び該データ受信装置を備える半導体集積回路 |
| US20090232248A1 (en) * | 2006-03-24 | 2009-09-17 | Nec Corporation | Data receiving device and semiconductor integrated circuit including such data receiving device |
| JP2008219761A (ja) * | 2007-03-07 | 2008-09-18 | Nec Electronics Corp | 入力信号検出回路 |
| JP2011223553A (ja) * | 2010-03-26 | 2011-11-04 | Fujitsu Ltd | 増幅回路及びその増幅回路を含むアナログデジタル変換回路 |
| US8339296B2 (en) | 2010-03-26 | 2012-12-25 | Fujitsu Limited | Amplifying circuit and analog-digital converting circuit including same |
| JP2013183408A (ja) * | 2012-03-05 | 2013-09-12 | Toshiba Corp | Ａｄ変換器 |
| US11183997B2 (en) | 2019-08-26 | 2021-11-23 | Samsung Electronics Co., Ltd. | Comparator providing offset calibration and integrated circuit including comparator |
| US11509298B2 (en) | 2019-08-26 | 2022-11-22 | Samsung Electronics Co., Ltd. | Comparator providing offset calibration and integrated circuit including comparator |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7199745B2 (en) | Successive approximation A/D converter provided with a sample-hold amplifier | |
| US6480132B1 (en) | A/D converter with higher speed and accuracy and lower power consumption | |
| US8049653B2 (en) | Amplifier and analog/digital converter | |
| EP0849883B1 (en) | Analog-to-digital converter | |
| JP2006115003A (ja) | サンプルホールド回路およびそれを用いたパイプラインａｄ変換器 | |
| JP4330644B2 (ja) | 差動増幅器およびそれを用いたスイッチドキャパシタ回路 | |
| US8400337B1 (en) | Offset cancellation by biasing the body of a transistor | |
| US7649486B2 (en) | Flash A/D converter | |
| US6380806B1 (en) | Differential telescopic operational amplifier having switched capacitor common mode feedback circuit portion | |
| KR100940594B1 (ko) | 병렬형 아날로그 디지털 변환기 | |
| KR20150049429A (ko) | 입력 공통모드 전압 샘플링 기반의 차동 증폭기 및 그를 이용한 비교기 | |
| US6954169B1 (en) | 1/f noise, offset-voltage charge injection induced error cancelled op-amp sharing technique | |
| JP5551626B2 (ja) | 演算増幅回路 | |
| JPH05346441A (ja) | コンパレータ | |
| JPH118535A (ja) | 差動入力チョッパ型電圧比較回路 | |
| US6400220B1 (en) | Autotracking feedback circuit and high speed A/D converter using same | |
| JP6711691B2 (ja) | Ｏｐアンプおよび電子回路 | |
| JP2001111421A (ja) | オフセットキャンセル回路及びａ／ｄ変換器 | |
| US7488927B2 (en) | Semiconductor integrated circuit device | |
| US7095352B2 (en) | Analog-to-digital converter including a plurality of amplifier circuits | |
| JP2000165241A (ja) | Ａ／ｄ変換器及び半導体集積回路 | |
| JP2002237743A (ja) | コンパレータ及びａ／ｄコンバータ | |
| JP2006287305A (ja) | 電圧比較器 | |
| JP4117976B2 (ja) | サンプルホールド回路 | |
| JP4413289B2 (ja) | ｇｍセル |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070109 |