JP2008219761A - 入力信号検出回路 - Google Patents

Abstract

【課題】周辺環境の影響を受けずに検出閾値電圧以上の入力信号を検出する入力信号検出回路を提供する。
【解決手段】本発明による入力信号検出回路は、入力される差動入力信号ＳＩＮに応じた複数の差動出力信号ＣＭＰ７ｏｕｔ、ＣＭＰ８ｏｕｔを出力する複数のコンパレータＣＭＰ７、ＣＭＰ８０と、複数のコンパレータＣＭＰ７、ＣＭＰ８０のそれぞれからの差動出力信号ＣＭＰ７ｏｕｔ、ＣＭＰ８ｏｕｔの排他的論理和を出力する差動排他的論理和回路ＥＯＲ３とを具備する。複数のコンパレータの少なくとも１つＣＭＰ８０は、外部からの制御信号に応じて自身の直流動作電圧を変更する。
【選択図】図４

Description

本発明は、差動信号を２値化して検出する入力信号検出回路に関し、特に小振幅の差動信号を２値化して検出する入力信号検出回路に関する。

近年、コンピュータ間のデータ転送はパラレル転送から転送速度の速いシリアル転送になってきた。信号の送受信をする場合、入力信号の受信を認知する回路（以下、入力信号検出回路と称す）は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）や、ＰＣＩ−Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴ Ａｔｔａｃｈｍｅｎｔ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）など多数のインターフェイスにおける物理層においてそれぞれ規格化されている、又、各規格には入力される信号振幅の大きさが定義されている。このような規格の回路が正常に動作するためには、回路の使用環境に関係なく規格内の振幅を持つ入力信号を検出することが重要である。

回路を使用する環境で特に重要な要素の一つに温度がある。一般的にインターフェイス部にはアナログ回路技術が使用されており、アナログ回路には差動比較回路が利用されることが多い。差動比較回路にはトランジスタや抵抗器などの素子が使用されている。トランジスタは伝達コンダクタンス［Ｓ］（以下、ｇｍと称す）を持ち、差動比較回路の電圧増幅率は負荷抵抗とｇｍによって決まる。トランジスタのゲート酸化膜の厚さをＴｏｘ、トランジスタのゲート酸化膜の誘電率をεｏｘ、真空の誘電率をε０、キャリアの移動度をμと表すとゲート酸化膜の容量Ｃｏｘは式（１）の様に表される。

又、ゲート酸化膜の容量Ｃｏｘとキャリア移動度μの積をβと表し、トランジスタのドレイン−ソース間に流れる電流をＩｄｓ、トランジスタのゲート幅をＷ、トランジスタのゲート長をＬとするとｇｍは式（２）と表される。

式（２）を参照して、ｇｍはβ及びＩｄｓを含むため温度によって変動する。このような温度によるｇｍの変動は差動比較回路の出力振幅の大きさに対して影響を与える。すなわち、差動比較回路の出力振幅は温度によって増減する。このような差動比較回路を適用した入力信号検出回路は、規格内の入力信号を検出できない温度条件を有する。

入力信号検出回路の従来技術の一例として特開２００６−０５４７４２号公報がある（特許文献１参照）。特許文献１に記載の入力信号検出回路の構成を図１に示す。図１を参照して、特許文献１に記載の入力信号検出回路は差動比較回路ＣＭＰ７、ＣＭＰ８と排他的論理和ＥＯＲ３を具備する。以下では、Ｎチャネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ及びＰチャネル型ＭＯＳトランジスタをそれぞれ、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタと称す。

差動比較回路ＣＭＰ７は、差動対を形成するＮＭＯＳトランジスタＭｎ９及びＭｎ１０、負荷抵抗となる抵抗Ｒ９及びＲ１０、定電流源Ｉｂ７を備える。ＮＭＯＳトランジスタＭｎ９及びＭｎ１０のソース側には定電流源Ｉｂ７の一端が接続され、ＮＭＯＳトランジスタＭｎ９のドレイン側には抵抗Ｒ９の一端が接続され、ＮＭＯＳトランジスタＭｎ１０のドレインには抵抗Ｒ１０の一端が接続される。抵抗Ｒ９の他端と抵抗Ｒ１０の他端は電源ＶＤＤに接続される。定電流源Ｉｂ７の他端は接地される。差動比較回路ＣＭＰ８は差動対を形成するＮＭＯＳトランジスタＭｎ１１及びＭｎ１２、負荷抵抗となる抵抗Ｒ１１及びＲ１２、オフセット電圧Ｖｏｆｆ１を供給するための抵抗Ｒｂ１、定電流源Ｉｂ８を備える。ＮＭＯＳトランジスタＭｎ１１及びＭｎ１２のソースには定電流源Ｉｂ８の一端が接続され、ＮＭＯＳトランジスタＭｎ１１のドレインには抵抗Ｒ１１の一端が接続され、ＮＭＯＳトランジスタＭｎ１２のドレインには抵抗Ｒ１２の一端が接続される。抵抗Ｒ１１の他端と抵抗Ｒ１２の他端は抵抗Ｒｂ１の一端に接続され、抵抗Ｒｂ１の他端は電源ＶＤＤに接続される。定電流源Ｉｂ８の他端は接地される。

ＮＭＯＳトランジスタＭｎ９及びＭｎ１１のゲートは、入力信号ＳＩＮＰが入力される入力端子に接続され、ＮＭＯＳトランジスタＭｎ１０及びＭｎ１２のゲートは入力信号ＳＩＮＮが入力される入力端子に接続される。ＮＭＯＳトランジスタＭｎ９はノードＮ９を介して抵抗Ｒ９に接続される。ＮＭＯＳトランジスタＭｎ１０はノードＮ１０を介して抵抗Ｒ１０に接続される。ＮＭＯＳトランジスタＭｎ１１はノードＮ１１を介して抵抗Ｒ１１に接続される。ＮＭＯＳトランジスタＭｎ１２はノードＮ１２を介して抵抗Ｒ１２に接続される。ノードＮ９及びＮ１０から、逆相信号である出力信号ＣＭＰ７ｏｕｔＮと正相信号である出力信号ＣＭＰ７ｏｕｔＰからなる差動出力信号ＣＭＰ７ｏｕｔが出力される。ノードＮ１１及びＮ１２から、逆相信号である出力信号ＣＭＰ８ｏｕｔＮと正相信号である出力信号ＣＭＰ８ｏｕｔＰからなる差動出力信号ＣＭＰ８ｏｕｔが出力される。排他的論理和ＥＯＲ３は、ノードＮ９〜Ｎ１２に接続され、差動出力信号ＣＭＰ７ｏｕｔと差動出力信号ＣＭＰ８ｏｕｔとの排他的論理和（出力信号Ｓｏｕｔ（２値化信号Ｓｏｕｔ３Ｐ、Ｓｏｕｔ３Ｎ））を出力する。

図２は従来技術による入力信号検出回路の各ノードにおける動作信号のタイミングチャートである。図２（ａ）を参照して、入力信号検出回路には正相信号である入力信号ＳＩＮＰ及び逆相信号である入力信号ＳＩＮＮからなる差動入力信号ＳＩＮが入力される。ここで、時刻ｔ１から時刻ｔ５の間はこの回路では検出する必要が無い差動入力信号ＳＩＮが入力され、時間ｔ５から時間ｔ９の間はこの回路で検出すべき差動入力信号ＳＩＮが入力されているものとする。入力信号ＳＩＮＰは、ＮＭＯＳトランジスタＭｎ９及びＭｎ１１に入力され、入力信号ＳＩＮＮは、ＮＭＯＳトランジスタＭｎ１０及びＭｎ１２に入力される。

ここで、差動比較回路の負荷抵抗をＲＬ、差動比較回路への入力信号の電圧値（振幅）をＶｉｎとすると、差動比較回路からの出力信号の電圧値（振幅）Ｖｏは、式（３）で表される。

ここで、入力信号ＳＩＮＰ、ＳＩＮＮの電圧値をそれぞれＳＩＮＰ、ＳＩＮＮ、出力信号ＣＭＰ７ｏｕｔＰ、ＣＭＰ７ｏｕｔＮ、ＣＭＰ８ｏｕｔＰ、及びＣＭＰｏｕｔＮの電圧値をそれぞれＣＭＰ７ｏｕｔＰ、ＣＭＰ７ｏｕｔＮ、ＣＭＰ８ｏｕｔＰ、及びＣＭＰｏｕｔＮ、負荷抵抗である抵抗Ｒ９、Ｒ１０、Ｒ１１、及びＲ１２の抵抗値をそれぞれＲ９、 Ｒ１０、Ｒ１１、及びＲ１２とすると、式（３）は、

となる。ただしＲ９＝Ｒ１０、Ｒ１１＝Ｒ１２

式（４）、式（５）にあるように入力信号ＳＩＮ（ＳＩＮＰ−ＳＩＮＮ）は、差動比較回路ＣＭＰ７、ＣＭＰ８の電圧増幅率であるｇｍ×Ｒ９、ｇｍ×Ｒ１１の値分増幅されて、差動比較回路ＣＭＰ７及びＣＭＰ８の差動出力信号ＣＭＰ７ｏｕｔ（ＣＭＰ７ｏｕｔＰ−ＣＭＰ７ｏｕｔＮ）及びＣＭＰ８ｏｕｔ（ＣＭＰ８ｏｕｔＰ−ＣＭＰ８ｏｕｔＮ）として出力される（図２（ｂ）参照）。

差動比較回路ＣＭＰ７の出力信号ＣＭＰ７ｏｕｔＰ、ＣＭＰ７ｏｕｔＮの直流動作電圧Ｖｏ７Ｐ、Ｖｏ７Ｎは、電源ＶＤＤと抵抗Ｒ９とＲ１０と定電流源Ｉｂ７（電流値Ｉｂ７）を用いて、式（６）及び式（７）で求められる。

一方、差動比較回路ＣＭＰ８の出力信号ＣＭＰ８ｏｕｔＰ、ＣＭＰ８ｏｕｔＮの直流動作電圧Ｖｏ８Ｐ、Ｖｏ８Ｎは、電源ＶＤＤと抵抗Ｒｂ１（抵抗値Ｒｂ１）、Ｒ１１、Ｒ１２を用いて計算される。ここで、電源ＶＤＤ、抵抗Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２、及び定電流源Ｉｂ７、Ｉｂ８がそれぞれ同じ電源、抵抗、定電流源である場合、直流動作電圧Ｖｏ８Ｐ、Ｖｏ８Ｎと直流動作電圧Ｖｏ７Ｐ、Ｖｏ７Ｎとは、式（８）に示すオフセット電圧Ｖｏｆｆ１分だけ離隔する。

この環境において、時刻ｔ１から時刻ｔ５の間では、差動入力信号ＳＩＮの振幅（ＳＩＮＰ−ＳＩＮＮ）が小さいため、その結果、差動比較回路ＣＭＰ７の差動出力信号ＣＭＰ７ｏｕｔと、差動比較回路ＣＭＰ８の差動出力信号ＣＭＰ８ｏｕｔは交差しない。一方、時刻ｔ５から時刻ｔ９の間では差動入力信号ＳＩＮの振幅が大きいため、差動出力信号ＣＭＰ７ｏｕｔと、差動出力信号ＣＭＰ８ｏｕｔは交差する。排他的論理和ＥＯＲ３は、出力信号ＣＭＰ７ｏｕｔＰと出力信号ＣＭＰ８ｏｕｔＮとを比較して出力信号ＣＭＰ７ｏｕｔＰが出力信号ＣＭＰ８ｏｕｔＮより電圧が高ければ論理１、低ければ論理０と決定する。同時に出力信号ＣＭＰ７ｏｕｔＮと出力信号ＣＭＰ８ｏｕｔＰとを比較して出力信号ＣＭＰ８ｏｕｔＰが出力信号ＣＭＰ７ｏｕｔＮより電圧が高ければ論理１、低ければ論理０と決定する。

図２（ｃ）を参照して、この２つの論理がすべて１の場合とすべて０の場合、排他的論理和ＥＯＲ３の出力信号Ｓｏｕｔ３ＰとＳｏｕｔ３Ｎの関係は、出力信号Ｓｏｕｔ３Ｎの方が出力信号Ｓｏｕｔ３Ｐより電圧が高くなる（論理値１）。逆に２つの論理が異なる場合は、排他的論理和ＥＯＲ３の出力信号Ｓｏｕｔ３Ｎの方が出力信号Ｓｏｕｔ３Ｐより電圧が低くなる（論理値０）。このように、検出すべき振幅を有する差動入力信号ＳＩＮが入力されると出力信号Ｓｏｕｔとして論理値０が出力される。以上のように、従来技術による入力信号検出回路は、オフセット電圧Ｖｏｆｆ１と同じ又はそれ以上の振幅を持つ差動出力信号ＣＭＰ７ｏｕｔ、ＣＭＰ８ｏｕｔが得られるような差動入力信号ＳＩＮを検出することができる。すなわち、従来技術による入力信号検出回路が検出可能な差動入力信号ＳＩＮの閾値電圧（以下、検出閾値電圧と称す）は、式（８）で決定されるオフセット電圧Ｖｏｆｆ１によって設定される。
特開２００６−０５４７４２号公報

式（４）及び（５）に示されるように、差動出力信号ＣＭＰ７ｏｕｔ及びＣＭＰ８ｏｕｔの振幅の大きさは、温度によって値が変動するｇｍによって決まる。このため、検出可能な差動入力信号ＳＩＮ（検出閾値電圧以上の振幅を持つ差動入力信号ＳＩＮ）が入力しても、周辺温度の影響により所望の振幅を有する差動出力信号ＣＭＰ７ｏｕｔ及びＣＭＰ８ｏｕｔを出力できず、差動入力信号ＳＩＮを正しく検出できない恐れがある。

前述の従来回路の動作説明で述べた式（４）及び式（５）は、差動比較回路の入力と出力の関係を表している。一般的な電圧増幅回路の電圧増幅率は、出力電圧／入力電圧＝電圧増幅率＝ｇｍ×ＲＬ（負荷抵抗）と定義されており、従来技術による入力信号検出回路の差動比較回路ＣＭＰ７、ＣＭＰ８に適用すると式（９）及び式（１０）のようになる。

式（２）に示すように伝達コンダクタンスｇｍの温度変動はトランジスタを流れる電流Ｉｄｓと、ゲート酸化膜の容量Ｃｏｘとキャリア移動度μの積βによって生じる。特にキャリア移動度μの温度変動による伝達コンダクタンスｇｍの温度変動量は大きく、式（９）及び（１０）で表される電圧増幅率を大きく変動させる原因となる。一方、オフセット電圧Ｖｏｆｆ１は温度に対して安定であると仮定すると、検出する差動入力信号ＳＩＮの検出閾値電圧も安定であると仮定できる。

図３は、従来技術による入力信号検出回路に、検出可能な振幅（検出閾値電圧以上の振幅）を有する差動入力信号ＳＩＮが入力したときの差動出力信号７ｏｕｔ及び８ｏｕｔの波形を示す図である。ここでは、周辺温度が−２５℃の場合と７５℃の場合の波形を示す。

図３を参照して、周辺温度が−２５℃から７５℃に変化しても差動比較回路ＣＭＰ７及びＣＭＰ８の直流動作電圧Ｖｏ７Ｐ（Ｖｏ７Ｎ）及びＶｏ８Ｐ（Ｖｏ８Ｎ）の値は、それぞれ８００ｍＶ及び７６０ｍＶと変化しない。すなわちオフセット電圧は４０ｍＶと温度に依存せず一定である。一方、差動出力信号ＣＭＰ７ｏｕｔ及びＣＭＰ８ｏｕｔの振幅は、−２５℃ではそれぞれ５０ｍＶであるのに対し、７５℃ではそれぞれ３５ｍＶに減少している。このような場合、差動出力信号７ｏｕｔと差動出力信号８ｏｕｔとは離隔し（ここでは５ｍＶ離隔）、差動入力信号ＳＩＮを検出することができない。このように、本来であれば、検出可能な入力信号を、周辺温度が上がることによって検出できなくなることがある。

一般的に微小信号を検出する入力信号検出回路においては、高感度である事と同時に誤検出を避ける事が強く求められており、その結果、検出電圧範囲すなわち検出閾値電圧（振幅）の許容範囲が狭くなってきている。このため、上述のような周辺温度による検出むらを低減させる、又は、なくすことが必要である。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明による入力信号検出回路は、入力される差動入力信号（ＳＩＮ）に応じた複数の差動出力信号（ＣＭＰ７ｏｕｔ、ＣＭＰ８ｏｕｔ）を出力する複数のコンパレータ（ＣＭＰ７、ＣＭＰ８０）と、複数のコンパレータ（ＣＭＰ７、ＣＭＰ８０）のそれぞれからの差動出力信号（ＣＭＰ７ｏｕｔ、ＣＭＰ８ｏｕｔ）の排他的論理和を出力する差動排他的論理和回路（ＥＯＲ３）とを具備する。複数のコンパレータの少なくとも１つ（ＣＭＰ８０）は、外部からの制御信号に応じて自身の直流動作電圧を変更する。このため、何らかの要因によって、差動出力信号（ＣＭＰ７ｏｕｔ、ＣＭＰ８ｏｕｔ）の振幅が変動しても、特定のコンパレータの直流動作電圧を変更することで、振幅の変動による差動出力信号のを補正することができる。

又、本発明による入力信号検出回路は、周辺温度に応じた電圧値（Ｖｃ）の制御信号を出力する温度補償回路（Ｃ１）を更に具備することが好ましい。複数のコンパレータ（ＣＭＰ７、ＣＭＰ８０）は、差動入力信号（ＳＩＮ）を増幅し、第１の差動出力信号（ＣＭＰ７ｏｕｔ）を出力する第１のコンパレータと、差動入力信号（ＳＩＮ）を増幅し、第２の差動出力信号（ＣＭＰ８ｏｕｔ）を出力する第２のコンパレータ（ＣＭＰ８０）とを備える。第２のコンパレータ（ＣＭＰ８０）は、制御信号（Ｖｃ）に応じた大きさのオフセット電圧（Ｖｏｆｆ１）を、第２の差動出力信号（ＣＭＰ８ｏｕｔ）に与えるオフセット調整回路（Ａ１）を備える。差動排他的論理和回路（ＥＯＲ３）は、第１の差動出力信号の正相信号（ＣＭＰ７ｏｕｔＰ）と第２の差動出力信号の逆相信号（ＣＭＰ８ｏｕｔＮ）からなる差動信号と、第２の差動出力信号の正相信号（ＣＭＰ８ｏｕｔＰ）と第１の差動出力信号の逆相信号（ＣＭＰ７ｏｕｔＮ）からなる差動信号との排他的論理和を出力する。このような構成により、本発明による入力信号検出回路は、検出閾値電圧以上の振幅を持つ差動入力信号（ＳＩＮ）を、周辺温度に応じて差動出力信号（ＣＭＰ７、ＣＭＰ８０）が変動しても検出することができる。

本発明による温度補償回路（Ｃ１）は、カレントミラー回路を備える。このカレントミラー回路は、ゲートが相互に接続される第１トランジスタ（Ｍｎ２０）と第２トランジスタ（Ｍｎ２１）とを有する。第１トランジスタ（Ｍｎ２０）は、第３定電流源（Ｉｂ２１）と第１抵抗（Ｒ２１）との間に設けられる。第２トランジスタ（Ｍｎ２１）は、一端が電源（ＶＤＤ）に接続される第２抵抗（Ｒ２０）と、第１抵抗（Ｒ２１）との間に設けられる。温度補償回路（Ｃ１）は、第２トランジスタ（Ｍｎ２１）と第２抵抗（Ｒ２０）との接続ノード（Ｎ１４）からオフセット調整回路（Ａ１）に対し制御信号（Ｖｃ）を出力する。

又、温度補償回路（Ｃ１）は、複数の制御信号から所望の制御信号（Ｖｃ）を選択するスイッチ回路（ＳＷ５２）を更に備えることが好ましい。

本発明の入力信号検出回路によれば、周辺環境の影響を受けずに検出閾値電圧以上の入力信号を検出することができる。

又、検出可能な差動入力信号の電圧値を複数の検出閾値電圧から選択することができる。

以下、添付図面を参照して、本発明による入力信号検出回路の実施の形態を説明する。

１．第１の実施の形態
図４から９を参照して、本発明による入力信号検出回路の第１の実施の形態を説明する。

（構成）
図４に、本発明による入力信号検出回路の第１の実施の形態における構成を示す。第１の実施の形態における入力信号検出回路は、正相信号である入力信号ＳＩＮＰと逆相信号である入力信号ＳＩＮＮとからなる差動入力信号ＳＩＮの振幅を検出して２値化する回路である。

本発明による入力信号検出回路は、差動比較回路ＣＭＰ７及びＣＭＰ８０と、それぞれの出力端に接続される差動排他的論理和回路ＥＯＲ３と、オフセット電圧Ｖｏｆｆ１を制御する温度補償回路Ｃ１とを備える。すなわち、本発明による入力信号検出回路は、従来技術による入出力信号検出回路の差動比較回路ＣＭＰ８に替えて差動比較回路ＣＭＰ８０を備え、温度補償回路Ｃ１を更に備えるる構成である。以下では、従来技術と同様な構成及び信号には、同じ符号を付して説明する。本発明による差動比較回路ＣＭＰ８０は、従来技術においてオフセット調整のために設けられた抵抗Ｒｂ１に替えて、オフセット調整回路Ａ１を備える。又、温度補償回路Ｃ１は、周辺温度に応じた制御信号（電圧値Ｖｃ）をオフセット調整回路Ａ１に出力し、オフセット電圧Ｖｏｆｆ１を制御する。

オフセット調整回路Ａ１は、ＰＭＯＳトランジスタＭｐ１と演算増幅器ＡＭＰ１とを備え、差動出力信号ＣＭＰ８ｏｕｔにオフセット電圧Ｖｏｆｆ１を与える回路である。ＰＭＯＳトランジスタＭｐ１のソースは電源ＶＤＤに接続され、ドレインはノードＮ１３を介して抵抗Ｒ１１及びＲ１２の一端に共通接続される。

演算増幅器ＡＭＰ１の出力端子は、ＰＭＯＳトランジスタＭｐ１のゲートに接続され、負入力端子は、ノードＮ１３を介してＰＭＯＳトランジスタＭｐ１のドレイン及び抵抗Ｒ１１及びＲ１２の一端に接続される。又、演算増幅器ＡＭＰ１の正入力端子は温度補償回路Ｃ１に接続され、制御信号が入力される。演算増幅器ＡＭＰの負入力端子と接地電位との間には、抵抗対（抵抗Ｒ１１及びＲ１２）と差動対（ＮＭＯＳトランジスタＭｎ１１及びＭｎ１２）が接続されるため、演算増幅器ＡＭＰ及びＰＭＯＳトランジスタＭｐ１はボルテージフォロワとして機能する。このような構成により、温度補償回路Ｃ１から正入力端子に入力された制御信号（電圧Ｖｃ）と同じ電圧値が負入力端子及びＰＭＯＳトランジスタＭｐ１のドレイン−ソース間に供給される。

温度補償回路Ｃ１からの制御信号に応じて、ＰＭＯＳトランジスタＭｐ１のドレイン−ソース間に印加される電圧は、オフセット電圧Ｖｏｆｆ１として、差動出力信号ＣＭＰ８ｏｕｔに供給される。これにより、差動比較回路ＣＭＰ８０の直流動作電圧Ｖｏ８０Ｐ（Ｖｏ８０Ｎ）は、差動比較回路ＣＭＰ７の直流動作電圧Ｖｏ７０Ｐ（Ｖｏ７０Ｎ）からオフセット電圧Ｖｏｆｆ１分だけ離隔する。ここで、差動比較回路ＣＭＰ７及びＣＭＰ８０は、それぞれ直流動作電圧Ｖｏ７０Ｐ及びＶｏ８０Ｐを中心として電圧値が往復する出力信号ＣＭＰ７ｏｕｔＰ及びＣＭＰ８ｏｕｔＰを出力する。同様に、差動比較回路ＣＭＰ７及びＣＭＰ８０は、それぞれ直流動作電圧Ｖｏ７０Ｎ及びＶｏ８０Ｎを中心として電圧値が往復する出力信号ＣＭＰ７ｏｕｔＮ及びＣＭＰ８ｏｕｔＮを出力する。以下では、直流動作電圧Ｖｏ７０Ｐと直流動作電圧Ｖｏ７０Ｎ、直流動作電圧Ｖｏ８０Ｐと直流動作電圧Ｖｏ８０Ｎは同じ値であるものとして説明する。

本発明による入力信号検出回路は、所定の振幅（検出閾値振幅）以上の振幅を持つ差動入力信号ＳＩＮを検出する。すなわち、入力信号検出回路は、オフセット電圧Ｖｏｆｆ１の大きさによって検出できる差動入力信号ＳＩＮの大きさ（振幅）が決まる。このため、オフセット電圧Ｖｏｆｆ１は、所望の検出閾値振幅に応じた値に設定される必要がある。具体的には、オフセット電圧Ｖｏｆｆは、検出閾値振幅の差動入力信号ＳＩＮに応じて出力される差動出力信号ＣＭＰ７ｏｕｔ及びＣＭＰ８ｏｕｔの振幅に等しい電圧値が設定される。

従来技術によるオフセット電圧Ｖｏｆｆ１の電圧値は、抵抗Ｒｂによって決定する固定値であるが、本発明によるオフセット電圧Ｖｏｆｆ１の電圧値は温度補償回路Ｃ１によって制御されたオフセット調整回路Ａ１によって決定する変動値である。

以下に温度補償回路Ｃ１の構成を詳細に説明する。温度補償回路Ｃ１は、制御信号（電圧Ｖｃ）をオフセット調整回路Ａ１に出力してオフセット電圧ｏｆｆ１を制御する。温度補償回路Ｃ１は、ＮＭＯＳトランジスタＭｎ２０、Ｍｎ２１、定電流源Ｉｂ２１、抵抗Ｒ２０、Ｒ２１を備える。

定電流源Ｉｂ２１の一端は電源ＶＤＤに接続され、他端は、ＮＭＯＳトランジスタＭｎ２０に接続される。ＮＭＯＳトランジスタＭｎ２０とＮＭＯＳトランジスタＭｎ２１は、それぞれのゲートが相互に接続され、定電流源Ｉｂ２１とともにカレントミラー回路を形成する。ＮＭＯＳトランジスタＭｎ２０のゲートとドレインは、定電流源Ｉｂ２１の他端に共通接続され、ソースは、抵抗Ｒ２１を介して接地される。ＮＭＯＳトランジスタＭｎ２１のドレインは、抵抗２０を介して電源ＶＤＤに接続され、ソースは接地される。又、ＮＭＯＳトランジスタＭｎ２１と抵抗Ｒ２０との接続ノード（ノードＮ１４）は、演算増幅器ＡＭＰ１の正入力端子に接続される。このような構成により、ノード１４における電圧が、制御信号としてオフセット調整回路Ａ１に出力される。

ＮＭＯＳトランジスタＭｎ２１に流れる電流Ｉｍｎ２１の電流値は、入力信号検出回路の周辺温度に応じて変動する。このため、ノードＮ１４における電圧値Ｖｃ、すなわち制御信号が変動する。従って、温度補償回路Ｃ１は、周辺温度に応じて変動する制御信号を出力することができる。この際、制御信号の温度特性と、差動出力信号ＣＭＰ７ｏｕｔ及びＣＭＰ８ｏｕｔの振幅変化の温度特性とが等しくなるように、入力信号検出回路内の各素子の特性が設定されることが好ましい。このように設定することで、温度による差動出力信号ＣＭＰ７ｏｕｔ及びＣＭＰ８ｏｕｔの振幅変動に追随して、オフセット電圧Ｖｏｆｆ１は変動する。このため、温度上昇によって発生する差動出力信号ＣＭＰ７ｏｕｔと差動出力信号ＣＭＰ８ｏｕｔとの離隔を防止することができる。すなわち、周辺温度によって生じる入力信号の検出ムラを抑制することができる。

本発明に係る温度補償回路Ｃ１は、カレントミラー回路を形成するＮＭＯＳトランジスタＭｎ２０とＧＮＤとの間に抵抗Ｒ２１が接続されている。このため、ＮＭＯＳトランジスタＭｎ２１のソース−ドレイン間の電圧Ｖｇｓ２１は、ＮＭＯＳトランジスタＭｎ２１のソース−ドレイン間の電圧Ｖｇｓ２０が周辺温度によって変動した電圧値に、定電流Ｉｂ２１によって抵抗Ｒ２１にかかる電圧分がプラスされる。このため、Ｖｇｓ２０≠Ｖｇｓ２１となり、ＮＭＯＳトランジスタＭｎ２１に流れる電流Ｉｍｎ２１の値は、温度変化に応じて変動する。電流Ｉｍｎ２１が温度によって変化するため、抵抗Ｒ２０にかかる電圧Ｖｃも同様に温度によって変動する。一方、電圧Ｖｃが入力された演算増幅器ＡＭＰ１の出力電圧は温度による変動を持つ。演算増幅器ＡＭＰ１は、このような温度によって変動する出力電圧をフィードバックするため、抵抗Ｒ２０（ノードＮ１４にかかる電圧Ｖｃは、演算増幅器ＡＭＰの温度による変動を加味した値となる。従って、本発明による入力信号検出器に設けられる演算増幅器ＡＭＰ１は、オープン利得が高く、出力電圧が温度によって変動可能であることが好ましい。

（動作原理）
図５〜図９を参照して、本発明による入力信号検出回路の動作原理、及び入力信号検出回路に必要な各素子の特性について説明する。

先ず、温度補償回路Ｃ１によって制御されるオフセット電圧Ｖｏｆｆの温度特性について説明する。ＮＭＯＳトランジスタが飽和領域にある場合、ドレインに流れる電流は一般的に式（１３）で表現される。ここで、ＮＭＯＳトランジスタに流れるドレイン電流をＩｄｓ、ＮＭＯＳトランジスタのゲート幅をＷ、ゲート長をＬ、ゲート−ソース間電圧をＶｇｓ、閾値電圧をＶｔ、ゲート酸化膜の容量Ｃｏｘとキャリア移動度μの積をβとする。

βは温度に依存して変動するため、βＷ／２Ｌを温度係数Ｋとすると、式（１１）は式（１２）のように表される。

以下では、説明を簡単にするために、ＮＭＯＳトランジスタＭｎ２０とＭｎ２１のパラメータ（特性）は同一とし、温度係数Ｋが同じものとして説明する。

ＮＭＯＳトランジスタＭ２１のゲート−ソース間の電圧をＶｇｓ２１とすると、ＮＭＯＳトランジスタＭｎ２１のドレイン−ソース間に流れる電流Ｉｍｎ２１（電流値Ｉｍｎ２１）は、式（１３）で表される。

ＮＭＯＳトランジスタＭｎ２０と抵抗Ｒ２１に流れる電流値をＩｂ２１とすると、ＮＭＯＳトランジスタＭｎ２１のゲート−ソース間の電圧Ｖｇｓ２１は、式（１４）で表される（ＮＭＯＳトランジスタＭｎ２０のゲート−ソース間電圧Ｖｇｓ２０と抵抗Ｒ２１の両端にかかる電圧の和に等しい）。又、電流Ｉｂ２１が流れているときのＮＭＯＳトランジスタのゲート−ソース間の電圧Ｖｇｓ２０は、式（１２）を用いて式（１５）で表される。式（１３）、式（１４）及び式（１５）から、電流Ｉｍｎ２１は、式（１６）のように表される。

式（１６）は、一定の電流Ｉｂ２に対する電流Ｉｍｎ２１を示す。温度係数Ｋは温度によって変化するβを含むため、式（１６）を温度係数Ｋで微分することで、温度変化に伴う電流Ｉｍｎ２１の変動量を求めることができる。式（１６）を温度係数Ｋで微分すると、式（１７）のようになる。

式（１７）において、右辺第２項が、温度変化に伴う電流Ｉｍｎ２１の変化量を示している。尚、実際の電流Ｉｍｎ２１の変化量はＮＭＯＳトランジスタの構造や製造技術によりことなる。図５は、電流Ｉｍｎ２１と温度との関係を示す温度特性図である。図５を参照して、曲線ａは、抵抗Ｒ２１が０オームの場合の電流Ｉｍｎ２１の温度特性を示し、曲線ｂは、本実施の形態におけるＩｍｎ２１の場合の電流Ｉｍｎ２１の温度特性を示す（抵抗Ｒ２１≠０）。式（１７）及び図５を参照して、抵抗Ｒ２１が存在するため、本発明に係る電流Ｉｍｎ２１は温度の上昇に伴って増加する。尚、曲線ａは一般的なカレントミラー回路の特性を示す。

電流Ｉｍｎ２１は抵抗Ｒ２０に流れるので、ノードＮ１４における電圧Ｖｃ（電圧値Ｖｃ）は、電源電圧をＶＤＤ、抵抗Ｒ２０の抵抗値をＲ２０とすると、式（１８）のように表される。

電圧Ｖｃは制御信号として演算増幅器ＡＭＰ１の正入力端子に供給される。演算増幅器ＡＭＰ１とＰＭＯＳトランジスタＭｐ１はボルテージフォロア回路を構成しているので、演算増幅器ＡＭＰ１の負入力端子にも電圧Ｖｃが現れる。すなわち、ＰＭＯＳトランジスタＭｐ１のドレイン−ソース間電圧であるオフセット電圧Ｖｏｆｆ１は、電圧Ｖｃに等しくなる。図５に、オフセット電圧Ｖｏｆｆ１と温度との関係を示す温度特性図を示す。上述のように電流Ｉｍｎ２１は温度上昇に伴って増加するため、オフセット電圧Ｖｏｆｆ１は温度上昇に伴い減少する（図６及び式（１８））。

次に、差動出力信号ＣＭＰ７ｏｕｔ及びＣＭＰ８ｏｕｔの振幅の温度特性について説明する。ここでは、説明を簡単にするためＮＭＯＳトランジスタＭｎ９、Ｍｎ１０、Ｍｎ１１、Ｍｎ１２、及び抵抗Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２は、それぞれ同一特性を持つトランジスタ及び抵抗であるものとして説明する。この場合、出力信号ＣＭＰ７ｏｕｔＰ、ＣＭＰ７ｏｕｔＮ、ＣＭＰ８ｏｕｔＰ、ＣＭＰ８ｏｕｔＮの電圧値の絶対値は｜ＣＭＰ７ｏｕｔＰ｜＝｜ＣＭＰ７ｏｕｔＮ｜＝｜ＣＭＰ８ｏｕｔＰ｜＝｜ＣＭＰ８ｏｕｔＮ｜となる。ただし、出力信号ＣＭＰ７ｏｕｔＰ、ＣＭＰ７ｏｕｔＮ、ＣＭＰ８ｏｕｔＰ、ＣＭＰ８ｏｕｔＮの電圧値をそれぞれＣＭＰ７ｏｕｔＰ、ＣＭＰ７ｏｕｔＮ、ＣＭＰ８ｏｕｔＰ、ＣＭＰ８ｏｕｔＮとする。以下では、差動出力信号ＣＭＰ８ｏｕｔは差動出力信号ＣＭＰ７ｏｕｔと同様であるので差動出力信号ＣＭＰ７ｏｕｔについてのみ説明する。ここで、入力信号ＳＩＮＰ及びＳＩＮＮの電圧値をそれぞれＳＩＮＰ及びＳＩＮＮとすると、差動比較回路ＣＭＰ７における差動入力信号ＳＩＮと差動出力信号ＣＭＰ７ｏｕｔの電圧増加率は式（９）で表される。更に、式（９）のｇｍに式（２）を代入すると式（１９）が得られる。ただし、入力信号ＩＮＰ及びＳＩＮＮが同じ電圧として｜ＳＩＮＰ｜＝｜ＳＩＮＮ｜＝ＳＩＮと表し、差動出力信号ＣＭＰ７ｏｕｔの振幅をＣＭＰ７ｏｕｔ＝ＣＭＰ７ｏｕｔＰ−ＣＭＰ７ｏｕｔＮとする。

式（１９）を温度係数Ｋで微分し、温度変化に対する差動出力信号ＣＭＰ７ｏｕｔの振幅の変化量を式で表すと、式（２０）のようになる。このため、図７に示すように、差動出力信号ＣＭＰ７ｏｕｔ及び８ｏｕｔの振幅は、周辺温度の増加に伴って減少する。

以上のように、式（９）及び式（１８）と、式（２０）を参照して、オフセット電圧Ｖｏｆｆ１（ノードＮ１４における電圧Ｖｃ）の電圧値の温度による変動量と、差動出力信号ＣＭＰ７ｏｕｔ及びＣＭＰ８ｏｕｔの振幅の温度による変動量は、両者とも１／２Ｋ^１／２に応じて決まる。本発明では、温度による差動出力信号ＣＭＰ７ｏｕｔ及びＣＭＰ８ｏｕｔの変動に追随するようにオフセット電圧Ｖｏｆｆ１が温度によって変更する必要がある。このため、オフセット電圧Ｖｏｆｆ１の電圧値の温度による変動量と、差動出力信号ＣＭＰ７ｏｕｔ及びＣＭＰ８ｏｕｔの振幅の温度による変化量とが等しくなるように設定されることが好ましい。このような条件となるように、式（１７）と式（２０）から式（２１）が得られる。

従って、本発明では、式（２１）が成り立つような定電流源Ｉｂ２１、抵抗Ｒ９、抵抗Ｒ２１が用いられることが好ましい。ただし、抵抗Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２は同じ抵抗値、抵抗Ｒ２０、Ｒ２１は同じ抵抗値である。又、ＮＭＯＳトランジスタＭｎ９、Ｍｎ１０、Ｍｎ１１、Ｍｎ１２、Ｍｎ２０、Ｍｎ２１及びＰＭＯＳトランジスタＭｐ１には、式（２１）が成り立つような温度係数Ｋ（ゲート幅Ｗ、ゲート長Ｌ、ゲート酸化膜容量Ｃｏｘ、キャリア移動度μ）を有するＭＯＳトランジスタが利用されることが好ましい。このような素子を組合せることによって、差動比較回路ＣＭＰ７及びＣＭＰ８０の周辺温度による差動出力信号ＣＭＰ７ｏｕｔ及びＣＭＰ８ｏｕｔの振幅の変動と、温度補償回路Ｃ１の周辺温度によるオフセット電圧Ｖｏｆｆ１の変動が等しくなる。

式（２１）が成り立つように構成された入力信号検出回路における差動出力信号ＣＭＰ７ｏｕｔ（ＣＭＰ８ｏｕｔ）の振幅と、オフセット電圧Ｖｏｆｆの温度特性を図８に示す。周辺温度が高くなるにつれて差動出力信号ＣＭＰ７ｏｕｔ及びＣＭＰ８ｏｕｔの振幅が減少した分、これと同様な変動量でオフセット電圧Ｖｏｆｆ１も減少する。

図３は、本発明による入力信号検出回路に、検出可能な閾値振幅を有する差動入力信号ＳＩＮが入力したときの差動出力信号７ｏｕｔ及び８ｏｕｔの波形を示す図である。ここでは、周辺温度が低温（−２５℃）の場合と高温（７５℃）の場合の波形を示す。

温度補償回路Ｃ１からの制御信号によって、差動比較回路ＣＭＰ７の直流動作電圧Ｖｏ７０Ｐ（Ｖｏ７０Ｎ）と、差動比較回路ＣＭＰ８０の直流動作電圧Ｖｏ８０Ｐ（Ｖｏ８０Ｎ）とにオフセット電圧Ｖｏｆｆ１分だけ電位差が生まれる。ここで周辺温度が−２５℃の場合、オフセット電圧Ｖｏｆｆ１は４０ｍＶであり、直流動作電圧Ｖｏ７０Ｐ（Ｖｏ７０Ｎ）は８００ｍＶ、直流動作電圧Ｖｏ８０Ｐ（Ｖｏ８０Ｎ）は７６０ｍＶとなる。又、周辺温度が−２５℃における差動出力信号ＣＭＰ７及びＣＭＰ８０の振幅（最大振幅）は、ともに５０ｍＶである。一方、周辺温度が７５℃の場合、オフセット電圧Ｖｏｆｆ１は２５ｍＶに１５ｍＶ減少し、直流動作電圧Ｖｏ７０Ｐ（Ｖｏ７０Ｎ）は８００ｍＶ、直流動作電圧Ｖｏ８０Ｐ（Ｖｏ８０Ｎ）は７７５ｍＶとなる。又、周辺温度が７５℃における差動出力信号ＣＭＰ７及びＣＭＰ８０の振幅（最大振幅）は、ともに３５ｍＶとなり、−２５℃のときと比べ１５ｍＶ減少する。すなわち、周辺温度の増加に伴い、差動出力信号の振幅及びオフセット電圧は同じ変動量で減少する。換言すると、差動出力信号ＣＭＰ７及びＣＭＰ８の振幅の温度特性と、オフセット電圧Ｖｏｆｆ１の温度特性は反比例の関係を示す。このため、差動出力信号ＣＭＰ７及びＣＭＰ８０は、温度が上昇しても従来技術のように離隔することなく、一定量（ここでは１０ｍＶ）の重なりを示す。従って、本発明によれば、周辺温度に影響されずに所望の振幅をもつ入力差動信号ＳＩＮを検出することができる。

２．第２の実施の形態
図１０を参照して、本発明による入力信号検出回路の第２の実施の形態を説明する。図２は、入力信号検出回路の第２の実施の形態における構成を示す回路図である。第２の実施の形態における入力信号検出回路は、第１の実施の形態における入力信号検出回路の温度補償回路Ｃ１に替えて、制御信号の大きさを切り替えるスイッチ回路ＳＷ５２を備える温度補償回路Ｃ２を備える。その他の構成は、第１の実施の形態と同じであるので、以下では、温度補償回路Ｃ２について説明する。

温度補償回路Ｃ２は、第１の実施の形態における温度補償回路Ｃ２に加えてＮＭＯＳトランジスタＭｎ５２とスイッチ回路ＳＷ５２を備える。スイッチ回路ＳＷ５２は２つの端子を有し、一端はＮＭＯＳトランジスタＭｎ５２のゲートと接続され、他端はノードＮ１５を介してＮＭＯＳトランジスタＭｎ２１のゲート、ＮＭＯＳトランジスタＭｎ２０のゲートとドレイン及び定電流源Ｉｂ２１に接続される。ＮＭＯＳトランジスタＭｎ５２のドレインは、ノードＮ１４及び抵抗２０を介して電源ＶＤＤに接続され、ソースは接地される。又、ＮＭＯＳトランジスタＭｎ５２のゲートは、スイッチ回路ＳＷ５２を介してノードＮ１５（Ｍｎ２０のゲートとドレイン及び定電流源Ｉｂ２１）に接続される。

次に、温度補償回路Ｃ２の動作を説明する。スイッチ回路ＳＷ５２がＯＦＦ状態である場合、温度補償回路Ｃ２は、第１の実施の形態における温度補償回路Ｃ１と同じ動作を行う。スイッチ回路ＳＷ５２がＯＮ状態である場合、ＮＭＯＳトランジスタＭｎ２０、ＭＮ２１、ＭＮ５２によってカレントミラー回路が形成される。このときノードＮ１４の電圧値Ｖｃは、スイッチ回路ＳＷ５２がｏｆｆ状態の時の電圧値Ｖｃと異なる値を示す。すなわち、本実施の形態における入力信号検出回路は、スイッチ回路ＳＷ５２によってオフフセット電圧Ｖｏｆｆ１の電圧値を異なる値に切り替えることができる。第１の実施の形態では、入力信号検出回路が検出可能な差動入力信号ＳＩＮの振幅値の限界値（検出閾値電圧）は、１つのみが設定されているが、第２の実施の形態では、２種類の検出閾値電圧の中から所望の検出閾値電圧を選択して利用することができる。尚、本実施の形態では、一組のスイッチＳＷ５２及びＮＭＯＳトランジスタＭｎ５２を温度補償回路Ｃ１に追加した構成を示したが、同様な接続により複数組のスイッチ及びＭＯＳトランジスタを温度補償回路Ｃ１に追加した構成でも構わない。この場合、入力信号検出回路は、所望の検出閾値電圧を複数の検出閾値電圧から選択できる。

以下に、スイッチ回路ＳＷ５２がＯＮ状態のときにおける入力信号検出回路の動作原理を説明する。

温度補償回路Ｃ２について、ＮＭＯＳトランジスタＭｎ２１とＭｎ５２が同一構造、同一サイズの場合、スイッチ回路ＳＷ５２がＯＮ状態の時、第１の実施の形態におけるＮＭＯＳトランジスタＭｎ２１ゲート幅が２倍になった構成と等価となる。上述のように温度係数Ｋはゲート幅に比例するため、スイッチ回路ＳＷ５２がＯＮ状態の場合、ＯＦＦ状態の時に比べて温度係数Ｋは２倍となる。すなわち、スイッチ回路ＳＷ５１がＯＮ状態になると、第１の実施の形態と等価な構成及び動作を示すが、温度係数ＫはＮＭＯＳトランジスタＭｎ２１及びＭＮ５４によって決まる値（ここでは、ＯＦＦ状態のときの２倍）となる。

式（１６）を参照して、電流Ｉｍｎ２１は、温度係数Ｋの増加に伴い増加するため、式（１８）よりノード１４における電圧Ｖｃは、温度係数Ｋの増加に伴い減少する。すなわち、スイッチ回路ＳＷ５２がＯＮ状態のときのオフセット電圧Ｖｏｆｆ１は、ＯＦＦ状態の時よりも小さい値となる。このため、本実施の形態における入力信号検出回路は、スイッチ回路ＳＷ５２をＯＮ状態にすることで、ＯＦＦ状態の時に比べて小さな振幅の差動入力信号ＳＩＮを検出することができる。

ここで、スイッチ回路ＳＷ５２がＯＮ状態の場合、上述のように、温度係数Ｋが異なるが第１の実施の形態と等価な回路となるため、第１の実施の形態で説明したように、温度補償回路Ｃ２から出力される制御信号（電圧Ｖｃ＝オフセット信号Ｖｏｆｆ１）の温度に対する変動量と、差動出力信号ＣＭＰ７ｏｕｔ及びＣＭＰ８ｏｕｔの温度に対する変動量は同じとなる。このため、スイッチ回路ＳＷ５２がＯＮ状態においても、差動出力信号ＣＭＰ７ｏｕｔ及びＣＭＰ８ｏｕｔの温度による変動に追随してオフセット電圧Ｖｏｆｆ１が変動するため、温度による検出ムラを抑制することができる。

以上のように、本実施の形態における入力信号検出回路は、スイッチ回路ＳＷ５２によって複数の検出閾値電圧から所望の検出閾値電圧を選択することができる。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。第１及び第２の実施の形態では、ＮＭＯＳトランジスタを用いた差動比較回路について説明したが、ＰＭＯＳトランジスタを用いた差動比較回路でも構わない。この場合、オフセット調整回路Ａ１は、ＰＭＯＳトランジスタＭｐ１に替えてＰＭＯＳトランジスタを備える。更に、温度補償回路Ｃ１（Ｃ２）内のＮＭＯＳトランジスタは、ＰＭＯＳトランジスタでも構わない。

図１は、従来技術による入力信号検出回路の構成図である。 図２は、入力信号検出回路の入力信号検出動作を示すタイミングチャートである。 図３は、従来技術による入力信号検出回路の温度変化における信号検出結果を示す一例である。 図４は、本発明による入力信号検出回路の第１の実施の形態における構成図である。 図５は、本発明に係る温度補償回路内における電流Ｉｍｎの温度特性を示す図である。 図６は、本発明に係るオフセット電圧の温度特性を示す図である。 図７は、本発明に係る差動出力信号の振幅の温度特性を示す図である。 図８は、本発明に係る差動出力信号の振幅とオフセット電圧の温度特性の比較を示す図である。 図９は、本発明による入力信号検出回路の温度変化における信号検出結果を示す一例である。 図１０は、本発明による入力信号検出回路の第２の実施の形態における構成図である。

符号の説明

ＳＩＮ：差動入力信号
ＳＩＮＰ、ＳＩＮＮ：入力信号
ＣＭＰ７ｏｕｔＰ、ＣＭＰ８ｏｕｔＰ、ＣＭＰ７ｏｕｔＮ、ＣＭＰ８ｏｕｔＮ、Ｓｏｕｔ：出力信号
ＣＭＰ７ｏｕｔ、ＣＭＰ８ｏｕｔ：差動出力信号
Ｓｏｕｔ３Ｐ、Ｓｏｕｔ３Ｎ：２値化信号
ＣＭＰ７、ＣＭＰ８０：差動比較回路
ＥＯＲ３：差動排他的論理和回路
Ｃ１、Ｃ２：温度補償回路
Ａ１：オフセット調整回路
ＡＭＰ１：演算増幅回路
Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２、Ｒ２０、Ｒ２１：抵抗
Ｎ９、Ｎ１０、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ１５：ノード
Ｍｎ９、Ｍｎ１０、Ｍｎ１１、Ｍｎ１２、Ｍｎ２０、Ｍｎ２１、Ｍｎ５２：ＮＭＯＳトランジスタ
Ｍｐ１：ＰＭＯＳトランジスタ
ＳＷ２１：スイッチ回路
Ｉｂ７、Ｉｂ８、Ｉｂ２１：電流源
Ｖｏｆｆ１：オフセット電圧

Claims (11)

1. 入力される差動入力信号に応じた複数の差動出力信号を出力する複数のコンパレータと、
   前記複数のコンパレータのそれぞれからの差動出力信号の排他的論理和を出力する差動排他的論理和回路と、
   を具備し、
   前記複数のコンパレータの少なくとも１つは、外部からの制御信号に応じて自身の直流動作電圧を変更する
   入力信号検出回路。
2. 請求項１に記載の入力信号検出回路において、
   周辺温度に応じた電圧値の制御信号を出力する温度補償回路を更に具備し、
   前記複数のコンパレータは、
   前記差動入力信号を増幅し、第１の差動出力信号を出力する第１のコンパレータと、
   前記差動入力信号を増幅し、第２の差動出力信号を出力する第２のコンパレータとを備え、
   前記第２のコンパレータは、前記制御信号に応じた大きさのオフセット電圧を、前記第２の差動出力信号に与えるオフセット調整回路を備え、
   前記差動排他的論理和回路は、前記第１の差動出力信号の正相信号と前記第２の差動出力信号の逆相信号からなる差動信号と、前記第２の差動出力信号の正相信号と前記第１の差動出力信号の逆相信号からなる差動信号との排他的論理和を出力する
   入力信号検出回路。
3. 請求項２に記載の入力信号検出回路において、
   前記第１差動出力信号の振幅、及び前記第２差動出力信号の振幅の温度特性と、前記制御信号の電圧値の温度特性は反比例の関係を示す
   入力信号検出回路。
4. 請求項２又は３に記載の入力信号検出回路において、
   前記第１のコンパレータは、第１定電流源に共通接続される２つのトランジスタを有する第１差動対と、前記第１差動出力信号を出力する第１ノード対を介して前記第１差動対に接続される第１負荷抵抗対とを備え、
   前記第２のコンパレータは、第２定電流源に共通接続される２つのトランジスタを有する第２差動対と、前記第２差動出力信号を出力する第２ノード対を介して前記第２差動対に接続される第２負荷抵抗対とを備え、
   前記第２負荷抵抗対は、前記オフセット調整回路を介して電源に共通接続され、
   前記オフセット調整回路は、前記温度補償回路から供給される電圧に応じて前記負荷抵抗に流れる電流を制御する
   入力信号検出回路。
5. 請求項４に記載の入力信号検出回路において、
   前記温度補償回路は、カレントミラー回路を備え、
   前記カレントミラー回路は、ゲートが相互に接続される第１トランジスタと第２トランジスタとを有し、
   前記第１トランジスタは、第３定電流源と第１抵抗との間に設けられ、
   前記第２トランジスタは、一端が前記電源に接続される第２抵抗と、前記第１抵抗との間に設けられ、
   前記温度補償回路は、前記第２トランジスタと前記第２抵抗との接続ノードから前記オフセット調整回路に対し前記制御信号を出力する
   入力信号検出回路。
6. 請求項４から６いずれか１項に記載の入力信号検出回路において、
   前記オフセット調整回路は、ボルテージフォロアを構成する第３トランジスタ及び演算増幅器を備え、
   前記第３トランジスタは、前記電源と前記第２負荷抵抗対との間に設けられ、
   前記演算増幅器は、前記温度補償回路に接続される第１入力端子と、前記第３トランジスタ及び前記第２負荷抵抗対に接続される第２入力端子と、前記第３トランジスタのゲートに接続され、前記第３トランジスタを介して前記第２入力端子に帰還する出力端子とを有する
   入力信号検出回路。
7. 請求項６に記載の入力信号検出回路において、
   前記第１及び第２トランジスタは、Ｎチャネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、前記第３トランジスタはＰチャネル型ＭＯＳトランジスタである
   入力信号検出回路。
8. 請求項６に記載の入力信号検出回路において、
   前記第１及び第２トランジスタは、Ｐチャネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、前記第３トランジスタはＮチャネル型ＭＯＳトランジスタである
   入力信号検出回路。
9. 請求項２から８いずれか１項に記載の入力信号検出回路において、
   前記温度補償回路は、複数の制御信号から前記制御信号を選択するスイッチ回路を更に備える入力信号検出回路。
10. 請求項５から８いずれか１項に記載の入力信号検出回路において、
    前記温度補償回路は、
    ドレインが前記接続ノードに接続され、ソースが前記第２トランジスタのドレインに接続される第４トランジスタと、
    一端が前記第１トランジスタのドレイン及びゲートに接続され、他端が前記第４トランジスタのゲートに接続されるスイッチ回路と、
    を更に備える入力信号検出回路。
11. 請求項１０に記載の入力信号検出回路において、
    前記第４トランジスタの導電型は、前記第１及び前記第２トランジスタの導電型と同じである
    入力信号検出回路。

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