KR100932870B1 - 입력 신호 검출 회로 - Google Patents

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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

입력 신호 검출 회로는 차동 입력 신호에 응답하여 복수의 차동 출력 신호를 각각 출력하도록 구성된 복수의 비교기, 및 복수의 비교기로부터 출력된 복수의 차동 출력 신호로부터 배타적 OR 결과 신호를 출력하도록 구성된 차동 배타적 OR 회로를 포함한다. 복수의 비교기 중 적어도 하나에서, DC 동작 전압은 비교기에 공급된 제어 신호에 응답하여 변화된다.
Figure R1020080021303
입력 신호 검출 회로, 비교기, 배타적 OR 회로

Description

입력 신호 검출 회로{INPUT SIGNAL DETECTING CIRCUIT}
본 발명은 차동 신호를 검출하는 입력 신호 검출 회로에 관한 것이다.
최근, 컴퓨터 사이의 데이터 전송이 병렬 전송으로부터 전송 속도가 고속인 직렬 전송으로 변경되었다. 신호가 송신 및 수신될 때 신호의 수신을 인식하는 회로 (이하, 입력 신호 검출 회로라 칭함) 가, USB (Universal Serial Bus), PCI-Express (Peripheral Component Interconnect), SATA (Serial AT Attachment), 및 SAS (Serial Attached Small Computer System Interface) 와 같은 다수의 인터페이스에서의 물리층에서 표준화되었다. 또한, 각각의 표준은 입력 신호 진폭의 값을 정의한다. 이러한 표준화된 회로가 정상적으로 동작하기 위해서는, 입력 신호가, 회로의 사용 환경에 관계없이, 표준의 범위내의 진폭을 갖는 것이 중요하다.
회로가 사용되는 환경에서 특히 중요한 요인중의 하나가 온도이다. 통상적으로, 다수의 경우에서, 인터페이스 유닛은 아날로그 회로를 사용하며, 아날로그 회로는 차동 비교 회로를 사용한다. 또한, 차동 비교 회로는 트랜지스터 및 저항과 같은 엘리먼트를 사용한다. 트랜지스터는 전송 컨덕턴스 (S) (이하, gm 이라 칭함) 을 가지며, 차동 비교 회로의 전압 증폭율은 부하 저항 및 gm 에 기초 하여 결정된다. 트랜지스터의 게이트 산화막의 두께가 Tox 로 표현되고, 게이트 산화막의 유전 상수는 εox 로 표현되고, 진공 유전 상수는 εo 로 표현되며, 캐리어의 이동도는 μ 로 표현될 때, 게이트 산화막의 커패시턴스 (Cox) 는 아래의 수학식 (1) 로 표현된다.
[수학식 1]
Figure 112008016765580-pat00001
또한, 게이트 산화막의 커패시턴스 (Cox) 와 캐리어 이동도 (μ) 의 곱은 β 로 표현되고, 트랜지스터의 드레인과 소스 사이를 흐르는 전류는 Ids 로 표현되고, 트랜지스터의 게이트 폭은 W 로 표현되며, 트랜지스터의 게이트 길이는 L 로 표현될 때, 전송 컨덕턴스 (gm) 는 아래의 수학식 (2) 로 표현될 수 있다.
[수학식 2]
Figure 112008016765580-pat00002
수학식 (2) 를 참조하면, 전송 컨덕턴스 (gm) 는 곱 (β) 및 전류 (Ids) 가 포함되기 때문에, 온도에 따라 변화한다. 온도에 의존하는 이러한 gm 의 변동은 차동 비교 회로의 출력 진폭에 영향을 미친다. 즉, 차동 비교 회로의 출력 진폭은 온도에 기초하여 증가되거나 감소된다. 차동 비교 회로가 적용되는 입 력 신호 검출 회로는 표준의 범위내의 입력 신호가 검출될 수 없는 온도 조건을 가진다.
입력 신호 검출 회로의 하나의 종래의 예가 일본 공개 특허 공보 (JP-P2006-054742A : 제 1 종래의 예) 이다. 도 1 은 제 1 종래의 예에 개시되어 있는 입력 신호 검출 회로의 구성을 도시한다. 도 1 을 참조하면, 종래의 입력 신호 검출 회로는 차동 비교 회로 (CMP7 및 CMP8) 및 배타적 OR (EOR3) 를 포함한다. 이하, N-채널 MOS (금속 산화물 반도체) 트랜지스터 및 P-채널 MOS 트랜지스터를 각각 NMOS 트랜지스터 및 PMOS 트랜지스터라 칭한다. 차동 비교 회로 (CMP7) 는 차동 쌍으로서 NMOS 트랜지스터 (Mn9 및 Mn10), 부하 저항으로서 기능하는 저항 (R9 및 R10), 및 정전류원 (Ib7) 을 포함한다. 정전류원 (Ib7) 의 일단은 NMOS 트랜지스터 (Mn9 및 Mn10) 의 소스에 접속되며, 저항 (R9) 의 일단은 NMOS 트랜지스터 (Mn9) 의 드레인에 접속되며, 저항 (R10) 의 일단은 NMOS 트랜지스터 (Mn10) 의 드레인에 접속된다. 저항 (R9) 의 타단 및 저항 (R10) 의 타단은 전원 전압 (VDD) 에 접속된다. 정전류원 (Ib7) 의 타단은 접지된다. 차동 비교 회로 (CMP8) 는 차동 쌍으로서 NMOS 트랜지스터 (Mn11 및 Mn12), 부하 저항으로서 기능하는 저항 (R11 및 R12), 오프셋 전압 (Voff1) 을 공급하기 위한 저항 (Rb1), 및 정전류원 (Ib8) 을 포함한다. 정전류원 (Ib8) 의 일단은 NMOS 트랜지스터 (Mn11 및 Mn12) 의 소스에 접속되며, 저항 (R11) 의 일단은 NMOS 트랜지스터 (Mn11) 의 드레인에 접속되며, 저항 (R12) 의 일단은 NMOS 트랜지스터 (Mn12) 의 드레인에 접속된다. 저항 (R11) 의 타단 및 저항 (R12) 의 타단은 저항 (Rb1) 의 일단에 접속되며, 저항 (Rb1) 의 타단은 전원 전압 (VDD) 에 접속된다. 정전류원 (Ib8) 의 타단은 접지된다.
NMOS 트랜지스터 (Mn9 및 Mn11) 의 게이트는, 입력 신호 (SINP) 가 공급되는 입력 단자에 접속되며, NMOS 트랜지스터 (Mn10 및 Mn12) 의 게이트는, 입력 신호 (SINN) 가 공급되는 입력 단자에 접속된다. NMOS 트랜지스터 (Mn9) 는 노드 (N9) 를 통해 저항 (R9) 에 접속된다. NMOS 트랜지스터 (Mn10) 는 노드 (N10) 를 통해 저항 (R10) 에 접속된다. NMOS 트랜지스터 (Mn11) 는 노드 (N11) 를 통해 저항 (R11) 에 접속된다. NMOS 트랜지스터 (Mn12) 는 노드 (N12) 를 통해 저항 (R12) 에 접속된다. 포지티브 (정) 위상 신호로서 출력 신호 (CMP7outP) 및 네거티브 (역) 위상 신호로서 출력 신호 (CMP7outN) 로 이루어진 차동 출력 신호 (CMP7out) 가 노드 (N9 및 N10) 로부터 출력된다. 포지티브 (정) 위상 신호로서 출력 신호 (CMP8outP) 및 네거티브 (역) 위상 신호로서 출력 신호 (CMP8outN) 로 이루어진 차동 출력 신호 (CMP8out) 가 노드 (N11 및 N12) 로부터 출력된다. 배타적 OR (EOR3) 는 노드 (N9 내지 N12) 에 접속되며, 차동 출력 신호 (CMP7out) 와 차동 출력 신호 (CMP8out) 사이의 배타적 OR 결과의 신호 (출력 신호 Sout (2진 신호 Sout3P 및 Sout3N)) 를 출력한다.
도 2A, 2B 및 2C 는 종래의 예에 따른 입력 신호 검출 회로의 노드에서의 동작 신호의 타이밍 차트이다. 도 2A 를 참조하면, 차동 입력 신호 (SIN) 는 포지티브 위상 신호로서 입력 신호 (SINP) 및 네거티브 위상 신호로서 입력 신호 (SINN) 로 구성되며, 입력 신호 검출 회로에 공급된다. 차동 입력 신호 (SIN) 의 검출이 시간 t1 과 시간 t5 사이에서 요구되지 않으며, 차동 입력 신호 (SIN) 의 검출이 시간 t5 와 시간 t9 사이에서 요구된다는 것을 가정한다. 입력 신호 (SINP) 는 NMOS 트랜지스터 (Mn9 및 Mn11) 에 공급되며, 입력 신호 (SINN) 는 NMOS 트랜지스터 (Mn10 및 Mn12) 에 공급된다. 차동 비교 회로의 부하 저항이 RL 인 것으로 가정되고 차동 비교 회로로의 입력 신호의 전압 (진폭) 이 Vin 인 것으로 가정될 때, 차동 비교 회로로부터의 출력 신호의 전압 (진폭) (Vo) 은 아래의 수학식 (3) 으로 표현된다.
[수학식 3]
Figure 112008016765580-pat00003
여기서, 입력 신호 (SINP 및 SINN) 의 전압은 SINP 및 SINN 인 것으로 각각 가정되고, 출력 신호 (CMP7outP, CMP7outN, CMP8outP 및 CMP8outN) 의 전압은 CMP7outP, CMP7outN, CMP8outP 및 CMP8outN 인 것으로 각각 가정되며, 부하 저항으로서 저항 (R9, R10, R11 및 R12) 의 저항값은 R9, R10, R11 및 R12 인 것으로 각각 가정된다. 이 때, 수학식 (3) 은 아래의 수학식 (4) 및 (5) 로 표현된다.
[수학식 4]
Figure 112008016765580-pat00004
[수학식 5]
Figure 112008016765580-pat00005
여기서, R9 = R10 이고 R11 = R12 이다.
수학식 (4) 및 (5) 에 의해 나타낸 바와 같이, 입력 신호 SIN (SINP-SINN) 은, 차동 비교 회로 (CMP7 및 CMP8) 의 전압 증폭율로서 gm × R9 및 gm × R11 의 값 만큼 증폭되며, 차동 비교 회로 (CMP7 및 CMP8) 의 차동 출력 신호 CMP7out (CMP7outP - CMP7outN) 및 CMP8out (CMP8outP - CMP8outN) 로서 출력된다. (도 2B 참조).
차동 비교 회로 (CMP7) 의 출력 신호 (CMP7outP 및 CMP7outN) 의 DC 동작 전압 (Vo7P 및 Vo7N) 은 전원 전압 (VDD), 저항 (R9 및 R10) 및 정전류원 (Ib7 (전류값 Ib7)) 을 사용함으로써 아래의 수학식 (6) 및 (7) 로부터 결정된다.
[수학식 6]
Figure 112008016765580-pat00006
[수학식 7]
Figure 112008016765580-pat00007
한편, 차동 비교 회로 (CMP8) 의 출력 신호 (CMP8outP 및 CMP8outN) 의 DC 동작 전압 (Vo8P 및 Vo8N) 은 전원 전압 (VDD) 및 저항 (Rb1 (저항값 Rb1), R11 및 R12) 을 사용함으로써 계산된다. 전원 전압 (VDD), 저항 (R9 및 R10, R11 및 R12), 및 정전류원 (Ib7 및 Ib8) 이 동일한 전원, 동일한 저항 및 동일한 전류원일 때, DC 동작 전압 (Vo8P 및 Vo8N) 및 DC 동작 전압 (Vo7P 및 Vo7N) 은 아래의 수학 식 (8) 에 표시된 오프셋 전압 (off1) 만큼 분리된다.
[수학식 8]
Figure 112008016765580-pat00008
이러한 환경하에서, 차동 입력 신호 (SIN) 의 진폭 (SINP - SINN) 은 시간 t1 과 시간 t5 사이에서 작다. 그 결과, 차동 비교 회로 (CMP7) 의 차동 출력 신호 (CMP7out) 및 차동 비교 회로 (CMP8) 의 차동 출력 신호 (CMP8out) 는 교차하지 않는다. 한편, 차동 입력 신호 (SIN) 의 진폭이 시간 t5 와 시간 t9 사이에서 크기 때문에, 차동 출력 신호 (CMP7out) 및 차동 출력 신호 (CMP8out) 은 교차한다. 배타적 OR (EOR3) 는 출력 신호 (CMP7outP) 와 출력 신호 (CMP8outN) 를 비교하며, 출력 신호 (CMP7outP) 가 출력 신호 (CMP8outN) 보다 전압에서 높은 경우에, 논리 레벨 "1" 인 것으로 판정하며, 출력 신호 (CMP7outP) 가 출력 신호 (CMP8outN) 보다 전압에서 낮은 경우에, 논리 레벨 "0" 인 것으로 판정한다. 동시에, 배타적 OR (EOR3) 는 출력 신호 (CMP7outN) 및 출력 신호 (CMP8outP) 를 비교하며, 출력 신호 (CMP8outP) 가 출력 신호 (CMP7outN) 보다 전압에서 높은 경우에, 논리 레벨 "1" 인 것으로 판정하며, 출력 신호 (CMP8outP) 가 출력 신호 (CMP7outN) 보다 전압에서 낮은 경우에, 논리 레벨 "0" 인 것으로 판정한다.
도 2C 를 참조하면, 이들 2개의 논리 레벨이 모두 "1" 또는 "0" 일 때, 배타적 OR (EOR3) 의 출력 신호들 (Sout3P 및 Sout3N) 사이의 관계에 있어서, 출력 신호 (Sout3N) 는 출력 신호 (Sout3P) 보다 전압에서 높다 (논리 레벨 "1"). 반 대로, 2개의 논리 레벨이 상이할 때, 배타적 OR (EOR3) 의 출력 신호 (Sout3N) 는 출력 신호 (Sout3P) 보다 전압에서 낮다 (논리 레벨 "0"). 이러한 방식으로, 검출될 진폭을 갖는 상이한 입력 신호 (SIN) 가 공급될 때, 논리 레벨 "0" 이 출력 신호 (Sout) 로서 출력된다. 상기 언급한 바와 같이, 종래의 예에 따른 입력 신호 검출 회로는, 오프셋 전압 (Voff1) 이상인 진폭을 갖는 차동 출력 신호 (CMP7out 및 CMP8out) 가 획득되도록 차동 입력 신호 (SIN) 를 검출할 수 있다. 즉, 차동 입력 신호 (SIN) 의 임계 전압 (이하, 검출 임계 전압이라 칭함) 이 수학식 (8) 에 의해 결정된 오프셋 전압 (Voff1) 에 따라 설정되어서, 차동 입력 신호 (SIN) 는 종래의 예에 따른 입력 신호 검출 회로에 의해 검출될 수 있다.
수학식 (4) 및 (5) 에 나타낸 바와 같이, 차동 출력 신호 (CMP7out 및 CMP8out) 의 진폭은 그 값이 온도에 의존하여 변화하는 전송 컨덕턴스 (gm) 에 따라 결정된다. 이러한 이유로, (검출 임계 전압 이상인 진폭을 갖는) 검출가능한 차동 입력 신호 (SIN) 가 공급될 때에도, 정확한 진폭을 갖는 차동 출력 신호 (CMP7out 및 CMP8out) 가 주변 온도의 영향으로 인해 출력될 수 없는 경우가 존재한다.
상기 종래의 회로의 동작에 설명된 수학식 (4) 및 (5) 는 차동 비교 회로의 입력과 출력 사이의 관계를 나타낸다. 통상의 전압 증폭 회로의 전압 증폭율은 (출력 전압) / (입력 전압) = 전압 증폭율 = gm × RL 로서 정의되며, 여기서, RL 은 부하 저항이다. 이것이 종래의 예에 따른 입력 신호 검출 회로의 차동 비교 회로 (CMP7 및 CMP8) 에 적용될 때, 아래의 수학식 (9) 및 (10) 이 획득된다.
[수학식 9]
Figure 112008016765580-pat00009
[수학식 10]
Figure 112008016765580-pat00010
수학식 (2) 에 나타낸 바와 같이, 전송 컨덕턴스 (gm) 에서의 온도 변동은 트랜지스터를 통해 흐르는 전류 및 게이트 산화막의 커패시턴스 (COM) 와 캐리어 이동도 (μ) 의 곱 (β) 으로부터 발생한다. 특히, 캐리어 이동도 (μ) 에서의 온도 변동에 의존하는 전송 컨덕턴스 (gm) 의 온도 변동량이 크고, 이것은 수학식 (9) 및 (10) 으로 나타낸 전압 증폭율에서 심각한 변동을 야기한다. 한편, 오프셋 전압 (Voff1) 이 온도에 대해 안정한 것으로 가정될 때, 차동 입력 신호 (SIN) 의 검출 임계 전압이 안정한 것으로 또한 가정될 수도 있다.
도 3a 및 3b 는, 검출 임계 전압 이상의 진폭을 갖는 차동 입력 신호 (SIN) 가 종래의 예에 따라 입력 신호 검출 회로에 공급될 때, 차동 출력 신호 (7out 및 8out) 의 파형을 도시하는 도면이다. 도 3a 및 3b 는 주변 온도가 -25℃ 및 75℃ 일 때의 파형을 도시한다. 도 3a 및 3b 를 참조하면, 주변 온도가 -25℃ 로부터 75℃ 까지 변화할 때에도, 차동 비교 회로 (CMP7 및 CMP8) 에서의 DC 동작 전압 (Vo7P (Vo7N) 및 Vo8P (Vo8N)) 은 각각 800 mV 및 760 mV 이며, 이들은 거의 변화하지 않는다. 즉, 오프셋 전압은 40 mV 이며, 이것은 온도에 관계없이 일정하다. 한편, 차동 출력 신호 (CMP7out 및 CMP8out) 의 진폭이 온도 -25℃ 에서 50 mV 이더라도, 이들은 75 ℃ 의 온도에서 35 mV 까지 감소한다. 이러한 경우에서, 차동 출력 신호 (7out) 및 차동 출력 신호 (8out) 가 5 mV 만큼 분리되며, 차동 입력 신호 (SIN) 는 검출될 수 없다. 이러한 방식에서, 주변 온도가 증가하기 때문에, 원래 검출가능한 입력 신호가 검출될 수 없는 경우가 있다.
통상적으로, 매우 작은 신호를 검출하는 입력 신호 검출 회로는 높은 감도의 제공과 동시에 오검출의 회피를 강하게 요구한다. 그 결과, 검출 전압 범위, 즉, 검출 임계 전압의 허용가능한 범위 (진폭) 가 좁아진다. 이러한 이유로, 상기 언급한 바와 같은, 주변 온도에 기초하여 초래되는 검출 불규칙성을 감소 또는 제거할 필요가 있다.
따라서, 본 발명의 목적은, 검출 불규칙성을 방지하면서 높은 정확도에서 작은 진폭을 가진 차동 신호를 검출할 수 있는 입력 신호 검출 회로를 제공하는 것이다.
본 발명의 일 양태에서, 입력 신호 검출 회로는, 차동 입력 신호에 응답하여 복수의 차동 출력 신호를 각각 출력하도록 구성된 복수의 비교기, 및 복수의 비교기로부터 출력된 복수의 차동 출력 신호로부터 배타적 OR 결과 신호를 출력하도록 구성된 차동 배타적 OR 회로를 포함한다. 복수의 비교기 중 적어도 하나에서, DC 동작 전압이 비교기에 공급된 제어 신호에 응답하여 변화된다.
본 발명의 또 다른 양태에서, 입력 신호 검출 회로는, 차동 입력 신호를 증폭하고, 제 1 차동 출력 신호를 출력하도록 구성된 제 1 비교기; 주변 온도에 대응하는 전압을 가진 제어 신호를 출력하도록 구성된 온도 보상 회로; 제어 신호를 이용함으로써 차동 입력 신호를 증폭하고, 제 2 차동 출력 신호를 출력하도록 구성된 제 2 비교기; 및 제 1 및 제 2 차동 출력 신호로부터 배타적 OR 결과 신호를 출력 하도록 구성된 차동 배타적 OR 회로를 포함한다.
본 발명의 입력 신호 검출 회로에 따르면, 주변 환경의 영향을 받지 않고 검 출 임계 전압 이상의 입력 신호를 검출할 수 있다. 또한, 검출가능한 차동 입력 신호의 전압이 복수의 검출 임계 전압으로부터 선택될 수 있다.
본 발명의 상기 및 다른 목적들, 이점들 및 특징들은 첨부한 도면과 함께 특정 실시형태의 아래의 설명으로부터 더욱 명백해질 것이다.
본 발명의 입력 신호 검출 회로에 따르면, 주변 환경의 영향을 받지 않고 검출 임계 전압 이상의 입력 신호를 검출할 수 있다. 또한, 검출가능한 차동 입력 신호의 전압이 복수의 검출 임계 전압으로부터 선택될 수 있다.
이하, 본 발명의 실시형태에 따른 입력 신호 검출 회로를 첨부한 도면을 참조하여 상세히 설명할 것이다.
[제 1 실시형태]
이하, 도 4 내지 9 를 참조하여, 본 발명의 제 1 실시형태에 따른 입력 신호 검출 회로를 설명할 것이다.
도 4 는 본 발명의 제 1 실시형태에 따른 입력 신호 검출 회로의 구성을 도시하는 회로도이다. 제 1 실시형태에서의 입력 신호 검출 회로는 포지티브 (정) 위상 신호로서 입력 신호 (SINP) 및 네거티브 (역) 위상 신호로서 입력 신호 (SINN) 로 이루어진 차동 입력 신호 (SIN) 의 진폭을 검출하며, 이 차동 입력 신호 (SIN) 를 2진 신호로 변환하는 회로이다.
제 1 실시형태에 따른 입력 신호 검출 회로는 차동 비교 회로 (CMP7 및 CMP80), 그것의 출력단에 접속된 차동 배타적 OR 회로 (EOR3), 및 오프셋 전압 (Voff1) 을 제어하는 온도 보상 회로 (C1) 를 포함한다. 즉, 제 1 실시형태에 따른 입력 신호 검출 회로는 종래의 예의 입력 신호 검출 회로에서의 차동 비교 회로 (CMP8) 대신에 차동 비교 회로 (CMP80) 을 포함하며, 온도 보상 회로 (C1) 를 또한 포함한다. 이하, 동일한 참조 부호 및 심볼을 종래의 예와 동일한 컴포넌트 및 신호에 할당함으로써 입력 신호 검출 회로를 설명한다. 이 실시형태에서의 차동 비교 회로 (CMP80) 는 종래의 예에서 오프셋을 조정하기 위해 제공된 저항 (Rb1) 대신에, 오프셋 조정 회로 (A1) 를 포함한다. 또한, 온도 보상 회로 (C1) 는 주변 온도에 대응하는 전압 (VC) 을 가진 제어 신호를 오프셋 조정 회로 (A1) 에 출력하며, 오프셋 전압 (Voff1) 을 제어한다.
오프셋 조정 회로 (A1) 는 PMOS 트랜지스터 (Mp1) 및 연산 증폭기 (AMP1) 를 포함하며, 오프셋 전압 (Voff1) 을 차동 출력 신호 (CMP8out) 에 제공한다. PMOS 트랜지스터 (Mp1) 의 소스는 전원 전압 (VDD) 에 접속되며, 그것의 드레인은 노드 (N13) 를 통해 저항 (R11 및 R12) 의 단부의 세트중 하나에 공통으로 접속된다.
연산 증폭기 (AMP1) 의 출력 단자는 PMOS 트랜지스터 (Mp1) 의 게이트에 접속되며, 네거티브 입력 단자는 PMOS 트랜지스터 (Mp1) 의 드레인과 저항 (R11 및 R12) 의 단부의 세트 사이의 노드 (N13) 에 접속된다. 또한, 연산 증폭기 (AMP1) 의 포지티브 입력 단자는 제어 신호를 수신하기 위해 온도 보상 회로 (C1) 에 접속된다. 저항 (R11 및 R12) 의 저항 쌍 및 NMOS 트랜지스터 (Mn11 및 Mn12) 의 차동 쌍은 노드 (N13) 와 접지 전위 사이에 접속된다. 따라서, 연산 증폭기 (AMP) 및 PMOS 트랜지스터 (Mp1) 는 전압 팔로워로서 기능한다. 이러한 구성에서, 온도 보상 회로 (C1) 로부터 포지티브 입력 단자에 공급된 제어 신호의 전압 (VC) 과 동일한 전압이 네거티브 입력 단자에 공급된다.
온도 보상 회로 (C1) 로부터의 제어 신호에 따라, PMOS 트랜지스터 (Mp1) 에서의 소스와 드레인 사이에 인가된 전압이 오프셋 전압 (Voff1) 으로서 차동 출력 신호 (CMP8out) 에 제공된다. 따라서, 차동 비교 회로 (CMP80) 의 DC 동작 전압 (Vo80P (Vo80N)) 이 차동 비교 회로 (CMP7) 의 DC 동작 전압 (Vo70P (Vo70N)) 으로부터 오프셋 전압 (Voff1) 만큼 분리된다. 차동 비교 회로 (CMP7 및 CMP80) 는, DC 동작 전압 (Vo70P 및 Vo80P) 을 중심으로 하여 전압이 왕복하는 출력 신호 (CMP7outP 및 CMP8outP) 를 출력한다. 유사하게, 차동 비교 회로 (CMP7 및 CMP80) 는 DC 동작 전압 (Vo70N 및 Vo80N) 을 중심으로 하여 전압이 왕복하는 출력 신호 (CMP7outN 및 CMP8outN) 를 출력한다. 이하, DC 동작 전압 (Vo70P) 및 DC 동작 전압 (Vo70N) 이 동일한 값을 가지고, DC 동작 전압 (Vo80P) 및 DC 동작 전압 (Vo80N) 이 동일한 값을 갖는다는 가정하에서 설명한다.
제 1 실시형태에 따른 입력 신호 검출 회로는 검출 임계 진폭으로서 소정의 진폭 이상의 진폭을 갖는 차동 입력 신호 (SIN) 를 검출한다. 즉, 입력 신호 검출 회로에서, 검출될 수 있는 차동 입력 신호 (SIN) 의 진폭은 오프셋 전압 (Voff1) 의 값에 따라 결정된다. 따라서, 오프셋 전압 (Voff1) 은 소망하는 검출 임계 진폭에 대응하는 전압으로 설정되도록 요구된다. 구체적으로는, 오프셋 전압 (Voff1) 은 검출 임계 진폭의 차동 입력 신호 (SIN) 에 기초하여 출력된 차동 출력 신호 (CMP7out 및 CMP8out) 의 진폭과 동일한 전압으로 설정된다. 종래의 예에 따른 오프셋 전압 (Voff1) 은 저항 (Rb) 에 따라 결정되는 고정값이다. 그러나, 제 1 실시형태에서의 오프셋 전압 (Voff1) 은 온도 보상 회로 (C1) 에 의해 제어되는 오프셋 조정 회로 (A1) 에 의해 결정되는 가변값이다.
이하, 온도 보상 회로 (C1) 의 구성을 상세히 설명한다. 온도 보상 회로 (C1) 는 오프셋 조정 회로 (A1) 로 전압 (Vc) 의 제어 신호를 출력하고, 오프셋 전압 (Voff1) 을 제어한다. 온도 보상 회로 (C1) 는 NMOS 트랜지스터 (Mn20 및 Mn21), 정전류원 (Ib21), 및 저항 (R20 및 R21) 을 포함한다.
정전류원 (Ib21) 의 일단은 전원 전압 (VDD) 에 접속되며, 정전류원의 타단은 NMOS 트랜지스터 (Mn20) 에 접속된다. NMOS 트랜지스터 (Mn20) 및 NMOS 트랜지스터 (Mn21) 의 각각의 게이트는 서로 접속되어, 전류 미러 회로를 형성한다. NMOS 트랜지스터 (Mn20) 의 게이트 및 드레인은 정전류원 (Ib21) 의 타단에 공통 접속되며, 소스는 저항 (R21) 을 통해 접지된다. NMOS 트랜지스터 (Mn21) 의 드레인은 저항 (R20) 을 통해 전원 전압 (VDD) 에 접속되며, 소스는 접지된다. 또한, NMOS 트랜지스터 (Mn21) 와 저항 (R20) 사이의 노드 (N14) 는 연산 증폭기 (AMP1) 의 포지티브 입력 단자에 접속된다. 이러한 구성에 의해, 노드 (N14) 의 전압이 제어 신호로서 오프셋 조정 회로 (A1) 로 출력된다.
NMOS 트랜지스터 (Mn21) 를 통해 흐르는 전류 (Imn21) 는 입력 신호 검출 회로의 주변 온도에 기초하여 변화한다. 이러한 이유로, 노드 (N14) 의 전압 (Vc), 즉, 제어 신호가 변화한다. 따라서, 온도 보상 회로 (C1) 는 주변 온도에 기초하여 변화되는 제어 신호를 출력할 수 있다. 이 때, 입력 신호 검출 회로에서의 각각의 엘리먼트의 특성은, 제어 신호의 온도 특성 및 차동 출력 신호 (CMP7out 및 CMP8out) 의 진폭의 온도 특성이 서로 동일하도록 설정되는 것이 바람직하다. 이러한 설정을 통해, 오프셋 전압 (Voff1) 은 온도에 의존하는 차동 출력 신호 (CMP7out 및 CMP8out) 의 진폭의 변동에 따라 변화한다. 이러한 이유로, 온도 상승으로 인해 초래되는 차동 출력 신호 (CMP7out) 와 차동 출력 신호 (CMP8out) 사이의 분리를 방지할 수 있다. 즉, 주변 온도로 인해 초래되는 입력 차동 신호의 검출 불규칙성을 억제할 수 있다.
제 1 실시형태에 따른 온도 보상 회로 (C1) 에서, 저항 (R21) 은 전류 미러 회로의 NMOS 트랜지스터 (Mn20) 와 접지 사이에 접속된다. 이러한 이유로, NMOS 트랜지스터 (Mn21) 에서의 소스와 드레인 사이의 전압 (Vgs21) 은, 주변 온도에 기초하는 변동 이후의 NMOS 트랜지스터 (Mn20) 에서의 소스와 드레인 사이의 전압 (Vgs20) 과 정전류 (Ib21) 에 의해 저항 (R21) 양단에 생성된 전압의 합이다. 따라서, Vgs20 ≠ Vgs21 이며, NMOS 트랜지스터 (Mn21) 를 통해 흐르는 전류 (Imn21) 는 온도에 기초하여 변화된다. 따라서, 저항 (R20) 양단의 전압 (Vc) 이 온도에 기초하여 유사하게 변화된다.
한편, 전압 (Vc) 이 공급되는 연산 증폭기 (AMP1) 의 출력 전압은 온도에 의 존하여 변화된다. 연산 증폭기 (AMP1) 에서, 온도에 기초하여 변화되는 출력 전압이 피드백되기 때문에, 노드 (N13) 에서의 전압은, 온도에 의존하는 연산 증폭기 (AMP1) 의 변동이 고려되는 값을 갖는다. 따라서, 바람직하게는, 제 1 실시형태에 따른 입력 신호 검출 회로에서 사용된 연산 증폭기 (AMP1) 는 높은 개방 이득을 가지며, 출력 전압은 온도에 기초하여 변화될 수 있다.
이하, 제 1 실시형태에 따른 입력 신호 검출 회로의 동작 원리 및 이 입력 신호 검출 회로에 필요한 각각의 엘리먼트의 특성을 도 5 내지 9 를 참조하여 설명한다.
먼저, 온도 보상 회로 (C1) 에 의해 제어된 오프셋 전압 (Voff1) 의 온도 특성을 설명한다. NMOS 트랜지스터가 포화 영역에 있을 때, 드레인을 통해 흐르는 전류는 통상적으로 아래의 수학식 (11) 로 표현된다. 여기서, NMOS 트랜지스터를 통해 흐르는 드레인 전류를 Ids, NMOS 트랜지스터의 게이트 폭을 W, 게이트 길이를 L, 게이트와 소스 사이의 전압을 Vgs, 임계 전압을 Vt, 및 게이트 산화막의 커패시턴스 (Cox) 와 캐리어 이동도 (μ) 의 곱을 β 이다고 가정한다.
[수학식 11]
Figure 112008016765580-pat00011
곱 (β) 은 온도에 기초하여 변화한다. 따라서, (βW/2L) 을 온도 계수 (K) 로서 정의할 때, 수학식 (11) 은 아래의 수학식 (12) 로 표현된다.
[수학식 12]
Figure 112008016765580-pat00012
이하, 설명을 간단하게 하기 위해, NMOS 트랜지스터 (Mn20 및 Mn21) 의 파라미터 (특성) 가 서로 동일하며, 온도 계수 (K) 가 서로 동일하다고 가정한다. NMOS 트랜지스터 (Mn21) 에서의 게이트와 소스 사이의 전압을 Vgs21 인 것으로 가정할 때, NMOS 트랜지스터 (Mn21) 에서의 드레인과 소스 사이에 흐르는 전류 (Imn21) 는 수학식 (13) 으로 표현된다.
[수학식 13]
Figure 112008016765580-pat00013
NMOS 트랜지스터 (Mn20) 와 저항 (R21) 을 통해 흐르는 전류를 Ib21 로서 정의할 때, NMOS 트랜지스터 (Mn21) 에서의 게이트와 소스 사이의 전압 (Vgs21) 은 수학식 (14) 로 표현된다 (이것은 NMOS 트랜지스터 (Mn20) 에서의 게이트와 소스 사이의 전압 (Vgs20) 과 저항 (R21) 양단의 전압의 합과 동일). 또한, 전류 (Ib21) 가 흐를 때, NMOS 트랜지스터에서의 게이트와 소스 사이의 전압 (Vgs20) 은 수학식 (12) 를 사용함으로써 수학식 (15) 로 표현된다. 수학식 (13), 수학식 (14) 및 수학식 (15) 로부터, 전류 (Imn21) 는 아래의 수학식 (16) 으로 표현된다.
[수학식 14]
Figure 112008016765580-pat00014
[수학식 15]
Figure 112008016765580-pat00015
[수학식 16]
Figure 112008016765580-pat00016
수학식 (16) 은 정전류 (Ib21) 에 대한 전류 (Imn21) 를 나타낸다. 온도 계수 (K) 는 온도에 기초하여 변화되는 곱 (β) 을 포함한다. 따라서, 수학식 (16) 이 온도 계수 (K) 에 대해 미분될 때, 온도 변화와 관련된 전류 (Imn21) 에서의 변동량이 결정될 수 있다. 수학식 (16) 이 온도 계수 (K) 에 대해 미분될 때, 수학식 (17) :
[수학식 17]
Figure 112008016765580-pat00017
이 획득된다.
수학식 (17) 에서, 우측의 제 2 항은 온도 변화에 대응하는 전류 (Imn21) 의 변동량을 나타낸다. 전류 (Imn21) 의 실제 변동량은 NMOS 트랜지스터의 구조 및 그것을 제조하는 기술에 의존한다. 도 5 는 전류 (Imn21) 와 온도 사이의 관계를 도시하는 온도 특성 도면이다. 도 5 를 참조하면, 곡선 a 는 저항 (R21) 이 0 Ω 을 가질 때의 전류 (Imn21) 의 온도 특성을 나타내고, 곡선 b 는 이 실시형태에서의 전류 (Imn21) 의 온도 특성을 나타낸다 (저항 R21 ≠ 0). 수학 식 (17) 과 도 5 를 참조하면, 저항 R21 이 존재하기 때문에, 제 1 실시형태에 따른 전류 (Imn21) 는 온도의 상승과 함께 증가된다. 곡선 a 는 통상의 전류 미러 회로의 특성을 나타낸다.
전류 (Imn21) 는 저항 (R20) 을 통해 흐른다. 따라서, 노드 (N14) 에서의 전압 (Vc) 은, 전원 전압이 VDD 인 것으로 가정되고 저항 (R20) 의 저항값이 R20 인 것으로 가정될 때 아래의 수학식 (18) 으로 표현된다.
[수학식 18]
Figure 112008016765580-pat00018
전압 (Vc) 은 연산 증폭기 (AMP1) 의 포지티브 입력 단자에 제어 신호로서 공급된다. 연산 증폭기 (AMP1) 및 PMOS 트랜지스터 (Mp1) 가 전압 팔로워 회로를 구성하기 때문에, 전압 (Vc) 은 또한 연산 증폭기 (AMP1) 의 네거티브 입력 단자에 나타난다. 즉, PMOS 트랜지스터 (Mp1) 에서의 드레인과 소스 사이의 전압으로서 오프셋 전압 (Voff1) 은 전압 (Vc) 과 동일하게 된다. 도 6 은 오프셋 전압 (Voff1) 과 온도 사이의 관계를 도시하는 온도 특성 도면을 도시한다. 상기 언급한 바와 같이, 전류 (Imn21) 가 온도 상승에 따라 증가하기 때문에, 오프셋 전압 (Voff1) 은 온도 상승에 따라 감소한다 (도 6 및 수학식 (18)).
다음으로, 차동 출력 신호 (CMP7out 및 CMP8out) 의 진폭의 온도 특성을 이하 설명한다. 설명을 간단하게 하기 위해, NMOS 트랜지스터 (Mn9, Mn10, Mn11 및 Mn12) 는 동일한 특성을 갖는 트랜지스터이며, 저항 (R10, R11 및 R12) 은 동일 한 특성을 갖는 저항이다고 가정한다. 이러한 경우에서, 출력 신호 (CMP7outP, CMP7outN, CMP8outP 및 CMP8outN) 의 전압의 절대값은, │CMP7outP│=│CMP7outN│=│CMP8outP│=│CMP8outN│이 된다. 그러나, 출력 신호 (CMP7outP, CMP7outN, CMP8outP 및 CMP8outN) 의 전압은 각각 CMP7outP, CMP7outN, CMP8outP 및 CMP8outN 인 것으로 가정된다. 차동 출력 신호 (CMP8out) 가 차동 출력 신호 (CMP7out) 와 유사하기 때문에, 이하, 차동 출력 신호 (CMP7out) 만을 설명한다. 입력 신호 (SINP 및 SINN) 의 전압이 각각 SINP 및 SINN 인 것으로 가정될 때, 차동 비교 회로 (CMP7) 에서의 차동 입력 신호 (SIN) 및 차동 출력 신호 (CMP7out) 의 전압 증가율은 수학식 (9) 로 표현된다. 또한, 수학식 (2) 가 수학식 (9) 의 전송 컨덕턴스 (gm) 에 대입될 때, 수학식 (19) 가 획득된다. 그러나, 입력 신호 (SINP 및 SINN) 가 동일한 전압을 갖는다는 가정하에서, │SINP│=│SINN│=SIN 이며, 차동 출력 신호 (CMP7out) 의 진폭은, CMP7out = CMP7outP - CMP7outN 으로서 정의된다.
[수학식 19]
Figure 112008016765580-pat00019
수학식 (19) 가 온도 계수 (K) 에 대해 미분되고, 온도 변화에 대한 차동 출력 신호 (CMP7out) 의 진폭의 변동량이 결정될 때, 수학식 (20) 이 획득된다. 따라서, 도 7 에 도시되어 있는 바와 같이, 차동 출력 신호 (CMP7out 및 CMP8out) 의 진폭은 주변 온도의 상승에 따라 감소한다.
[수학식 20]
Figure 112008016765580-pat00020
상기 언급한 바와 같이, 수학식 (9), (18) 및 (20) 을 참조하면, 온도에 의존하는 오프셋 전압 (Voff1) (노드 (N14) 에서의 전압 (Vc)) 의 변동량 및 온도에 의존하는 차동 출력 신호 (CMP7out 및 CMP8out) 의 진폭의 변동량 모두는 (1/2)K1 /2 에 기초하여 결정된다. 제 1 실시형태에서, 온도에 의존하는 차동 출력 신호 (CMP7out 및 CMP8out) 에서의 변동에 따르기 위해, 오프셋 전압 (Voff1) 은 온도에 기초하여 변화될 필요가 있다. 이러한 이유로, 바람직하게는, 온도에 의존하는 오프셋 전압 (Voff1) 의 변동량 및 온도에 의존하는 차동 출력 신호 (CMP7out 및 CMP8out) 의 진폭의 변동량은 서로 동일하다. 이러한 조건을 얻기 위해, 수학식 (21) 이 수학식 (17) 및 (20) 으로부터 획득된다.
[수학식 21]
Figure 112008016765580-pat00021
따라서, 제 1 실시형태에서, 바람직하게는, 정전류원 (Ib21), 저항 (R9) 및저항 (R21) 이 수학식 (21) 을 충족시키도록 선택된다. 그러나, 저항 (R9, R10, R11 및 R12) 은 저항값이 동일하며, 저항 (R20, R21) 은 저항값이 동일하다. 또한, NMOS 트랜지스터 (Mn9, Mn10, Mn11, Mn12, Mn20 및 Mn21) 및 PMOS 트랜지스터 (Mp1) 에서, 바람직하게는, 온도 계수 (K) (게이트 폭 (W), 게이트 길이 (L), 게이트 산화막 커패시턴스 (Cox) 및 캐리어 이동도 (μ)) 를 갖는 MOS 트랜지스터가 수학식 (21) 을 충족시키기 위해 선택된다. 이러한 엘리먼트의 조합을 통해, 차동 비교 회로 (CMP7 및 CMP8) 에서의 주변 온도에 의존하는 차동 출력 신호 (CMP7out 및 CMP8out) 의 진폭의 변동 및 온도 보상 회로 (C1) 에서의 주변 온도에 의존하는 오프셋 전압 (Voff1) 의 변동이 서로 동일하게 된다.
도 8 은 수학식 (21) 을 충족시키도록 구성된 입력 신호 검출 회로에서의 차동 출력 신호 (CMP7out (CMP8out)) 의 진폭과 오프셋 전압 (Voff1) 의 온도 특성의 관계를 도시한다. 차동 출력 신호 (CMP7out 및 CMP8out) 의 진폭은 주변 온도의 상승에 따라 감소되어서, 오프셋 전압 (Voff1) 은 또한 진폭에서의 감소에 대한 변동량 만큼 감소된다.
도 3a 및 3b 는, 검출가능한 진폭을 갖는 차동 입력 신호 (SIN) 가 제 1 실시형태에 따른 입력 신호 검출 회로에 공급될 때 차동 출력 신호 (7out 및 8out) 의 파형을 도시하는 파형도이다. 도 3a 및 3b 는, 주변 온도가 낮을 때 (-25℃) 및 높을 때 (75℃) 의 파형을 도시한다.
온도 보상 회로 (C1) 로부터의 제어 신호에 응답하여, 오프셋 전압 (Voff1) 에 대한 전압차가, 차동 비교 회로 (CMP7) 의 DC 동작 전압 (Vo70P (Vo70N)) 과 차동 비교 회로 (CMP80) 의 DC 동작 전압 (Vo80P (Vo80N)) 사이에 생성된다. 주변 온도가 -25℃ 일 때, 오프셋 전압 (Voff1) 은 40 mV 이며, DC 동작 전압 (Vo70P (Vo70N)) 은 800 mV 이며, DC 동작 전압 (Vo80P (Vo80N)) 은 760 mV 이다. 또 한, 주변 온도가 -25℃ 일 때, 차동 출력 신호 (CMP7 및 CMP80) 의 진폭 (최대 진폭) 모두는 50 mV 이다. 한편, 주변 온도가 75 ℃ 일 때, 오프셋 전압 (Voff1) 은 15 mV 만큼 25 mV 로 감소되며, DC 동작 전압 (Vo70P (Vo70N)) 은 800 mV 가 되며, DC 동작 전압 (Vo80P (Vo80N)) 은 775 mV 가 된다. 또한, 주변 온도가 75 ℃ 일 때, 차동 출력 신호 (CMP7 및 CMP80) 의 진폭 (최대 진폭) 모두는 35 mV 이며, 이들은 -25℃ 의 경우와 비교하여 15 mV 만큼 감소된다. 즉, 주변 온도의 상승과 관련하여, 차동 출력 신호의 진폭 및 오프셋 전압은 동일한 변동량 만큼 감소된다. 다시 말해서, 차동 출력 신호 (CMP7 및 CMP8) 의 진폭의 온도 특성 및 오프셋 전압 (Voff1) 의 온도 특성은 반비례 관계를 나타낸다. 따라서, 차동 출력 신호 (CMP7 및 CMP80) 는 온도가 상승되더라도 종래의 예와 다르게 분리되지 않으며, 이들은 특정량 (여기서, 10 mV) 의 중복을 나타낸다. 따라서, 제 1 실시형태에 따르면, 주변 온도의 어떠한 영향없이 원하는 진폭을 갖는 입력 차동 신호 (SIN) 를 검출할 수 있다.
(제 2 실시형태)
이하, 본 발명의 제 2 실시형태에 따른 입력 신호 검출 회로를 도 10을 참조하여 설명한다. 도 10 은 제 2 실시형태의 입력 신호 검출 회로의 구성을 도시하는 회로도이다. 제 2 실시형태의 입력 신호 검출 회로는, 제 1 실시형태의 입력 신호 검출 회로의 온도 보상 회로 (C1) 대신에, 제어 신호의 값을 스위칭하는 스위칭 회로 (SW52) 를 포함한다. 다른 컴포넌트들은 제 1 실시형태와 유사하다. 따라서, 이하, 온도 보상 회로 (C2) 를 설명한다.
온도 보상 회로 (C2) 는 제 1 실시형태의 온도 보상 회로 (C1) 에 부가하여, NMOS 트랜지스터 (Mn52) 및 스위칭 회로 (SW52) 를 포함한다. 스위칭 회로 (SW52) 는 2개의 단자를 가지며, 그것의 일단은 NMOS 트랜지스터 (Mn52) 의 게이트에 접속되며, 타단은 노드 (N15) 를 통해 NMOS 트랜지스터 (Mn21) 의 게이트 및 NMOS 트랜지스터 (Mn20) 의 게이트와 드레인 및 정전류원 (Ib21) 에 접속된다. NMOS 트랜지스터 (Mn52) 의 드레인은 노드 (N14) 및 저항 (R20) 을 통해 전원 전압 (VDD) 에 접속되며, 소스는 접지된다. 또한, NMOS 트랜지스터 (Mn52) 의 게이트는 스위칭 회로 (SW52) 를 통해 노드 (N15) (Mn20 의 게이트와 드레인 및 정전류원 (Ib21)) 에 접속된다.
이하, 온도 보상 회로 (C2) 의 동작을 설명한다. 스위칭 회로 (SW52) 가 OFF 상태에 있을 때, 온도 보상 회로 (C2) 는 제 1 실시형태에서의 온도 보상 회로 (C1) 와 동일한 동작을 수행한다. 스위칭 회로 (SW52) 가 ON 상태에 있을 때, NMOS 트랜지스터 (Mn20, Mn21 및 Mn52) 는 전류 미러 회로를 형성한다. 이 때, 노드 (N14) 의 전압 (Vc) 은, 스위칭 회로 (SW52) 가 OFF 상태에 있을 때의 전압 (Vc) 과 상이한 값을 나타낸다. 즉, 제 2 실시형태에서의 입력 신호 검출 회로는 스위칭 회로 (SW52) 에 의해 오프셋 전압 (Voff1) 의 전압값을 상이한 값으로 스위칭할 수 있다. 제 1 실시형태에서, 입력 신호 검출 회로에 의해 검출될 수 있는 차동 입력 신호 (SIN) 의 진폭의 한계값 (검출 임계 전압) 으로서, 단지 1개만이 설정된다. 그러나, 제 2 실시형태에서, 소망하는 검출 임계 전압이 2 종류의 검출 임계 전압으로부터 선택 및 이용될 수 있다. 제 2 실시형태는, 스위 칭 회로 (SW52) 및 NMOS 트랜지스터 (Mn52) 의 하나의 세트가 온도 보상 회로 (C1) 에 추가되는 구성을 갖는다. 그러나, 유사한 접속하에서, 복수의 세트의 스위치 및 MOS 트랜지스터가 온도 보상 회로 (C1) 에 추가되는 구성이 사용될 수도 있다. 이러한 경우에서, 입력 신호 검출 회로에서, 소망하는 검출 임계 전압은 복수의 검출 임계 전압으로부터 선택될 수 있다.
이하, 스위칭 회로 (SW52) 가 ON 상태에 있을 때의 입력 신호 검출 회로의 동작 원리를 설명한다.
온도 보상 회로 (C2) 에서, NMOS 트랜지스터 (Mn21 및 Mn52) 가 구조 및 사이즈에서 동일하며, 스위칭 회로 (SW52) 가 ON 상태에 있을 때, 이것은, 제 1 실시형태에서의 NMOS 트랜지스터 (Mn21) 의 게이트 폭이 2 배인 구성과 등가이다. 상기 언급한 바와 같이, 온도 계수 (K) 는 게이트 폭에 비례한다. 따라서, 스위칭 회로 (SW52) 가 턴 온 (ON) 될 때, 온도 계수 (K) 는 OFF 경우와 비교하여 2 배가 된다. 즉, 스위칭 회로 (SW52) 가 ON 상태로 설정될 때, 온도 보상 회로 (C2) 는 제 1 실시형태와 등가인 구성 및 동작을 나타내지만, 온도 계수 (K) 는 NMOS 트랜지스터 (Mn21 및 Mn52) 에 의해 결정된 값을 갖는다 (여기서, OFF 상태일 때의 2 배).
수학식 (16) 을 참조하면, 전류 (Imn21) 는 온도 계수 (K) 의 증가에 따라 증가된다. 따라서, 수학식 (18) 에 따르면, 노드 (N14) 의 전압 (Vc) 은 온도 계수 (K) 의 증가에 따라 감소된다. 즉, 스위칭 회로 (SW52) 가 턴 온 될 때, 오프셋 전압 (Voff1) 은 OFF 상태 보다 작은 값을 갖는다. 이러한 이유로, 제 2 실시형태에서의 입력 신호 검출 회로는, 스위칭 회로 (SW52) 를 턴 온 함으로써, OFF 상태 보다 작은 진폭을 갖는 차동 입력 신호 (SIN) 를 검출할 수 있다.
스위칭 회로 (SW52) 가 턴 온 될 때, 상기 언급한 바와 같이, 온도 보상 회로 (C2) 는, 온도 계수 (K) 가 상이하더라도, 제 1 실시형태의 온도 보상 회로와 등가이게 된다. 따라서, 제 1 실시형태에서 설명한 바와 같이, 온도 보상 회로 (C2) 에 의해 출력된 제어 신호 (전압 (Vc) = 오프셋 전압 (Voff1)) 의 온도에 의존하는 변동량 및 차동 출력 신호 (CMP7out 및 CMP8out) 의 온도에 의존하는 변동량은 서로 동일하다. 이러한 이유로, 스위칭 회로 (SW52) 가 턴 온 될 때에도, 오프셋 전압 (Voff1) 은 차동 출력 신호 (CMP7out 및 CMP8out) 의 온도에 의존하는 변동에 후속하여 변화한다. 따라서, 온도에 의존하는 검출 불규칙성을 억제할 수 있다.
상기 언급한 바와 같이, 제 2 실시형태에서의 입력 신호 검출 회로는 스위칭 회로 (SW52) 를 통해 복수의 검출 임계 전압으로부터 소망하는 검출 임계 전압을 선택할 수 있다.
상기 언급한 바와 같이, 본 발명의 실시형태들을 상세히 설명하였다. 그러나, 상기 언급한 실시형태들에 특정한 구성이 한정되지 않는다. 본 발명의 범위와 사상으로부터 벗어나지 않는 범위에서의 변화는 본 발명에 포함된다. 제 1 및 제 2 실시형태에서, NMOS 트랜지스터를 이용하는 차동 비교 회로를 설명하였다. 그러나, PMOS 트랜지스터를 이용하는 차동 비교 회로가 이용될 수도 있다. 이러한 경우에서, 오프셋 조정 회로 (A1) 는 PMOS 트랜지스터 (Mp1) 대신 에 PMOS 트랜지스터를 포함한다. 또한, 온도 보상 회로 (C1 (C2)) 에서의 NMOS 트랜지스터는 PMOS 트랜지스터일 수도 있다.
도 1 은 종래의 예에 따른 입력 신호 검출 회로의 구성도.
도 2A 내지 2C 는 입력 신호 검출 회로의 입력 신호 검출 동작을 도시하는 타이밍 차트.
도 3a 및 3b 는 종래의 예에 따른 입력 신호 검출 회로에서의 온도 변동의 신호 검출 결과를 도시하는 예.
도 4 는 본 발명의 제 1 실시형태에 따른 입력 신호 검출 회로의 구성을 도시하는 회로도.
도 5 는 본 발명에 따른 온도 보상 회로에서의 전류 (Imn) 의 온도 특성을 도시하는 도면.
도 6 은 본 발명에 따른 오프셋 전압의 온도 특성을 도시하는 도면.
도 7 은 본 발명에 따른 차동 출력 신호의 진폭의 온도 특성을 도시하는 도면.
도 8 은 본 발명에 따른 차동 출력 신호의 진폭 및 오프셋 전압의 온도 특성 사이의 비교를 도시하는 도면.
도 9a 및 9b 는 본 발명에 따른 입력 신호 검출 회로에서의 온도 변동의 신호 검출 결과를 도시하는 예.
도 10 은 본 발명의 제 2 실시형태에 따른 입력 신호 검출 회로의 구성을 도시하는 회로도.
*도면의 주요 부분에 대한 부호의 설명*
SIN : 차동 입력 신호
CMP7outP, CMP8outP, CMP7outN, CMP8outN, Sout : 출력 신호
CMP7out, CMP8out : 차동 출력 신호
Sout3P, Sout3N : 2진 신호
CMP7, CMP80 : 차동 비교 회로
EOR3 : 배타적 OR
C1, C2 : 온도 보상 회로
A1 : 오프셋 조정 회로
AMP1 : 연산 증폭기
R9, R10, R11, R12, R20, R21 : 저항
N9, N10, N11, N12, N13, N14, N15 : 노드
Mn9, Mn10, Mn11, Mn12, Mn20, Mn21, Mn52 : NMOS 트랜지스터
Mp1 : PMOS 트랜지스터
SW21 : 스위칭 회로
Ib7, Ib8, Ib21 : 정전류원
Voff1 : 오프셋 전압

Claims (15)

  1. 차동 입력 신호에 응답하여 복수의 차동 출력 신호를 각각 출력하도록 구성된 복수의 비교기; 및
    상기 복수의 비교기로부터 출력된 상기 복수의 차동 출력 신호로부터 배타적 OR 결과 신호를 출력하도록 구성된 차동 배타적 OR 회로를 포함하며,
    상기 복수의 비교기 중 적어도 하나의 비교기에서, 상기 비교기에 공급된 제어 신호에 응답하여 DC 동작 전압이 변화되는, 입력 신호 검출 회로.
  2. 제 1 항에 있어서,
    주변 온도에 대응하는 전압값의 상기 제어 신호를 출력하도록 구성된 온도 보상 회로를 더 포함하며,
    상기 복수의 비교기는,
    상기 차동 입력 신호를 증폭하고, 상기 복수의 차동 출력 신호 중 하나의 차동 출력 신호로서 제 1 차동 출력 신호를 출력하도록 구성된 제 1 비교기; 및
    상기 차동 입력 신호를 증폭하고, 상기 복수의 차동 출력 신호 중 하나의 차동 출력 신호로서 제 2 차동 출력 신호를 출력하도록 구성된 제 2 비교기를 포함하고,
    상기 제 2 비교기는,
    상기 제어 신호에 응답하여 결정된 전압값을 갖는 오프셋 전압을 상기 제 2 차동 출력 신호에 제공하도록 구성된 오프셋 조정 회로를 포함하며,
    상기 차동 배타적 OR 회로는, 상기 제 1 차동 출력 신호의 정위상 신호 및 상기 제 2 차동 출력 신호의 역위상 신호의 차동 신호와, 상기 제 2 차동 출력 신호의 정위상 신호 및 상기 제 1 차동 출력 신호의 역위상 신호의 차동 신호의 배타적 OR 결과 신호를 출력하는, 입력 신호 검출 회로.
  3. 제 2 항에 있어서,
    상기 제 1 차동 출력 신호의 진폭 및 상기 제 2 차동 출력 신호의 진폭의 온도 특성 각각은, 상기 제어 신호의 전압값의 온도 특성에 반비례하는, 입력 신호 검출 회로.
  4. 제 2 항에 있어서,
    상기 제 1 비교기는,
    제 1 정전류원과 공통 접속되는 2개의 트랜지스터의 제 1 차동쌍; 및
    상기 제 1 차동 출력 신호가 출력되는 제 1 노드쌍을 통해 상기 제 1 차동쌍과 접속되는 부하 저항의 제 1 부하 저항쌍을 포함하고,
    상기 제 2 비교기는,
    제 2 정전류원과 공통 접속되는 2개의 트랜지스터의 제 2 차동쌍; 및
    상기 제 2 차동 출력 신호가 출력되는 제 2 노드쌍을 통해 상기 제 2 차동쌍과 접속되는 부하 저항의 제 2 부하 저항쌍을 포함하고,
    상기 제 2 부하 저항쌍은 상기 오프셋 조정 회로를 통해 전원과 접속되며,
    상기 오프셋 조정 회로는, 상기 온도 보상 회로로부터 공급된 상기 제어 신호에 응답하여, 상기 부하 저항을 통해 흐르는 전류를 제어하는, 입력 신호 검출 회로.
  5. 제 4 항에 있어서,
    상기 온도 보상 회로는 전류 미러 회로를 포함하고,
    상기 전류 미러 회로는, 게이트가 상호 접속되는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는, 제 3 정전류원과, 접지에 접속된 제 1 저항 사이에 제공되고,
    상기 제 2 트랜지스터는, 상기 전원과 접속된 제 2 저항과 상기 접지 사이에 제공되며,
    상기 온도 보상 회로는, 상기 제 2 트랜지스터와 상기 제 2 저항 사이의 접속 노드로부터의 상기 제어 신호를 상기 오프셋 조정 회로에 출력하는, 입력 신호 검출 회로.
  6. 제 4 항에 있어서,
    상기 오프셋 조정 회로는, 제 3 트랜지스터 및 연산 증폭기의 전압 팔로워 회로를 포함하고,
    상기 제 3 트랜지스터는, 상기 전원과 상기 제 2 부하 저항쌍 사이에 제공되며,
    상기 연산 증폭기는, 상기 온도 보상 회로와 접속된 제 1 입력 단자, 상기 제 2 부하 저항쌍과 상기 제 3 트랜지스터 사이의 노드와 접속된 제 2 입력 단자, 및 상기 제 3 트랜지스터의 게이트와 접속된 출력 단자를 갖는, 입력 신호 검출 회로.
  7. 제 6 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 N-채널 MOS 트랜지스터이며,
    상기 제 3 트랜지스터는 P-채널 MOS 트랜지스터인, 입력 신호 검출 회로.
  8. 제 6 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 P-채널 MOS 트랜지스터이며,
    상기 제 3 트랜지스터는 N-채널 MOS 트랜지스터인, 입력 신호 검출 회로.
  9. 제 2 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 온도 보상 회로는, 복수의 신호 중 하나의 신호로서 상기 제어 신호를 선택하도록 구성된 스위치 회로를 더 포함하는, 입력 신호 검출 회로.
  10. 제 5 항에 있어서,
    상기 온도 보상 회로는,
    상기 접속 노드와 접속된 드레인 및 상기 제 2 트랜지스터의 드레인과 접속된 소스를 갖는 제 4 트랜지스터; 및
    상기 제 1 트랜지스터의 드레인과 상기 제 4 트랜지스터의 게이트 사이에 제공된 스위치 회로를 더 포함하는, 입력 신호 검출 회로.
  11. 제 10 항에 있어서,
    상기 제 4 트랜지스터의 도전형은 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 도전형과 동일한, 입력 신호 검출 회로.
  12. 차동 입력 신호를 증폭하고, 제 1 차동 출력 신호를 출력하도록 구성된 제 1 비교기;
    주변 온도에 대응하는 전압을 갖는 제어 신호를 출력하도록 구성된 온도 보상 회로;
    상기 제어 신호를 이용함으로써 상기 차동 입력 신호를 증폭하고, 제 2 차동 출력 신호를 출력하도록 구성된 제 2 비교기; 및
    상기 제 1 차동 출력 신호 및 상기 제 2 차동 출력 신호로부터 배타적 OR 결과 신호를 출력하도록 구성된 차동 배타적 OR 회로를 포함하는, 입력 신호 검출 회 로.
  13. 제 12 항에 있어서,
    상기 제 1 비교기 및 상기 제 2 비교기 중 적어도 하나의 비교기에서, DC 동작 전압이 상기 제어 신호에 응답하여 변화되는, 입력 신호 검출 회로.
  14. 제 12 항에 있어서,
    상기 제 2 비교기는, 상기 제어 신호에 응답하여 결정된 전압을 갖는 오프셋 전압을 상기 제 2 차동 출력 신호에 제공하도록 구성된 오프셋 조정 회로를 포함하는, 입력 신호 검출 회로.
  15. 제 12 항에 있어서,
    상기 차동 배타적 OR 회로는, 상기 제 1 차동 출력 신호의 정위상 신호 및 상기 제 2 차동 출력 신호의 역위상 신호의 차동 신호와, 상기 제 2 차동 출력 신호의 정위상 신호 및 상기 제 1 차동 출력 신호의 역위상 신호의 차동 신호의 배타적 OR 결과 신호를 출력하는, 입력 신호 검출 회로.
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