KR100215137B1 - 아날로그-디지탈 변환기, 엔코더 및 기록 데이타 재생장치 - Google Patents

Abstract

A/D 변환기용 렌코더는 비트라인(BL)과 의드라인(WL) 사이에 접속된 복수의 ROM 셜(42)울 포할한다. 각각의 R0M 셀은 연관된 상기 워드라인에 공급된 워드라인 선택 신호에 각각 용탑하여, 상기 외드라인 선택 신호에 따른 디지탈출력 신호를 연관된 상기 비트라인에 공급한다. 로직 프로세서(41)는 하나의 비트라인과 이 비트라인에 접슥된 ROM 셜을 선택하는데 사용되는 두개의 워드라인에 결합된다. 로직 프로세서(41)는 두개의 의드라인에 공급된 워드라인 선택 신호에 기초하여, 비트라인에 접슥된 ROM 셜의 선택을 지시하는 출력 신호를 생성한다.

Description

아날로그-디지탈 변환기, 엔코더 및 기록 데이타 재생 장치

제 1 도는 종래의 제1 A/D 변환기를 도시한 회로도.

제 2 도는 종래의 제1 A/D 변환기내의 비교기를 도시한 회로도.

제 3 도는 종래의 제1 A/D 변환기내의 비교기의 동작을 도시한 파형도.

제 4 도는 종래의 제1 A/D 변환기내의 ROM 셀을 도시한 회로도.

제 5 도는 종래의 제2 A/D 변환기를 도시한 블럭 회로도.

제 6 도는 종래의 제2 A/D 변환기내의 비교기를 도시한 회로도.

제 7 도는 종래의 제1 A/D 변환기내의 비교기의 동작을 도시한 파형도.

제 8 도는 본 발명에 따른 엔코더의 필수 부분을 도시한 도면.

제 9 도는 본 발명에 따른 A/D 변환기의 필수 부분을 도시한 도면.

제 10 도는 본 발명에 따른 데이타 재생 장치의 필수 부분을 도시한 도면.

제 11 도는 적용된 본 발명에 따른 신호 처리 장치의 블럭 회로도.

제 12 도는 본 발명의 제1 실시예를 도시한 회로도.

제 13 도는 본 발명의 제2 실시예를 도시한 회로도.

제 14 도는 본 발명의 제3 실시예를 도시한 회로도.

제 15 도는 본 발명의 제4 실시에를 도시한 회로도.

제 16 도는 어드레스 디코더를 도시한 회로도.

제 17 도는 본 발명의 제5 실시예를 도시한 회로도.

제 18 도는 본 발명의 제6 실시예를 도시한 블럭 회로도.

제 19 도는 제6 실시예의 비교기를 도시한 회로도.

제 20 도는 제6 실시예에서의 비교기의 동작을 도시한 파형도.

제 21 도는 제어 회로를 도시한 회로도.

제 22 도는 제1 로직 블럭을 도시한 회로도.

제 23 도는 제1 신호 선택 블럭을 도시한 회로도.

제 24 도는 제2 로직 블럭을 도시한 회로도.

제 25 도는 제2 신호 선택 블럭을 도시한 회로도.

제 26 도는 신호 발생기의 회로도.

제 27 도는 신호 발생기의 회로도.

제 28 도는 제6 실시예의 동작을 도시한 파형도.

제 29 도는 제6 실시예의 동작을 도시한 파형도.

제 30 도는 본 발명의 제7 실시예의 회로도.

제 31 도는 본 발명의 제8 실시예의 회로도.

제 32 도는 본 발명의 제9 실시예의 회로도.

제 33 도는 본 발명의 제10 실시예에 따른 기록 재생 장치의 블럭도.

제 34 도는 A/D 변환부를 도시한 도면.

제 35 도는 서보 영역으로부터 판독 데이타의 동작을 도시한 도면.

제 36 도는 오프셋 전압 소거 회로를 도시한 블럭도.

제 37 도는 비교기를 도시한 회로도.

제 38 도는 LSB 셀렉터를 도시한 회로도.

제 39 도는 가산/감산 회로를 도시한 회로도.

도면의 주요부분에 대한 부호의 설명

11 : 증폭기 13 : A/D 변환기

14 : 적응 등화기 15 : 자동 이득 제어기

16 : 클록 신호 발생기 17 : 엔코더부

19 : 플립플롭 회로 31 : 제어 회로

32 : 엔코더 38 : 신호 발생기

43 : 기준 전압 발생기 201 : 판독 헤드

204 : 이득 제어 증폭기 207 : 디지탈 필터

212 : 스위치 회로 213 : 결합 커패시터

216 : 오프셋 전압 소거 회로

본 발명은 아날로그 신호를 디지탈 신호로 변환하는 아날로그-디지탈(A/D)변환기와 기록 매체로부터 데이타를 독출하는 기록 데이타 재생 장치에 관한 것이다.

최근에, A/D 변환기는 다양한 전자 장치에 사용되어 왔으며, 더욱 고속인A/D변환기에 대한 요구가 점점 증가하고 있다. 통상적인 A/D 변환기는 아날로그 기준 전압과 아날로그 입력 신호를 비교하는 비교기부와, 이 비교기부의 출력 신호를 복수개의 비트로 구성된 디지탈 신호로 변환하는 엔코더(부호화)부를 구비한다. A/D 변환기의 처리 속도를 증가시키려면, 비교기부와 엔코더부의 동작 속도를향상시키는 것이 필요하다.

A/D 변환기의 한 종류인 병렬형 A/D 변환기는 그 A/D 변환 속도에 있어서, 다른 형태의 A/D 변환기에 비해 뛰어나다. 제1도에는 5비트 디지탈 출력 신호를 출력하는 종래의 병렬형 A/D 변환기가 도시되어 있다. 고(High)전위 기준전압 공급원 VRH과 저(LOW)전위 기준 전압 공급원 VRL 사이에는 32개의 저항기(R)가 직렬로 접속되어 있다. 저항 직렬 회로의 상단부 및 하단부에 위치한 2개의저항기(R)의 각각의 저항값은 나머지 30개의 저항기(R) 각각의 저항값의 절반(1/2)으로 설정되어 있다.

A/D 변환기는 제1 및 제2 입력 단자를 각각 갖는 32개의 비교기(CM1∼CM31)를 포함한다. 32개의 저항기(R) 사이에 있는 31개외 노드는 비교기(CM1∼CM31)의 제1 입력 단자에 각각 접속된다. 따라서, 각각의 비교기(CM1∼CM31)에는 고전위 및 저전위 전압(V拙, V玭)간의 전위차를 저항기(R)로 분할함으로써 결정된 기준 전압(VRl∼Vml)이 공급된다. 비교기(CM1∼CM31)의 제2입력 단자에는 아날로그 입력 신호 Ain 가 공급된다. 비교기(CM1∼CM31)는 제어 회로(도시 안됨)로부터 출력된 제어 신호에 의하여 동작하고, 수신된 각각의 기준 전압 신호 VR1∼Vm1과 아날로그 입력 신호를 각각 비교한다.

비교기(CM1∼CM31)는 제2도에 도시된 각각의 비교기와 동일한 구조 및 내부 회로를 가진다. 제1 및 제2 입력 단자는 기준 전압(VR)과 아날로그 입력 신호 Ain를 각각 수신하며, 스위치 회로(SW10, SW11)를 통하여 커패시터(C3)의 제1 단자 노드 N13에 접속된다. 스위치 회로(SW10, SW11)는 상기 언급된 제어회로에 의해 제공된 한쌍의 관련 제어 신호 CS4, CS5에 의해 제어되고, 이 관련제어 신호 CS4, CS5가 하이로 되면, 스위치 회로는 온으로 스위치된다.

노드 N14는 출력 단자가 스위치 회로 SW12를 통해 자신의 입력 단자에 출력 단자가 접속된 인버터 회로(4h)의 입력 단자에 접속된 커패시터(C3)의 제2 단자이다. 스위치 회로(SW12)는 제어 신호 CS4에 기초하여 제어되며, 제어 신호CS4가 하이가 되면 온으로 스위치된다. 인버터 회로(4h)의 출력 단자는 커패시터(C4)를 거쳐 입력 및 출력 단자가 스위치 회로(SW13)를 통해 서로 접속된 인버터회로(4i)에 공급된다. 스위치 회로 (SW13)는 제어 신호 CS5에 의해 제어되고,제어 신호 CS5가 하이로 되면 온으로 스위치된다. 출력 신호 S는 인버터 회로(4i)의 출력 단자에 의해 출력되고 출력 신호 /S를 공급하는 인버터 회로(4j)에 의해 반전된다.

제 2 도에 도시된 비교기(CM)의 동작은 제3도를 참조하여 기술될 것이다.제어 신호 CS5가 L(로우 : Low)레벨이고 제어 신호 CS4가 H(High : 하이)레벨이면, 스위치 회로(SW11)는 오프로 스위치되고 스위치 회로(SW10, SW12, SW13)는 온으로 스위치된다. 그 결과, 노드 N14와 인버터 회로(4h)의 출력 단자에서의전위는 인버터 회로(4h)의 임계 전압으로 리셋된다. 이것에 의해 충전 전류가 커패시터(C3)로 흐르게 되어 노드 N13에서의 전위가 아날로그 입력 신호 Ain의 전위레벨이 되도록 한다. 인버터 회로(4i)의 입력 및 출력 단자에서의 전위는 인버터회로(4i)의 임계 전압으로 리셋된다.

제어 신호 CS4가 로우로 되고 제어 신호 CS5가 하이로 되면, 스위치 회로(SW10, SW12, SW13)는 오프로 스위치되고 스위치 회로(SW11)는 온으로 스위치된다. 따라서, 기준 전압 VRR은 아날로그 입력 신호 Ain의 전위 레벨과 비교된다.기준 전압 VRR이 아날로그 입력 신호 Ain의 전위 레벨보다 높으면, 노드 N14에서의전위는 커패시터(C3)에 의한 용량성 결함에 의하여 인버터 회로(4h)의 임계 전압보다 높게 되고, 인버터 회로(4h)의 출력 신호는 로우로 된다. 따라서, 인버터 회로(4i)의 입력측의 전위 레벨은 커패시터(C4)에 의한 용량성 결함에 의하여 인버터회로(4i)의 임계 전압보다 낮아지게 된다. 그 결과, 출력 신호 S는 하이로 되고, 출력 신호 /S는 로우로 된다.

기준 전압 VRR이 아날로그 입력 신호 Ain의 전위 레벨보다 낮으면, 노드N14에서의 전위는 커패시터(C3)에 의한 용량성 결함에 의하여 인버터 회로(4h)의임계 전압보다 낮아지게 되고, 인버터 회로(4h)의 출력 신호는 하이가 된다. 그결과, 인버터 회로(4i)의 입력 측에 있는 전위 레벨은 커패시터(C4)에 의한 결합커패시턴스에 의하여 인버터 회로(4i)의 임계 전압보다 높아지게 된다. 따라서, 출력 신호 S는 로우로 되고, 출력 신호 /S는 하이로 된다.

제어 신호 CS4가 하이로 되고 제어 신호 CS5가 로우로 되면, 노드 N13 에서의 전위는 아날로그 입력 신호 Ain의 전위 레벨로 리셋되고, 인버터 회로(4h,4i)의 입력 및 출력 단자에서의 전위는 관련 인버터 회로(4h,4i)의 임계 전압으로리셋된다. 제어 신호 CS4, CS5의 례벨이 변화하면, 기준 전압 VRR은 아날로그 입력 신호 Ain의 전위 레벨과 (다시 한번)비교되고 상기 기술된 동작이 반복될 것이다.

아날로그 입력 신호 Ain의 전위 례벨이 수신된 기준 전압 VRRl∼Vml 보다낮으면,(제2도에 도시된 내부 구조를 갖는) 각각의 비교기(CM1∼CM31)는 H-레벨(하이 레벨) 출력 신호(출력 신호 S1 내지 S31 증 하나)와 L-레벨(로우 레벨)출력 신호(신호 /S1 내지 /S31 중 하나)를 출력한다. 한편, 아날로그 입력 신호Ain의 전위 레벨이 수신된 기준 전압 VRR1∼VR31 보다 높으면, 각각의 비교기는 L-레벨 출력 신호(신호 S1 내지 S31 증 하나)와 H-레벨 출력 신호 (신호 /S1 내지 /S31 중 하나)를 출력한다.

예를 들어, 아날로그 입력 신호 Ain의 전위 레벨이 기준 전압 VRM 보다 높지만 기준 전압 VRR5 보다 낮으면, 비교기(CM1∼CM4)에 대응하는 출력 신호 S1∼S4는 하이로 될 것이고, 출력 신호 /S1∼/S4는 로우로 될 것이다. 상부의 27개의비교기(CM5∼CM31)를 나타내는 출력 신호 S5∼S31은 로우로 될 것이고 출력신호 /S5∼/S31은 하이로 될 것이다.

비교기(CM1∼CM31)의 출력 신호 S1∼S31,/S1∼/S31는 어드레스 디코더로서의 기능을 하는 32개의 2입력 NOR(부정 논리합) 게이트(DE0∼DE31)에결합된다. 더욱 상세하게 말해서, 비교기(CM1∼CM31)의 출력 신호 S1∼S31는NOR 게이트(DE1∼DE31)의 제1 입력 단자에 공급되고, 비교기(CM1∼CM31)의출력 신호 /S1∼/S31는 NOR 게이트(DE0∼DE30)의 제2 입력 단자에 공급된다.각각의 NOR 게이트(DE0∼DE31)는 접지(GND)에 접속된 하나의 입력 단자를갖는다.

이러한 구조로, 두개의 입력 신호가 모두 L-레벨이 되면, NOR 게이트(DE0∼DE31) 각각은 H-레벨 신호를 출력한다. 비교기(CM1∼CM31)가 이러한방식으로 패턴화되면,32개의 NOR 게이트(DE0∼DE31) 중 하나만이 H-레벨 신호를 출력한다.

NOR 게이트(DE0∼DE31)의 출력 신호는 ROM(판독전용 메모리)을 나타내는 엔코더(1)의 32개의 워드라인 WL0∼WL31에 공급된다. 엔코더(1)는 전체5비트로 구성된 1비트 디지탈 출력 신호 D0∼D4와 연관하여 배치된 5개의 비트라인 BL0∼BL4를 가진다. 복수개의 ROM 셀(2)은 이진 신호 25(=32)를 생성할수 있도록 워드라인 WL0∼WL31과 비트라인 BL0∼BL4 사이에 접속된다. 각각의 ROM 셀(2)은 N채널 MOS 트랜지스터로 구성되며, 제4도에 도시된 바와 같o1, 이 트랜지스터의 게이트는 관련 워드라인에 접속되고 드레인은 관련 비트라인에접속되고 소오스는 접지(GND)에 접속된다.

제 1 도에 도시된 바와 같이, 비트라인 BL0∼BL4은 스위치 회로(SW0∼SW4)를 통해 전원 공급원 VDD에 각각 접속된다. 스위치 회로(SWO∼SW4)가 온으로 스위치 되면, 비트라인 BL0∼BL4은 프리차지(事前充電 : precharge)된다.각각의 스위치 회로(SW0∼SW4)는 P채널 M0S 트랜지스터로 구성된다.

하나의 워드라인의 전위 레벨이 스위치 회로(SW0∼SW4)가 개방된 후 하이가 되면, 이 워드라인에 접속된 ROM 셀(2)은 인에이블되고 ROM 셀(2)에 접속된비트라인의 전위 레벨은 로우로 된다. 예를 들어, 워드라인 WL0의 전위 레벨이하이가 되면, 전체 5비트로 구성된 디지탈 출력 신호 D0∼D4는 00000,,으로 된다. 워드라인 WL2의 전위 레벨이 하이가 되면, 디지탈 출력 신호 D0∼D4는 00010,,으로 된다.

제 5 도에는 2비트 디지탈 출력에 대한 다른 종래의 병렬 A/D 변환기가 도시되어 있다. 고전위 기준 전압 공급원 V拙와 저전위 기준 전압 공급원 V玭 사이에는 4개의 저항기(R)가 직렬로 접속된다. 저항 직렬 회로의 상단부 및 하단부에 위치한 2개의 저항기(R) 각각은 2개의 나머지 저항기 각각에 대한 저항값의 절반으로 설정된다. A/D 변환기는 엔코더부(3)와, 제어 회로(4)와, 제1 및 제2 입력 단자를 각각 갖는 3개의 비교겨(CM1∼CM3)를 추가로 포함한다.

각각의 저항기(R) 사이에 있는 3개의 노드는 비교기(CM1∼CM3)의 제1입력 단자에 각각 접속된다. 그러므로, 각각의 비교기(CM1∼CM3)에는 기준 전압 VRRl∼V拙이 공급된다. 아날로그 입력 신호 Ain는 비교기(CM1∼CM3)의 제2입력 단자에 공급된다.

결과적으로, 각각의 비교기(CM1∼CM3)는 아날로그 입력 신호 Ain와 수신된 기준 전압 신호 VR1∼Vm를 각각 비교한다. 아날로그 입력 신호 Ain의 전위 레벨이 수신된 기준 전압 신호보다 높으면, 비교기(CM1∼CM3)는 H-레벨 출력 신호 S1∼S3를 출력한다. 한편, 아날로그 입력 신호 Ain의 전위 레벨이 수신된 기준전압 신호보다 낮으면, 비교기(CM1∼CM3)는 L-레벨 출력 신호 S1∼S3를 출력한다. 예를 들어, 아날로그 입력 신호 Ain의 전위 레벨이 수신된 전압 신호 V孤 보다높지만 기준 전압 신호 V拙 보다 낮으면, 출력 신호 SG1, SG2는 하이로 되고 출력 신호 SG3는 로우로 된다. 즉, 출력 신호 SG1∼SG3는 서모미터 코드(thermometer code)에 따라 동작한다. 서모미터 코드에 따라, 아날로그 입력 신호 Ain의 전위 레벨 보다 낮은 기준 전압으로 공급된 비교기의 출력 신호는 H-레벨이 되고, 아날로그 입력 신호 Ain의 전위 레벨 보다 높은 기준 전압으로 공급된 비교기의 출력 신호는 L-레벨로 된다.

출력 신호 SG1∼SG3는 비교기(CM1∼CM3)로부터 엔코더부(3)로 제공된다. 비교기(CM1∼CM3)와 엔코더부(3)의 동작 타이밍은 제어 회로(4)에 의해 제어된다. 어드레스 디코더 및 엔코더부(3)는 각각 단일 비트로 구성된 디지탈 출력신호 D0, D1를 출력한다.

제 6 도를 참조해 보면, 비교기(CM1∼CM3)는 초퍼(chopper)형으로 구성되어 있다. 아날로그 입력 신호 Ain와 기준 전압 VRR를 각각 수신하는 각 비교기의 2개의 입력 단자는 관련 스위치 회로(SW5, SW6)를 통해 커패시터(C1)의 입력측단자에 있는 노드 N11에 접속된다. 스위치 회로(SW5, SW6)는 제5도의 제어 회로(4)로부터 발생된 제어 신호 CS1 및 CS2에 의해 제여된다. 다시 말해서, 스위치 회로(SW5, SW6)는 제어 신호 CS1, CS2가 하이일 때, 온으로 스위치 된다.

커패시터(C1)의 제2 단자에 있는 노드 N12는 인버터 회로(4a)의 입력 단자에 접속되고, 스위치 회로(SW7)를 통해 인버터 회로(4a)의 출력 단자에 접속된다. 스위치 회로(SW7)는 제어 신호 CS1에 의해 제어되며 제어 신호 CS1가 하이가 되면 온으로 스위치된다. 인버터 회로(4a)의 출력 신호는 인버터 회로(4b)와 스위치 회로(SW8)를 통해 인버터 회로(4c)의 입력 단자에 공급된다. 이 스위치회로(SW8)는 제어 신호 CS3에 의해 제어됨으로써 제어 신호 CS3가 하이가 되면 온으로 스위치된다.

인버터 회로(4c)의 출력 신호는 인버터 회로(4e)에 의해 반전되고 반전된신호는 출력 신호 OUT로서 전송된다. 게다가, 인버터 회로(4c)의 출력 신호는 인버터 회로(4d)와 스위치 회로(SW9)를 통해 인버터 회로(4c)로 귀환(feedback)한다. 이 스위치 회로(SW9)는 제어 신호 CS3가 반전된 제어 신호 /CS3에 의해 제어되며 제어 신호 /CS3가 하이가 되면 온으로 스위치된다.

제 6 도에 도시된 초퍼형 비교기의 동작은 제7도를 참조하여 설명된다. 제어신호 CS2, CS3는 제어 신호 CS1의 반전된 신호로서 공급된다. 제어 신호 CS1이 하이이고 제어 신호 CS2가 로우이면, 스위치 회로(SW5, SW7)는 온으로 스위치되고 스위치 회로(SW6)는 오프로 스위치된다. 따라서, 노드 N12에서의 전위는 인버터 회로(4a)의 임계 전압으로 리셋되고 커패시터(C1)로 충전 전류가 흐르도록함으로써, 노드 N11에서의 전위 레벨은 기준 전압 VRR의 레벨이 된다.

제어 신호 CS1이 로우이고 제어 신호 CS2, CS3가 하이이면, 스위치 회로(SW5, SW7)는 오프로 스위치되고 스위치 회로(SW6)는 온으로 스위치된다. 결론적으로, 기준 전압 VRR은 아날로그 입력 신호 Ain의 전위 레벨과 비교된다. 아날로그 입력 신호 Ain의 전위 레벨이 기준 전압 VRR보다 높으면, 노드 N12에서의 전위는 커패시터 C1에 의한 용량성 결함에 의하여 인버터 회로(4a)의 임계 전압보다높게 된다. 아날로그 입력 신호 Ain의 전위 레벨이 거준 전압 VR보다 낮으면, 노N12에서의 전위는 제6도의 인버터 회로(4a)의 임계 전압보다 낮게 된다. 스위치 회로(SW8)가 이 때에 온으로 스위치됨에 따라, 인버터 회로(4a)의 출력 신호는인버터 회로(4b)와 스위치 회로(SW8)를 통해 인버터 회로(4c)에 공급된다. 인버터 회로(4c)의 출력 신호는 인버터 회로(4e)를 통해 출력 신호 OUT로서 전송된다.

제어 신호 CS1이 하이이고 제어 신호 CS2, CS3이 로우이면, 노드 Nl1에서의 전위는 기준 전압 VRR의 전위 레벨로 리셋되고 노드 N12에서의 전위는 인버터회로(4a)의 임계 전압으로 리셋된다. 이러한 경우에 있어서, 스위치 회로(SW9)는온으로 스위치된다. 그 결과, 인버터 회로(4c,4d)는 출력 신호 OUT를 래치(latch)하는 래치 회로로 구성된다. 제어 신호 CS1∼CS3의 레벨이 변한다면, 아날로그 입력 신호 Ain의 전위 레벨은 기준 전압 VRR과 다시 비교되며 상기 기술된동작이 반복될 것이다.

제1도에 도시된 종래의 A/D 변환기에 있어서,16개의 N채널 MOS 트랜지스터인 ROM 셀(2)은 엔코더(1)에 있는 5 비트라인 BL0∼BL4에 접속된다. 필요한 트랜지스터의 수는 디지탈 출력 신호를 1 비트 증가시킬 때마다 배로 증가한다. 하지만, 디지탈 출력 신호의 수를 증가시키면 일반적으로 각 비트라인의 기생용량(parasitic capacitance)이 증가하게 된다 : 이러한 기생 용량의 증가는 각 ROM 셀(2)에 대한 부하를 증가시커게 되어, 옌코더(1)의 동작 속도가 감소하고 프리차지 동작 동안 전력 소비가 증가하게 되는 문제가 생긴다.

2개의 기준 전압 VRRN, VRN+1 사이의 전위차가 출력 신호의 증가된 비트수에의해 감소할 때 또는 노이즈가 기준 전압 VRRH, V眈이나 아날로그 입력 신호 Ain에혼입하면, 복수개의 인접한 비교기 세트 사이의 출력 신호는 반전하여 동시에 2개이상의 NOR 게이트의 출력 신호가 H-레벨이 되어. 오류가 있는 디지탈 출력 신호를 생성하게 되는 문제가 있다.

이러한 오동작을 막기 위해 제안된 한가지 방법은 에러 정정 기능을 가진 어드레스 디코더를 제공하는 것이다. 그러나, 이 제안은 어드레스 디코더의 설계가복잡하게 된다는 문제점을 가지고 있다.

초퍼형 비교기(CM1∼CM31)의 출력 신호 S는 관련 출력 신호 S가 ⒥ 인지 '寸 인지를 확인하기 위해 후속단에서 NOR 게이트(DE0∼DE31)에 대해 충분히 높은 진폭을 가져야한다. 그러나, 비교 동작시, 초퍼형 비교기 (CM1∼CM31)로부터의 출력 신호 S는 고전위 기준 전압 공급원의 고전위 레벨과 저전위 기준 전압 공급원의 저전위 레벨 사이에서 변하는 완전한(ful1) 진폭을 가진다. 따라서,고전위 기준 전압 공급원 또는 저전위 기준 전압 공급원의 전위 레벨로부터 임계전압까지 인버터 회로(4h,4i)의 입력 및 출력 단자에서 전위 레벨을 리셋하는 리셋 동작에는 시간이 걸린다.

그러므로, 제어 신호 CS4, CS5의 주파수가 동작 속도의 향상을 위해 증가된다고 하더라도, 리셋 동작과 비교 동작은 제어 신호 CS4, CS5에서의 변화를 따라갈 수 없다. 리셋 동작의 속도가 엔코더(1)의 동작 속도보다 느리다면, A/D 변환기의 속도가 증가될 수 없는 것과 마찬가지로, A/D 변환기의 속도는 리셋 동작의 속도에 의해 제한을 받게된다는 것이 명백하다.

유사하게, 제 5 도에 도시된 A/D 변환기의 비교기(CM1∼CM31)는 노드N11, N12에서의 전위를 리셋하는 동작 그리고 아날로그 입력 신호 Ain와 기준 전압 VRR과의 비교 동작이 반복된다. 다시 말해서, A/D 변환 시간의 절반은 리셋 동작 동안 소비된다. 이것이 A/D 변환기가 더욱 느리게되는 한가지 이유이다. 제어신호 CS1∼CS3의 주파수를 높게 하여 동작 속도를 향상시키고자 하면, 커패시터(C1)를 통한 리셋 동작과 비교 동작은 제어 신호 CS1∼CS3에서의 변화를 따라갈수 없다. 따라서, A/D 변환기의 속도는 증가될 수 없다.

또한 디지탈 출력 신호의 비트수를 증가시키기 위해서 비교기의 수를 증가시키면, 리셋 동작시에는 기준 전압 VRR과 각 비교기외 커패시터(C1)와의 사이에서 동시에 충젼 및 방전 전류가 흐르고, 비교 동작시에는 아날로그 입력 신호 Ain 와 각 커패시터(C1)과의 사이에서 동시에 충전 및 방전 전류가 흐른다. 또한, 각 비교기의 인버터 회로(4a)의 입출력 단자가 동시에 임계치에 리셋되기 때문에 각 인버터 회로(4a)에 동시에 관통 전류가 흐르게 된다. 따라서, 기준 전압 VRR, 아날로그 입력 신호 Ain 및 전원에 노이즈(noise)가 생기기 쉬우며, 이 노이즈에 의해 오동작이 발생하기 쉬운 문제점이 있다.

본 발명은 자기 디스크와 같은 기록 매체로부터 기록 데이타를 독출하는 기록 데이타 재생 장치에 관한 것이다.

자기 하드 디스크로부터 판독 헤드에 의해 판독된 데이타는 아날로그 신호로서 공급된다. 판독 데이타의 아날로그 신호는 A/D 변환기에 의해 디지탈 신호로변환된다. 이러한 디지탈 신호는 여러가지 종류의 디지탈 처리가 수행되어 기록 데이타로 재생된다. 이러한 기록 데이타의 재생 속도를 증가시키기 위해, 최근에는기록 매체의 데이타 기록 밀도를 향상시키고 디지탈 신호의 처리 속도를 향상시켜왔다. 따라서, 기록 데이타 재생 장치에 사용되는 A/D 변환기의 정확성을 개선할필요가 있다.

통상적인 기록 데이타 재생 장치에 있어서, 자기 디스크와 같은 기록 매체로부터 판독 헤드에 의해 판독된 아날로그 데이타는 증폭기에 의해 증폭되고 이 증폭기의 출력 신호는 아날로그 등화기 필터를 통해 A/D 변환기에 공급된다. A/D 변환기는 입력 아날로그 신호를 디지탈 신호로 변환하고, 디지탈 신호를 후속 단에 위치한 디지탈 처리 회로에 공급한다. 디지탈 처리 회로는 기록 데이타를 재생하기위해 수신된 디지탈 신호상에서의 디코딩 처리와 같은 디지탈 처리를 수행한다.

오프셋 전압은 주위 온도에서의 변화, 전원 공급 전압의 변화 그리고 자기디스크 및 A/D 변환기의 전단에 위치한 각 회로의 정확성이 시간적으로 변하는 것에 기인한 아날로그 등화기 필터를 통해 A/D 변환기에 입력되는 신호에서 발생될수 있다. 오프셋 전압이 A/D 변환기로의 입력 신호에서 생성된다면, 정확한 A/D변환은 불가능하다. A/D 변환기의 입력측에 제공된 오프셋 전압을 소거하기 위한 오프셋 소거 회로의 제공은 공지된 것이다.

오프셋 소거 회로는 저항과 같은 외부 부품의 조절에 기초한 오프셋 전압을 소거하는 회로를 포함한다. 또 오프셋 소거 회로는 A/D 변환기의 출력 신호를 외부 MPU에 제공하는 귀환(feedback) 회로를 포함하는데, 이 귀환 회로는 A/D 변환기의 출력 신호에 기초한 MPU에 의해 계산된 디지탈 제어 신호를 D/A 변환기에 의해 아날로그 신호로 변환하고 오프셋 전압을 소거하기 위해 아날로그 신호를 이용한다.

그러나, 외부 부품을 사용한 오프셋 소거 회로는 오프셋 전압에서의 변동에 적절히 대응할 수 없기 때문에, 그러한 오프셋 소거 회로의 사용은 A/D 변환기의 정확성을 총분히 개선시킬 수 없다.

외부 MPU와 결합한 오프셋 소거 회로의 사용은 적어도 다음 이유에 의해A/D 변환기가 좋은 정확성을 달성하기 위한 결정적인 요인이 될 수 없다. 만일, A/D 변환기의 A/D 변환 속도가 데이타가 판독될 수 있는 속도에 있어서 최근의개선에 따라 증가된다면, MPU에 의한 디지탈 신호의 연산량이 증가한다. 이러한증가는 MPU에 의해 실행되어져야 하는 다른 처리가 지연되는 것과 같은 새로운문제졈이 발생된다.

개략적으로 말해서, 본 발명은 높은 정확성을 가지고 빠른 A/D 변환을 실행하는 병렬형 A/D 변환기에 관한 것이다. 본 발명은 또한 소비 전력을 감소시킬수 있고 개선된 변환 정확성을 가지는 A/D 변환기에 관한 것이다.

게다가, 본 발명은 외부 산술 동작 유니트 없이 A/D 변환기로 입력되어질 오프셋 전압을 소거하여 A/D 변환의 정확성을 개선하는 반도체 집적 회로에 관한 것이다.

본 발명의 제1 관점에 따른 엔코더는 제8도에 도시되어 있다. 엔코더에는 복수개의 비트라인 BL과 복수개의 워드라인 WL 사이에, 해당 워드라인에 입력되는 워드라인 선택 신호에 기초하여 비트라인(BL)으로부터 해당 선택 신호에 대응하는 디지탈 신호 Dout를 출력 가능하게 하는 복수개의 ROM 셀(42)이 접속된다.

엔코더는 비트라인 BL의 특정한 하나에 접속된 적어도 하나의 로직(논리)프로세서를 포함한다. 특정 비트라인 BL은 특정 비트라인에 접속된 ROM 셀(42)을 선택하기 위한 워드라인 WL에 로직 프로세서를 통해 접속된다. 따라서, 로직프로세서(41)의 출력 신호에 응답하여, 특정 비트라인 BL상에 있는 ROM 셀(42)이 선택된다. 엔코더에 따라, 특정 비트라인 BL에 접속된 ROM 셀(42)의 수는감소된다.

본 발명의 제2 관점에 따른 A/D 변환기는 복수개의 비교기, 어드레스 디코더 및 엔코더부를 포함한다. 상기 복수개의 비교기는 상이한 전압 값을 가지는 각각의 기준 전압을 수신한다. 각 비교기는 수신된 기준 전압을 아날로그 입력 전압과 비교하여 서모미터 코드에 따른 출력을 생성한다. 어드레스 디코더는 비교기의출력 신호에 기초한 특정 어드레스를 선택하기 위한 어드레스 신호를 출력한다. 엔코더부는 복수개의 비트라인과 복수개의 워드라인 사이에 접속된 복수개의 ROM셀을 포함한다. 워드라인의 선택에 응답하여, ROM 셀은 선댁된 워드라인에 관련디지달 신호가 비트라인으로부터 출력되도록 한다. 특정 워드라인이 어드레스 신호에 기초하여 선택됨에 따라, 디지탈 출력 신호는 비트라인으로부터 출력된다. 특정신호 비트라인에 접속된 ROM 셀을 선택하기 위한 적어도 2개의 워드라인이 논리합(OR) 회로에 접속된다. 논리합 회로에 접속된 일정한 워드라인이 A/D 변환기내에서 선택되면, 논리합 회로에 접속된 ROM 셀이 구동되고 디지탈 출력 신호가관련 비트라인으로부터 출력된다.

본 발명의 제3 관점애 따른 A/D 변환기는 제9도에 도시된 바와 같이, 기준전압 발생기(43)와 복수개의 비교기(CM)와 제어 회로(31)와 엔코더(32)와 제1 및제2 셀렉터(44,45)를 포함한다. 기준 전압 발생기(43)는 복수개의 상이한 아날로그 전압에 따라 기준 전압 VRRl∼V拙을 발생한다. 각 비교기(CM)는 수신된 기준전압 VRl∼V孤을 아날로그 입력 신호 Ain와 비교하고 서모미터 코드에 따른 출력을생성한다. 엔코더(32)는 비교기(CM)로부터 제1 셀렉터(44)를 통해 복수개의 비트로 구성된 디지탈 출력 신호 Dout로 공급되는 서모미터 코드계 출력을 변환한다.

제어 회로(31)는 비교기(CM)가 비교 및 리셋 동작을 선택적으로 수행하는 방식으로 비교기(CM)를 제어한다. 비교기(CM)의 수는 서모미터 코드에 따른 출력의 수보다 적어도 하나가 많아야 한다.

제어 회로(31)는 서모미터 코드계 출력의 수와 동일한 수를 가진 버교기(CM)가 비교 동작을 수행하게 하고 잔여 비교기(CM)가 리셋 동작을 수행하도록 한다. 제어 회로(31)의 출력 신호에 기초하여, 제1 셀렉터(44)는 비교 동작을 실행하는 비교기(CM)로부터 출력 신호를 선택하고 선택된 출력 신호를 서모미터 코드계 출력으로서 엔코더(32)에 보낸다. 제어 회로(31)의 출력 신호에 기초하여,제2 셀렉터(45)는 비교 동작을 실행하는 비교기에 공급될 기준 전압의 조합이 항상동일하게 되는 방식으로 리셋 동작을 실행하는 비교기에 공급되는 기준 전압을 선택한다. A/D 변환기에 따라, 기준 전압과 아날로그 전압간의 비교 동작 및 기준전압에 기초한 리셋 동작은 병렬로 실행된다.

제 10 도에 도시된 바와 같이, 본 발명의 제4 관점에 따른 기록 데이타 재생장치용 반도체 집적 회로는 아날로그 신호를 디지탈 신호로 변환하는 A/D 변환기와 전단(prestage) 회로(232)를 포함하는데, 전단 회로(232)는 A/D 변환기와 오프셋 전압 소거 회로(216)와 D/A 변환기(217)에 아날로그 신호를 공급하고, 오프셋 전압 소거 회로와 D/A 변환기는 전단 회로(232)로부터 A/D 변환기에 공급되는 오프셋 전압을 소거하도록 제공된다. 전단 회로(232)로부터 A/D 변환기로 아날로그 신호의 공급이 종단되면, 오프셋 전압 소거 회로(216)는 A/D 변환기(215)의 출력 신호에 기초한 전단 회로(232)로부터 A/D 변환기(215)에 입력될 오프셋전압을 감소시키는 디지달 신호를 연산한다. D/A 변환기(217)는 오프셋 전압 소거 회로(216)를 아날로그 전압 신호로 변환하고 이러한 신호를 전단 회로(232)로 보낸다. 걸과적으로, 오프셋 전압은 전단 회로(232)외 출력부로부터 제거된다.

본 발명의 다른 목적과 장점은 첨부도면을 참조한 실시예의 설명을 통해 더욱 명확해 진다.

제 11 도는 본 발명의 실시예에 따라 A/D 변환을 수행하여 하드 디스크 장치로부터 데이타를 판독하는 신호 프로세서를 도시하고 있다. 하드 디스크로부터 판독 헤드를 통해 획득된 판독 신호 RD는 아날로그 신호로서 증폭기(11)에 입력된다. 증폭기(11)는 판독 신호 RD를 증폭하고 증폭된 신호를 전치 필터(12)에 공급한다. 전치 필터(12)는 노이즈와 같은 불필요한 고주파수 신호를 증폭기(11)의 출력 신호로부터 제거하는 저대역 필터로 구성된다. 증폭된 판독 신호 RD는 전치필터(12)를 거쳐 A/D 변환기에 공급된다.

A/D 변환기(13)는 아날로그 입력 신호를 디지탈 신호로 변환하고 디지달신호를 적응 등화기(adaptive equalizer : 14)로 전송한다. 그리고나서, 적응 등화기(14)는 후속 단에서 A/D 변환기로부터 디코더(예증의 편이를 위해 도시 생략)에디지탈 신호를 공급한다. 적응 등화기(14)의 출력 신호는 또한 자동 이득 제어기(15)와 클록 신호 발생기(16)에 공급된다. 적응 등화기(14)의 출력 신호에 기초하어, 자동 이득 제어기(15)는 증폭기(11)의 이득을 최적화하기 위해 이득 신호를충폭기 (11)로 보낸다. 적응 등화기(14)의 출력 신호에 기초하여, 클록 신호 발생기 (16)는 A/D 변환기(13)에서 샘플링 동작을 하기 위한 클록 신호를 발생한다 :

[제1실시예]

제1 실시예에 따른 병렬형 A/D 변환기는 제11도에 도시된 A/D 변환기(13)를 수행할 수 있으며 제12도를 참조하여 기술되어질 것이다. 병렬형 A/D 변환기는 5비트 디지달 출력 신호 D0∼D4를 생성한다. 제1 실시예에 따라.32개의저항기(R)는 고전위 기준 전압 공급원 V拙와 저전위 기준 전압 공급원 V玭 사이에직렬로 접속된다. 또한, 어드레스 디코더를 구성하는 32개의 비교기(CM1∼CM31)와 32개의 NOR 게이트(DE0∼DE31)가 도시되어 있다. 이 비교기(CM1∼CM31)와 NOR 게이트(DE0∼DE31)는 제1도에 도시된 종래의 구조와 거의 동일한 구조를 가진다.

엔코더부(17)에 있어서, 디지탈 출력 신호 D1∼D4를 출력하기 위한 비트라인 BL1∼BL4 과 워드라인 WL0∼WL31 사이에 제공된 복수개의 ROM 셀(2)은제1도에 도시된 종래예와 동일한 구성이다. 엔코더부(17)는 8개의 2입력 OR 게이트(18 : 간단히 3개만 도시)를 포함한다. 32개의 워드라인 WL0∼WL31 중에서, 워드라인 WL0를 포함하는 짝수 워드라인은 상기 OR 게이트에 접속된다. 최하위 OR 게이트(18)는 한 세트의 워드라인 WL0∼WL2에 접속되고, 최상위 OR게이트(18)는 한 세트의 워드라인 WL28∼WL30에 접속된다. ROM 셀(2)은 각OR 게이트의 출력 단자와 최하위 비트라인 BL0 사이에 접속된다.

OR 게이트(18)의 입력 단자에 접속된 어느 하나의 워드라인에서의 전위가하이가 되면,OR 게이트(18)에 접속된 워드라인의 출력 신호는 하이로 된다. 그리고나서, 워드라인에 접속된 ROM 셀(2)은 인에이블되고 비트라인 BL0에서의 전위는 로우가 된다. 따라서, 디지탈 출력 신호 D0∼D4는 NOR 게이트 DE0∼DE31의 출력 신호에 따라 비트라인 BL0∼BL4 로부터 출력된다.

이 실시예에 있어서, 최하위 비트라인 BL0에 접속된 ROM 셀(2)의 수는 종래의 제1 A/D 변환기에 사용된 수의 절반이다. 따라서, 비트라인 BL0의 기생용량은 종래의 제1 A/D 변환기의 수보다 적게 된다. 최하위 비트라인 BL0의 프리차지는 대부분 반전되었기 때문에, 비트라인 BL0의 기생 용량은 엔코더부(17)의동작 속도를 증가시키는데 크게 기여한다. 때문에, 전체 A/D 변환기의 동작 속도는 엔코더부(17)의 증가된 동작 속도에 의해 개선된다. 이러한 이점은 디지달 출력 신호의 비트 수가 증가함에 따라 더욱 확실해지므로, 비트라인 BL0에 접속된ROM 셀(2)의 수가 증가되어질 것을 필요로한다.

제1 실시예에 있어서, 엔코더부(17)는 한쌍의 워드라인상의 OR 논리 신호에 기초하여 비트라인 BL0에 접속된 ROM 셀(2)을 구동하도록 배치된다. 따라서, 비트라인 BL0에 접속된 ROM 셀(2)의 수는 반으로 감소된다. 다른 실시예에있어서, 엔코더부(17)는 3개 이상의 워드라인을 가지는 OR 논리연산에 의해 단일ROM 셀(2)을 구동하도록 설계될 수 있다. 이 실시예에 있어서, 최하위 비트라인BL0에 접속된 ROM 셀(2)의 수는 더욱 감소되기 때문에, 기생 용량도 더 감소된다.

최하위 비트라인 BL0 과는 다른 상위 비트라인 BL1∼BL4에 관하어. 엔코더부(17)는 상기 기술된 바와 같이,OR 논리연산에 의해 ROM 셀(2)을 구동하도록 변경될 수 있다.

[제2 실시예]

제2 실시예에 따른 병렬형 A/D 변환기는 제 11 도에 도시된 A/D 변환기(13)를 실행할 수 있고, 제13도를 참조하여 설명될 것이다. 제2 실시예는 제 12 도에 도시된 8개의 OR 게이트와 관련된 8개의 플립플롭(flip-flop) 회로(19)만을 제외하고는 제1 실시예와 거의 동일하다. 각각의 플립플롭 회로(19)는 관련 OR 게이트(18)로부터의 출력 신호와 비트라인 BL0∼BL4를 프리차지하기 위한 제어 스위치 회로(SW0∼SW4)에 사용되는 프리차지 신호 PR를 수신한다. 게다가, 각 플립플롭은 각각의 관련 ROM 셀(2)을 구동하기 위한 출력 신호를 생성한다.

결합된 OR 게이트(18)의 출력 신호가 H-레벨이면 각 플립플롭 회로 (19)는 결합된 ROM 셀(2)에 H-레벨 출력 신호를 공급한다. 따라서, 플립플롭 회로(19)는 프리차지 신호 PR를 수신할 때까지 결합된 OR 게이트(18)의 출력 신호를래치한다. 플립플롭 회로(19)는 모든 워드 라인 WL0∼WL31이 L-레벨로 리셋되고 결합된 OR 게이트(18)의 출력 신호가 로우가 된 후에도 OR 게이트(18) 출력신호를 계속적으로 래치한다. 제1 실시예의 상기된 이점에 추가하여, 제2 실시예의 병렬형 A/D 변환기는 디지탈 출력 신호 D0∼D4를 래치시키는 출력 래치 회로(간략화를 위해 도시되지 않음)가 디지탈 출력 신호 D0에 대한 충분한 출력시간을보장함으로써 동작될 수 있는 이점을 갖는다.

[제3 실시예]

제 11 도에 도시된 A/D 변환기(13)를 실시소 수 있는 제3 실시예에 따른 병렬형 A/D 변환기는 제14도를 참조하여 설명된다, 제3 실시예에 있어서, 최하위비트라인 BL0은 2개의 비트라인 BL0a 및 BL0b로 구성된다. 예컨대, 한 ROM셀 그룹은 2개의 비트라인 BL0a 및 BL0b에 선택적으로 접속된다.

엔코더부(17)는 상기 비트라인 BL0a 및 BL0b으로부터 출력 신호 D0a 및 D0b를 수신하는 배타적 논리합(EOR) 게이트(20)를 갖는다. EOR 게이트(20)의 출력 신호는 최하위 디지탈 출력 신호 D0로서 엔코더부(17)로부터 출력된다.

제1 실시예의 구조와 유사한 본 회로의 구조는 비트라인 BL0a 및 BL0b에접속된 ROM 셀(2)의 수를 반으로 감소시킨다. 결과적으로, 엔코더부(17)의 동작속도가 개선된다.

예컨대, 워드라인 WL0 이 선택되면, 비트라인 BL0a 및 BL0b의 출력 신호쌍(D0a, D0b)은 0,1이 되고, EOR 게이트(20)의 출력 신호 D0는 0이 된다. 워드 라인 WL0의 선택에 기초한 디지탈 출력 신호 D0∼D4는 상기 방법으로생성된다. 예컨대, 워드라인 WL1이 선택되면, 비트라인 BL0a 및 BL0b의 출력신호쌍(D0a, D0b)은 1,1이 되고, EOR 게이트(20)의 출력 신호 D0는 '寸이 된다. 따라서, 워드라인 WL1의 선택에 기초한 디지탈 출력 신호 D0∼D4는 상기방법으로 생성된다.

[제4 실시예]

제 15 도는 서모미터 코드에 따라 출력을 생성하는 한 비교기 그룹으로부터의출력 신호에 기초하여 전체 6비트로 구성된 그레이 코드(gray code)의 디지탈 출력 신호 D0 내지 D5를 출력하는 제4 실시예에 따른 엔코더를 도시하고 있다.

63개의 비교기(도시 안됨)로부터의 출력에 기초한 서모미터 코드는 워드 라인 WL1 내지 WL63에 각각 공급된다. 서모미터 코드에 따라 직렬로 배치된 한비교기 그룹은 2개의 그룹으로 분리되며, 하부 부그룹과 결합된 비교기의 출력 신호는 모두 ]이 되고 상부 부그룹과 결합된 비교기의 출력 신호는 모두 0이 된다.

제 15 도를 참조하여, 전체 6비트로 구성된 디지탈 출력 신호 D0∼D5를 출력하기 위한 6개의 비트라인 BL0∼BL5가 제공된다. 17개의 디코더 DE1∼DE17은 최하위 비트라인 BL0에 접속된다. 9개의 디코더 DE18∼DE26은 비트라인BL1에 접속된다. 5개의 디코더 DE27∼DE31은 비트라인 BL2에 접속된다. 3개의 디코더 DE32∼DE34는 비트라인 BL3에 접속된다. 2개의 디코더 DE35∼DE36은 비트라인 BL4에 접속된다. 하나의 디코더 DE37은 비트라인 BL5에 접속된다.

상기 디코더 DE1∼DE37는 제16도를 참조하여 설명되는 동일한 구조를 갖는다. 각 디코더는 제1 및 제2 입력 단자 Ti1 및 Ti2 각각과,2-입력 NOR 게이트(21), 인버터 회로(22) 및 N채널 MOS 트랜지스터(23)를 갖는다. 제1 입력 단자 Ti1은 NOR 게이트(21)의 한 입력 단자에 접속되며, 제2 입력 단자 Ti2는 인버터 회로(22)를 통하여 NOR 게이트(21)의 다른 입력 단자에 접속된다. N채널MOS 트랜지스터(23)는 NOR 게이트(21)의 출력 단자에 접속된 게이트, 비트라인BL에 접속된 드레인 및 접지(GND)에 접속된 소스를 갖는다. 제1 입럭 단자 Ti1은 제2 입력 단자 Ti2가 접속되는 워드라인보다 상위인 워드라인에 접속된다.

동작에 있어서, 트랜지스터(23)는 제1 입력 단자 Ti1이 로우로 설정되고 제2 입력 단자 Ti2가 하이로 설정될 때만 턴온된다. 입력 단자 Ti1 및 Ti2 모두가 L-레벨 또는 H-레벨로 설정되거나, 또는 제1 입력 단자 Ti1이 H-레벨로 설정되고 제2 입력 단자 Ti2가 L-레벨로 설정되면 트랜지스터(23)는 턴오프된다.

본 실시예에 있어서, 비트라인 BL5과 결합된 디코더 DE37는 워드라인WL32 및 전원 V⑾에 접속된다. 비트라인 BL4과 결합된 디코더 DE36는 접지(GND)와 워드라인 WL48에 접속되며, 비트라인 BL4과 결합된 디코더 DE32는워드라인 V√L16과 전원 VDD에 접속된다.

비트라인 BL3과 결합된 디코더 DE34는 접지(GND)와 워드라인 WL56에접속되고, 비트라인 BL3과 결합된 디코더(DE33)는 워드 라인 WL40 및 WL24에접속되며, 비트라인 BL3과 결합된 디코더(DE32)는 워드라인 WL8 및 전원 VDD에 접속된다.

비트라인 BL2과 결합된 디코더(DE31)는 접지 GND와 워드라인 WL60에접속되고, 비트라인 BL2과 결합된 디코더(DE30∼DE28)는 각각 워드 라인WL60으로부터 매 8번째 워드라인에 접속되며, 비트라인 BL2과 결합된 디코더(DE27)는 워드라인 WL4 및 전원 VDD에 접속된다.

제 15 도를 참조하여, 비트라인 BL1과 결합된 디코더(DE26)는 접지(GND)와 워드라인 WL62에 접속되고, 비트라인 BL1과 결합된 디코더(DE25∼DE19)는각각 워드 라인 WL62로부터 매 4번째 워드라인에 접속되며, 비트라인 BL1과 결합된 디코더(DE18)는 워드라인 WL2 및 전원 VDD에 접속된다.

비트라인 BL0과 결합된 디코더(DE17)는 접지(GND)와 워드라인 WL63에접속되고, 비트라인 BL0과 결합된 디코더(DE16∼DE2)는 각각 워드 라인 WL63로부터의 매 2번째 워드라인에 접속되며, 비트라인 BL0과 결합된 디코더(DE1)는 워드라인 WL1과 전원 VDD에 접속된다.

비트라인 BL0∼BL5은 각 아날로그-디지탈 변환 사이를 동안 비트라인 BL0∼BL5을 사전충전시키는 프리차지 회로(도시되지 않음)에 접속된다.

설명을 위해, 서모미터 코드계 출력이 상기 구조에서 워드라인 WL22와 WL23간에서 반전되고 디코더(DE37)의 N채널 MOS 트랜지스터가 인에어블되고 비트라인 BL5의 출력 신호 D5는 로우가 되면, 디코더(DE35 및 DE36)의 N채널MOS 트랜지스터는 디스에이블되고 비트라인 BL4의 출력 신호 D4는 하이가 된다. 이와 유사하게, 디코더(DE32∼DE34)의 N채널 MOS 트랜지스터는 디스에이블되고 비트라인 BL3의 출력 신호 D3는 하이가 되며, 디코더(DE27∼DE31)의 N채널 MOS 트랜지스터는 디스에이블되고 비트라인 BL2의 출력 신호 D2는 하이가된다. 결국, 디코더(DE21)의 N채널 MOS 트랜지스터가 디스에이블되고 비트라인 BL1의 출력 신호 D1은 로우가 되며, 디코더(DE1∼DE17)의 N채널 MOS 트랜지스터는 디스에이블되고 비트라인 BL0의 출력 신호 D0는 하이가 된다.

본 동작을 통하여, 일군의 비교기로부터 출력된 서모미터 코드에 기초한 출력 신호는 그레이 코드의 디지탈 출력 신호 D0∼D5로 변환된다.

다른 실시예에 있어서, 각 비트라인 BL0∼ BL5에 접속된 디코더의 수가감소될 수 있으며, 이에 따라서 비트라인 BL0∼BL5에 접속되는 N채널 MOS 트랜지스터의 수도 감소될 수 있다.

예컨대, 종래의 디코더에 있어서, 비트라인 BL5은 워드라인 WL1∼WL32중에서 인접한 워드라인간의 서모미터 코드계 출력의 스위칭 여부를 검출하는데 사용되는 31개의 디코더의 N채널 MOS 트랜지스터에 접속될 수 있다. 반면에, 본실시예에 있어서 비트라인 BL5는 단일 N채널 MOS 트랜지스터에만 접속된다. 마찬가지로, 각 비트라인 BL4∼BL1에 접속되는 N채널 MOS 트랜지스터의 수가 감소된다. 예컨대, 비트라인 BL0에 접속되는 N채널 MOS 트랜지스터의 수가 32에서 17로 감소된다. 따라서, 각 비트라인 BL0∼BL5의 부하 커패시턴스는 종래에 요구되던 부하 커패시턴스보다 작아진다. 결과적으로, 엔코딩 동작이 더욱 신속하게 행해진다.

제 15 도를 참조하여, 상위인 비트라인에 대해 상기 비트라인과 결합되는 디코더에 접속되는 워드라인간의 간격은 더욱 넓어진다. 비트가 상위일수록 결합된 디지달 출력 신호가 오류가 될 확률은 더욱 낮아진다. 한 비교기 그룹으로부터의 2이상의 서모미터 코드계 출력이 일부 비교기로부터의 출력 신호의 오류로 인하여스위칭되면, 비트라인으로부터의 디지달 출력 신호가 오류가 될 수 있다. 그러나,서모미터 코드계 출력의 상기 오류는 비교적 서로 인접하여 위치된 비교기에서 종종 발생한다. 따라서, 디코더에 접속된 워드라인간의 간격이 더 넓어짐에 따라, 디지탈 출력 신호는 서모미터 코드계 출력의 오류에 의한 영향을 덜 받게 된다. 본실시예에 있어서, 상위인 비트라인에 대해 상기 비트라인으로부터의 디지탈 출력 신호가 오류가 될 확률은 더욱 낮아진다.

[제5 실시예]

다시 제 17 도를 참조하여. 게17도는 제5 실시예에 따른 엔코더를 도시하고 있다. 상기 엔코더는 서모미터 코드계 출력을 생성하는 한 비교기 그룹으로부터의출력 신호에 기초하여 전체 6비트로 구성된 그레이 코드의 디지탈 출력 신호 D0∼D5를 출력한다. 제5 실시예에 있어서, 최하위 비트라인 BL0은 2개의 비트라인BL0a와 BL0b로 구성되며, 디코더 세트(DE1∼DE17)는 비트라인 BL0a와BL0b에 교대로 접속된다. 다음으로, 비트라인 BL0a와 BL0b는 배타적 논리합(EOR) 게이트(20)의 입력측에 접속되며, 상기 EOR 게이트는 최하위 디지탈 출력신호 D0를 출력한다.

설명을 위해, 본 회로구조에 있어서 서모미터 코드계 출력이 워드라인WL23과 WL24간 및 워드라인 WL26과 WL28간에서 스위칭되면, 제17도에 대해설명되는 바와 같이 디코더(DE7, DE8)의 N채널 MOS 트랜지스터는 모두 턴온되어 비트라인 BL0a와 BL0b는 로우가 된다. 그 결과, EOR 게이트(20)로부터의디지탈 출력 신호 D0는 하이가 된다. 디지달 출력 신호 D1∼D5와 H-레벨 출력신호 D0 에 기초하여 서모미터 코드계 출력의 적절한 스위칭이 워드라인 WL25 또는 WL26에서 발생함이 판정된다. 따라서, 서모미터 코드계 출력에 에러가 발생하여도, 정정한 서모미터 코드계 출력에 따른 디지탈 출력 신호에 가까운 디지탈 출력신호 D0∼D5가 생성될 수 있다.

본 실시예에 있어서, 비트라인 BL0a와 BL0b중 하나가 로우가 되고 다른비트라인이 하이가 되면, EOR 게이트(20)의 출력 신호 D0는 적절한 출력 레벨인L-레벨로 된다. 비트라인 BL0a와 BL0b가 모두 하이가 되면, EOR 게이트(20)의 출력 신호 D0는 적절한 출력 신호인 H-례벨로 된다. 제4 실시예의 엔코더의 이점에 추가하여, 제5 실시예의 엔코더는 서모미터 코드계 출력의 에러로 인한 디지달 출력 신호 D0∼D5의 에러와 정정한 디지탈 출력 신호간의 차가 감소된 추가이점을 갖는다.

[제6 실시예]

제 18 도는 초퍼형 비교기를 사용하며 상기 비교기의 비교 동작의 속도를 증가시키기 위해 변형된 A/D 변환기를 도시하고 있다. 상기 A/D 변환기는 교환배치된 오토제로(IAZ : Interleaved autozeroing) 구조를 채용하고 있다.

4개의 저항기 R은 고전위 기준전압원 VRH와 저전위 기준 전압원 V玭간에 직렬로 전속된다. 직렬저항 회로의 최상측 및 최하측 저항기 R의 저항은 모두 나머지 각 저항기의 저항값의 절반으로 설정된다. 4개의 저항기간의 3개의 노드에서의 기준전압 VR1, VR2 및 VR3은 고기준 전압 VRRH과 저기준 전압 VR玭간의 전위차를 저항기로 분할함으로써 결정된다. 어들 직렬 접속된 4개의 저항기 R은 기준전압 발생기(43)를 구성한다.

상기 A/D 변환기는 제1 및 제2 입력단자를 각각 갖는 4개의 비교기(CM0∼CM3)를 포함한다. 비교기(CM0∼CM3)는 각각 제1 입력 단자에서 아날로그입력 신호 Ain를 수신한다. 비교기(CM0)의 제2 입력단자는 스위치 회로(XS11)를 통하여 저전위 기준전압 V玭이 인가되고, 스위치 회로(S12)를 통하여 기준전압VR1이 인가된다.

비교기(CM1)의 제2 입력단자는 스위치 회로(XS12)를 통하여 기준전압VR1이 인가되고, 스위치 회로(S13)를 통하여 기준전압 VR2가 인가된다. 비교기(CM2)의 제2 입력단자는 스위치 회로(XS13)를 통하여 기준전압 V貶이 인가되고, 스위치 회로(S14)를 통하여 기준전압 V拙이 인가된다. 비교기(CM3)의 제2 입력단자는 스위치 회로(XS14)를 통하여 기준전압 V拙이 인가되고, 스위치 회로(S15)를 통하어 고전위 기준전압 VRH 이 인가된다.

스위치 회로(XS11∼XS14 및 S12∼S15)는 제어 회로(31)로부터 출력된 제어 신호 XUD에 기초하여 제어된다. 더욱 구체적으로 말해서, 제어신호 XUD가 로우가 되면, 스위치 회로(S12∼S15)는 턴온되고 스위치 회로(XS11∼XS14)는 턴 오프된다. 반면에, 제어 신호 XUD가 하이가 되면, 스위치 회로(S12∼S15)는 턴 오프 되고 스위치 회로(XS11∼XS14)는 턴온된다. 이들 스위치 회로(XS11∼XS14 및 S12∼S15)는 기준 전압 발생기(43)에 의해 발생되는 다수의 아날로그기준 전압을 4개의 비교기(CM0∼CM3)에 선택적으로 분배하는 셀렉터(45)를 구성한다.

비교기(CM0∼CM3)는 초퍼형이다. 비교기(CM0)의 상세한 회로 구조는 제 19 도를 참조하여 설명된다. 제 19 도에 도시된 바와 같이, 초퍼형 비교기는 2개의 인버터 회로(4f,4g), 커패시터(C2), 3개의 스위치 회로(S16∼S18), 플립플롭 회로(19) 및 AND 게이트(19a)를 포함한다. 인버터 회로(4f,4g)는 각각 증폭 유니트로서의 기능을 한다. 본 회로 구조는 제6도에 도시된 종래의 비교기로부터 래치회로가 제거되고 플립플롭 회로(19)와 AND 게이트(1ga)가 추가된 것이다. 그러나, 스위치 회로(S16∼S18)는 종래 비교기의 대응 스위치 회로와 상이한 타이밍에서 제어된다.

스위치 회로(S16)는 리셋 신호 XXAZ에 의해 제어된다. 더욱 구체적으로 말하여, 리셋 신호 XXAZ가 하이가 되면 스위치 회로(S16)는 턴온되어 기준전압VR을 커패시터(C2)에 인가하고, 리셋 신호 XXAZ가 로우가 되면 스위치 회로(S1)6는 턴오프된다.

스위치 회로(S17)는 려셋 신호 XXAZ로부터 반전된 리셋 신호 XAZ에 의해 제어된다. 더욱 구체적으로 말하면, 리셋 신호 XAZ가 하이가 되면 스위치 회로(S17)는 턴온되고, 리셋 신호 XAZ가 로우가 되면 스위치 회로(S17)는 턴오프 된다.

스위치 회로(S18)는 리셋 신호 XXAZ에 의해 제어된다. 더욱 구체적으로말하면. 리셋 신호 XXAZ가 하이가 되면 스위치 회로(S18)는 턴온되고, 리셋 신호XXAZ가 로우가 되면 스위치 회로(S18)는 턴오프된다.

인버터 회로(4g)의 출력 신호는 플립플롭 회로(19)에 인가된다. AND 게이트(19a)는 제어 회로(31)로 외부에서 공급된 클록 신호 CLK의 반전된 형태인클록신호 XCLK를 수신한다. AND 게이트(19a)의 출력 신호 L는 플립플롭 회로(19)에 인가된다. 플립플롭 회로(19)는 출력 신호 L의 하강에 응답하여 인버터회로(4g)의 출력 신호를 래치하고, 출력 신호 O로서 상기 래치된 신호를 출력한다.

제 20 도에 도시된 바와 같이 본 비교기에서 리셋 신호 XAZ가 H 레벨에 있으면, 스위치 회로(S16, S18)는 턴오프되고 스위치 회로(S17)는 턴온되어 비교가행해진다. 또한. 클록 신호 XCLK와 동위상인 출력 신호 L이 AND 게이트(19a)로부터 플립플롭 회로(19)로 출력된다. 출력 신호 L의 각 하강시 인버터 회로(4g)의 출력 신호는 출력 신호로서 플립플롭 회로(19)로부터 출력된다.

리셋 신호 XAZ가 로우가 되면, 스위치 회로(S16, S18)는 턴온되고 스위치회로(S17)는 턴오프되어 리셋 동작이 행해진다. 상기 경우에 있어서, 출력 신호 L의 하강에 응답하여 플립플롭 회로(19)의 신호출력 동작을 디스에이블시키므로 AND 게이트(19a)의 출력 신호 L은 L-레벨로 고정된다.

리셋 신호 XAZ0∼XAZ3는 제어 회로(31)로부터 비교기(CM0∼CM3에 각각 인가된다. 제어 회로(31)로부터의 리셋 신호 XAZ0∼XAZ3애 응답하여, 비교기(CM0∼CM3) 중 하나는 리셋 모드로 설정되고 나머지 3개의 비교기는 비교 모드로 설정된다. 3개의 비교기로부터의 비교 결과는 서모미터 코드에 따라 출력 신호 E1∼E3로서 제어 회로(31)를 통하여 옌코더(32)에 공급된다. 엔코더(32)는 제어 회로(31)로부터의 출력에 기초한 서모미터 코드를 2개의 1비트 디지탈 신호 D0∼D1으로 변환시킨다.

제 21 도는 제어 회로(31)의 세부를 도시한다. 제어 회로(31)는 8개의 제1로직(논리) 블럭(33a∼33h),7개의 제1 신호 선택 블럭(34a∼34g),4개의 제2로직 블럭(35a∼35d) 및 3개의 제2 신호 선택 블럭(36a∼36c)을 포함한다.

제 21 도와 제 22 도에 도시된 바과 같이 각각의 제1 로직 블럭(33a∼33h)은입력 단자 I, 리셋 신호 입력 단자 RES, 클록 신호 입력 단자 CK, 출력 단자 XO을 가지며 NAND 게이트, 인버터 회로 및 2개의 스위치 회로(S 및 XS)를 포함한다. 이들 스위치 회로(S 및 XS)는 클록 신호 입력 단자 CK로 입력되는 클록 신호에 의해 제어된다. 클록 신호 CK가 하이가 되면 스위치 회로(S)는 턴온되며 클록 신호 CK가 로우가 되면 스위치 회로(XS)가 턴온된다. 리셋 신호 XRES(제29를 참조)는 외부적으로 제1 로직 블럭(33a∼33h)의 리셋 신호 입력 단자 RES에 공급된다.

제1 로직 블럭(33b,33d,33f 및 33h)의 클록 신호 입력 단자 CK로의 입력은 클록 신호 CLK를 8개로 나눔으로써 얻어지는 클록 신호 HCK이며, 클록 신호 HCK는 비교기(CM0∼CM3)를 구동하는 기능을 한다. 제1 로직 블럭(33a,33c,33e 및 33g)의 클록 신호 입력 단자 CK로의 입력은 클록 신호 HCK의 반전된 형태인 클록 신호 XHCK이다.

제 21 도 및 제 23 도에 도시된 바와 같이 각각의 제1 신호 선택 블럭(34a∼34g)은 2개의 입력 단자 I1 및 I2, 선택 신호 입력 단자 SEL 및 출력 단자 XO를가지며 두개의 스위치 회로(S 및 XS) 및 인버터 회로를 포함한다. 스위치 회로(S)는 H-레벨 선택 신호 SEL에 응답하여 턴온되며 스위치 회로(XS)는 L-레벨 선택 신호 SEL에 응답하여 턴온된다. 즉, 각각의 제1 신호 선택 블럭(34a∼34g)은입력 단자 I1 및 I2로 입력되는 신호중 하나를 반전하며 선택 신호 SEL에 응답하여 출력 단자 X0로부터 반전된 신호를 출력한다.

제 21 도 및 제 24 도에 도시된 바와 같이 각각의 제2 로직 블럭(35a∼35d)은 2개의 입력 단자 I 및 XI, 출력 단자 및 리셋 신호 입력 단자 RES를 가지며 하나의 인버터 회로와 2개의 NOR 게이트를 포함한다. 리셋 신호 XRES의 반전된 형태인 신호 XXRES는 각각의 제2 로직 블럭(35a∼35d)의 리셋 신호 입력 단자RES로 입력된다.

제 21 도 및 제 25 도에 도시된 바와 같이 각각의 제2 신호 선택 블럭(36a∼36c)은 2개의 입력 단자 I1 및 I2, 선택 신호 입력 단자 SEL 및 출력 단자 XO을 가지며 2개의 스위치 회로(S 및 XS)와 인버터 회로를 포함한다. 스위치 회로(S)는 H-레벨 선택 신호 SEL에 응답하여 턴은 되며 스위치 회로(XS)는 L-레벨 선택신호 SEL에 옹답하여 턴은 된다. 즉, 각각의 제2 신호 선택 블럭(36a∼36c)은 입력 단자 I1 및 I2로 입력되는 신호 중 하나를 반전하며 선택 신호 SEL에 응하여 반전된 신호를 출력 단자 X0로 출력한다.

비교기(CM3 및 CM2)의 출력 신호 Q3 및 Q2는 신호 선택 블럭(36a)의입력 단자 I1 및 I2로 각각 입력된다. 비교기(CM2 및 CM1)의 출력 신호 Q2 및Q1는 신호 선택 블럭(36b)의 입력 단자 I1 및 I2로 각각 입력된다. 비교기(CM1및 CM0)의 출력 신호 Q1 및 Q0는 신호 선택 블럭(36c)의 입력 단자 I1 및 I2로각각 입력된다.

제 26 도는 제어 신호 XUD를 발생시키도록 제어 회로(31)에 제공된 신호 발생기(37)를 도시한다. 이 신호 발생기(37)는 인버터 회로(371) 및 제 22 도에 도시된 제1 로직 블럭과 같은 타입인 로직 블럭 회로(33i 및 33j)를 포함한다. 이들회로(371,33i 및 33j)는 루프로 접속되어 있다. 인버터 회로(371)의 출력 신호는 제어 신호 XUD로 사용된다. 제어 신호 A는 로직 블럭 회로(33i)의 클록 신호입력 단자 CK에 공급되며 제어 신호 A의 반전된 형태인 제어 신호 XA는 로직 블럭 회로(33j)의 클록 신호 입력 단자 CK에 제공된다.

제 27 도는 제어 신호 A 및 AX를 발생시키도록 제어 회로(31)에 제공된 신호 발생기(38)를 도시한다. 이 신호 발생기(38)는 제29도에 도시된 상기 클록 신호 HCK, 로직 블럭(33a)의 출력 신호 NHa 및 로직 블럭(33h)의 출력 신호NLa를 수신한다. 신호 발생기(38)는 4개의 인버터 회로(381∼384), AND 게이트(385) 및 NOR 게이트(386)를 포함하며 제29도에 도시된 제어 신호 A와 반전된 제어 신호 NA를 발생시킨다. 제어 신호 A 및 XA와 리셋 신호 XRES에 근거하여 제 26 도에 도시된 신호 발생기(37)는 제 29 도에 도시된 것과 같은 제어 신호XUD를 발생시킨다.

제 21 도에 도시된 바와 같이 제1 및 제2 로직 블럭과 제1 및 제2 신호 선택블럭은 접속되어 있다. 출력 신호 NH는 신호 선택 블럭(34a)으로부터 로직 블럭(33a)으로 출력되며 출력 신호 NL는 신호 선택 블럭(34g)으로부터 로직 블럭(33g)으로 출력된다. 출력 신호 NO는 신호 선택 블럭(34f)으로부터 로직 블럭(35d)으로 출력되며 출력 신호 N1는 신호 선택 블럭(34e)으로부터 로직 블럭(35c및 35d)과 신호 선택 블력 36c으로 출력된다.

출력 신호 N2는 신호 선택 블럭(34d)으로부터 로직 블럭(35b 및 35c)과신호 선택 블럭(36b)으로 출력된다. 출력 신호 N3는 신호 선택 블럭(34c)으로부터 로직 블럭(35a 및 35b)과 신호 선택 블럭(36a)으로 출력된다. 출력 신호 N4는 신호 선택 블럭(34b)으로부터 로직 불럭(35a)으로 출력된다. 따라서 리셋 신호 XAZ3∼XAZ0는 로직 블럭(35a∼35d)으로부터 출력되며 서모미터 코드계 출력신호 E3∼E1는 신호 선택 블럭(36a∼36c)으로부터 출력된다.

제6 실시예에 따라 A/D 변환기의 동작은 제28도 및 제29도에 도시된 타이밍 챠트를 참조하여 설명된다.

제 29 도에 도시된 바와 같이 최초의 리셋 모드에서 리셋 신호 XRES는 L 레벨로 설졍되며 비교기(CM0∼CM3)로 각각 입력되는 리셋 신호 XAZ0∼XAZ3도

또한 L 레벨로 설정된다. 또한 제어 신호 XUD는 H 레벨로 설정되고 스위치 회로(XS11∼XS14)는 턴온되며 스위치 회로(S12∼S15)는 턴오프된다. 따라서 기준전압 V玭은 비교기(CMO)에 인가되며, 기준 전압 VRR1은 비교기(CM1)에 인가되며, 기준 전압 VR貶은 비교기(CM2)에 인가되며, 기준 전압 VR咫은 비교기(CM3)에 인가된다.

리셋 신호 XRES가 하이가 되면 제어 신호 XUD는 로우가 된다. 그 결과, 리셋 신호 XAZ0∼XAZ3는 하이가 되므로 아날로그 입력 신호 Ain가 입력되는 비교기(CM0∼CM3)는 비교 동작을 개시한다.

제 28 도에 도시된 바와 같이 상기 비교 동작은 클록 신호 CLK의 상승과 동시에 실행되며 비교기(CM0∼CM3)로부터의 비교 결과는 출력 신호 Q0∼Q3로 출력된다. 이 때, 제2 신호 선택 블럭(36a∼36c)은 제29도에 도시된 제어 신호N1,N2 및 N3에 응하여 비교기(CM0∼CM3)의 4개의 출력 신호 Q0∼Q3로부터3개의 출력 신호 Q1∼Q3를 선택한다. 선택된 출력 신호 Q1∼Q3는 서모미터 코드계 출력 신호 E1∼E3로 사용된다.

리셋 신호 XAZ0이 다음에 로우가 되면, 비교기(CM0)는 리셋 동작을 개시한다. 제어 신호 XUD는 L-레벨이기 때문에 비교기(CMO)는 기준 전압 VRR1에 의해 리셋된다.

리셋 신호 XAZ1가 다음에 로우가 되면, 비교기(CM1)는 리셋 동작을 개시한다. 제어 신호 XUD는 L-레벨이기 때문에 비교기(CM1)는 기준 전압 VR에 의해 리셋된다. 또한 제어 신호 N1가 하이가 되기 때문에 비교기(CM0)는 출력 신호 Q0를 출력 신호 E1로 출력한다. 따라서 비교기(CM0, CM2 및 CM3)는 아날로그 입력 신호 Ain를 기준 전압 VRR1∼Vm과 비교하고 이 비교 결과의 표시인 출력신호 Q0, Q2 및 Q3를 출력 신호 E1∼E3로 출력한다.

리셋 신호 XAZ2가 다음에 로우가 되면 비교기(CM2)는 리셋 동작을 개시한다. 제어 신호 XUD는 L-레벨이기 때문에 비교기(CM2)는 기준 전압 VR에 의해 리셋된다. 또한 제어 신호 N2가 하이가 되기 때문에 비교기(CM1)는 출력 신호 Q1를 출력 신호 E2로 출력한다. 따라서 비교기(CM0, CM1 및 CM3)는 아날로그 입력 신호 Ain를 기준 전압 VRR1∼Vm과 비교하고 이 비교 결과의 표시인 출력신호 Q0, Q1 및 Q3를 출력 신호 E1∼E3로 출력한다.

리셋 신호 XAZ3가 다음에 로우가 되면 비교기(CM3)는 리셋 동작을 개시한다. 제어 신호 XUD는 L-레벨이기 때문에 비교기(CM3)는 기준 전압 VRRH에 의해 리셋된다. 또한 제어 신호 N3가 하이가 되기 때문에 비교기(CM2)는 출력 신호 Q2를 출력 신호 E3로 출력한다. 따라서 비교기(CM0, CM1 및 CM2)는 아날로그 입력 신호 Ain를 기준 전압 VRR1∼V円과 비교하고 이 비교 결과의 표시인 출력신호 Q0, Q1 및 Q2를 출력 신호 E1∼E3로 출력한다.

상기의 상태하에서 A/D 변환 실행 이후 제어 신호 XUD가 하이가 되면 스위치 회로(XS11∼XS14)는 턴온되며 스위치 회로(S12∼S15)는 턴오프된다. 상기 상태에서 비교기(CM0∼CM3)에 인가되는 기준 전압은 각각 전압 V玭∼V印이 된다.

리셋 신호 XAZ3가 다음에 로우가 되면 비교기(CM3)는 리셋 동작을 개시한다. H-레벨 제어 신호 XUD는 H-레벨이기 때문에 비교기(CM3)는 기준 전압 VR에 의해 리셋된다. 비교기(CM0, CM1 및 CM2)는 아날로그 입력 신호 Ain를 기준 전압 VRR1∼Vm과 비교하고 이 비교 결과의 표시인 출력 신호 Q0, Q1 및 Q2를 출력 신호 E1∼E3로 출력한다.

리셋 신호 XAZ2가 다음에 로우가 되면 비교기(CM2)는 리셋 동작을 개시한다. H-레벨 제어 신호 XUD는 H-레벨이기 때문에 비교기(CM2)는 기준 전압V貶에 의해 리셋된다. 또한 제어 신호 N3가 로우가 되기 때문에 비교기(CM3)는출력 신호 Q3를 출력 신호 E3로 출력한다. 따라서 비교기(CM0, CM1 및 CM3)는 아날로그 입력 신호 Ain를 기준 전압 VRR1∼VR3과 비교하고 이 비교 결과의 표시인 출력 신호 Q0, Q1 및 Q3를 출력 신호 E1∼E3로 출력한다.

리셋 신호 XAZ1가 다음에 로우가 되면 비교기(CM1)는 리셋 동작을 개시한다. H-레벨 제어 신호 XUD는 H-레벨이기 때문에 비교기(CM1)는 기준 전압VR1에 의해 리셋된다. 또한 제어 신호 N2가 로우가 되기 때문에 비교기(CM2)는출력 신호 Q2를 출력 신호 E2로 출력한다. 따라서 비교기(CM0, CM2 및 CM3)는 아날로그 입력 신호 Ain를 거준 전압 VR1∼Vm과 비교하고 이 비교 결과의 표시인 출력 신호 Q0, Q2 및 Q3를 출력 신호 E1∼E3로 출력한다.

리셋 신호 XAZ0가 다음에 로우가 되면 비교기(CM0)는 리셋 동작을 개시한다. H-레벨 제어 신호 XUD는 H-레벨이기 때문에 비교기(CMl)는 기준 전압VRL에 의해 리셋된다. 또한 제어 신호 N1가 로우가 되기 때문에 비교기(CM1)는출력 신호 Q2를 출력 신호 E2로 출력한다. 따라서 비교기(CM1, CM2 및 CM3)는 아날로그 입력 신호 Ain를 기준 전압 VRR1∼Vm과 비교하고 이 비교 결과의 표시인 출력 신호 Q1, Q2 및 Q3를 출력 신호 E1∼E3로 출력한다.

상기 기술된 일련의 동작이 반복됨에 따라 A/D 변환은 완성된다.

제6 실시예와 유사한 타입의 A/D 변환기에서 3개의 서모미터 코드계 출력신호 E1∼E3를 생성하도록 아날로그 입력 신호 Ain를 기준 전압 VRR1∼Vm과 비교하기 위해 비교 동작을 수행하는 3개의 비교기는 4개의 비교기(CM0∼CM3)로부터순차적으로 선택된다. 선택되지 않은 비교기는 리셋 동작한다. 따라서 비교 동작으로부터 독립된 리셋 동작이 수행될 필요가 있고 버교 동작은 리셋 동작이 실행되는 것과 동시에 계속해서 실행된다. 이로써, A/D 변환 동작의 속도와 정밀도가 개선된다.

리셋 동작이 비교 동작과 동시에 실행될 수 있기 때문에 만약 충분히 긴 리셋 시간이 확보되어도 비교 동작에 필요한 시간은 줄어둘지 않는다. 따라서 동작속도가 증가하는 동안 충분히 긴 리셋 시간을 확보하는 것이 가능하기 때문에 커패시터의 초퍼 형 비교기는 비교 전압 VR1∼VR3에 확실하게 리셋될 수 있다. 이로써, A/D 변환의 정밀도가 개선된다.

4개의 비교기(CM0∼CM3)의 순차적 리셋은 리셋 모드에서 전원으로부터비교기(CM0∼CM3)로 흘러 들어오는 동작 전류의 발생이 짧은 시간 안에 집중되는 것을 방지하며, 기준 전압 노드와 비교기(CM0∼CM3) 사이에 흘러 들어오는충전/방전 전류의 발생이 짧은 시간 안에 집중되는 것을 방지한다. 따라서, 전력노이즈가 동작 전류의 집중에 기인하여 발생하는 것과 기준 전압이 총전/방전 전류의 집중에 기인하여 변화하는 것을 방지할 수 있다.

비록 제6 실시예에서 사용된 다수의 비교기가 다수의 서모미터 코드계 출력신호보다 하나 많다 할지라도 출력 신호의 수보다 2개 이상 많은 수의 비교기가 사용될 수 있다.

IAZ 구조는 각각의 비교기가 자동 제로화되는 것으로 한정되고 다른 것은비교 상태를 유지하지만, 전체적으로 보다 A/D 변환기는 항상 비교 상태에 있는것으로 나타난다.

[제7 실시예]

제 30 도는 제6 실시예에 사용되는 하나로서 유용한 초퍼형 비교기를 도시한다. 제7 실시예에 따른 비교기는 제2도의 종래의 비교기에 2개의 pN 접합 다이오드(41a∼41b)가 추가된 것과 같다.

아날로그 입력 신호 Ain와 비교 전압 VR이 각각 입력되는 2개의 입력 단자는 스위치 회로(S21 및 S22)를 통해 커패시터(C11)의 제1 단자 노드 N21에 접속된다. 스위치 회로(S21 및 S22)는 제어 회로(31)로부터 출력되는 제어 신호XXAZ 및 XAZ에 외해 제어되며 제어 신호 XXAZ 및 XAz가 하이가 되면 턴온된다.

커패시터(C11)의 제2 단자 노드 N22는 증폭 유니트로서 인버터 회로(42a)의 입력 단자에 접속된다. 인버터 회로(42a)의 출력 단자 노드 N23는 스위치 회로(S23)를 통해 노드 N22에 접속된다. 스위치 회로(S23)는 제어 신호 XXAZ에의해 제어되며 제어 신호 XXAZ가 하이가 되면 턴온된다.

노드 N23은 커패시터(C12)를 통해 노드 N24에 접속되거나 또는 증폭 유니트의 인버터 회로(42b)의 입력 단자에 접속된다. 인버터 회로(42b)의 출력 단자는 스위치 회로(S24)를 통해 노드 N24에 접속된다. 스위치 회로(S24)는 제어 신호 XXAZ에 의해 제어되며 제어 신호 XXAZ가 하이가 되면 턴온된다.

한 쌍의 다이오드(41a 및 41b)는 노드 N23과 인버터 회로(42b)의 출력 단자 사이에서 정반대의 방향으로 접속된다. 비교기의 출력 신호 0는 인버터 회로(42b)의 출력 단자로부터 출력된다.

제 19 도에 도시된 비교기에서 2개의 입력 단자와 인버터 회로(4f)사이의 회로부는 제 30 도에 도시된 비교기로 대체될 수 있다.

제7 실시예에 따른 비교기의 동작이 설명된다. 첫째로, 제어 신호 XAZ가로우가 되고 제어 신호 XXAZ가 하이가 되면, 스위치 회로(S21,S23 및 S24)는 턴온되며 스위치 회로(S22)는 턴오프된다. 따라서 총전 전류는 노드 N21에서의 전워 레벨을 아날로그 입력 신호 Ain의 전위 례벨에 도달시키는 커패시터(C11)에 공급된다. 노드 N22 및 N23는 인버터 회로(42a)의 임계 전압으로 리셋되고 노드N24와 인버터 회로(42b)의 출력 단자는 인버터 회로(42b)의 임계 전압으로 리셋된다. 이 경우, 노드 N23와 인버터 회로(42b)의 출력 단자 사이의 전위차는 다이오드(41a,41b)의 순방향 바이어스된 전압 강하보다 작아지기 때문에 다이오드(41a,41b)는 인에이블된다.

제어 신호 XXAZ가 로우가 되고 제어 신호 XAZ가 하이가 되면, 스위치 회로(S21, S23 및 S24)는 턴오프되며 스위치 회로(S22)는 턴온된다. 따라서 기준전압 VR은 아날로그 입력 신호 Ain와 비교된다. 기준 전압 VRR이 아날로그 입력 신호 Ain의 전위보다 높으면, 노드 N22에서의 전위는 노드 N23를 로우로 설정시키는 커패시터(C11)에 의한 용량성 결함에 기인하여 인버터 회로(42a)의 임계 전압보다 높아진다.

노드 N23가 로우가 되면 노드 N24에서의 전위는 커패시터(C12)에 의한 용량성 결함에 기인하여 인버터 회로(42b)의 임계 전압보다 낮아진다. 따라서 출력신호 0는 하이가 된다.

기준 전압 VRR이 아날로그 입력 신호 Ain의 전위보다 낮아지면 상기 신호 레벨은 반전된다. 노드 N23에서의 전위와 출력 신호 O의 전위 사이에서 노드 N23에서의 반전된 전위를 갖는 전위 차가 다이오드(41a,41b) 중 순방향 바이어스된전압 강하를 넘으면 이들 다이어드(41a,41b)의 하나는 턴온된다.

출력 신호 O의 전위와 노드 N23에서의 전위 사이의 전위 차는 다이오드(41a.41b)의 순방향 바이어스된 전압 강하, 즉 대략 0.6V로 설정된다. 그 때문에 다이오드(41a.41b)는 증폭 유니트의 출력 신호의 진폭을 역제하는 회로로 기능한다.

제어 신호 XXAZ가 하이가 되고 제어 신호 XAZ가 다시 로우가 되면, 노드N21는 아날로그 입력 신호 Ain의 전위 레벨로 리셋되며 노드 N22 및 N23는 인버터 회로(42a)의 임계 전압으로 리셋되며 노드 N24와 인버터 회로(42b)의 출력 단자는 인버터 회로(42b)의 임계 전압으로 리셋된다.

상기 리셋 동작은 노드 N23에서의 신호 및 다이오드(41a,41b)에 의해 억제되는 출력 신호 O의 진폭으로 실행되기 때문에 즉시 완성된다. 제어 신호 XXAZ, XAZ의 레벨이 반전되면 기준 전압 VRR과 아날로그 입력 신호 Ain의 전위는 다시 서로 비교된다. 상기 설명된 동작이 반복된다.

제7 실시예의 비교거에 따라, 다이오드(41a,41b)에 의해 형성된 부귀환 루 기준 전압 VRR이 아날로그 입력 신호 Ain과 비교될 때 출력 신호 O의 진폭을 억제한다. 따라서 상기 비교 후의 리셋 동작은 빠르게 된다. 이로써, 신호XXAZ, XAZ의 주파수를 증가시키며 더 빠른 A/D 변환이 되도록 한다.

각 인버터 회로(42a 또는 42b)에서 인버터를 구성하는 P채널 M0S 트랜지스터 및 N채널 MOS 트랜지스터중 하나는 저항 소자로 대체될 수 있다. 트랜지스터중 하나의 게이트 전압은 일정하게 설정될 수 있기 때문에 일정한 전류가 상기트랜지스터를 통해 흐른다.

제7 실시예에서 보다 더 많은 인버터 회로 단이 초퍼형 비교기를 구성하기위해 용량성 결함에 의해 직렬로 접속되는 경우, 한 쌍의 다이오드(41a,41b)는 마지막 단 인버터 회로의 출력 단자와 전 단에서의 인버터 회로 사이 및 두 단 전의인버터 회로의 출력 단자 사이에서 제공될 수 있다.

이들 다이오드(41a,41b)는 일련의 인버터 회로의 입력 단자 사이에 접속될 수 있다.

또한 인버터 회로(42b)의 출력 신호 O의 진폭은 인버터 회로(42a,42b)사이에서 인버터 회로(42a,42b)를 직접적으로 접속시키는 커패시터(C12)를 제거함으로써 또는 인버터 회로(42b)의 입력과 출력 단자 사이에 다이오드(41a,41b)를 제공함으로써 역제될 수 있다.

[제8 실시예]

제 31 도는 제7 실시예를 수정한 제8 실시예에 따라 초퍼형 비교기를 도시한다. 제8 실시예는 제7 실시예의 노드 N24와 인버터 회로(42b)의 출력 단자 사이의 다이오드(41a,41b) 자리에 병렬로 접속된 P채널 MOS 트랜지스터(Tr1)와 N채널 MOS 트랜지스터(Tr2)를 제외하고 기본적으로 제7 실시예와 동일하다.

트랜지스터(Tr1, Tr2)의 게이트는 인버터 회로(42b)의 출력 단자에 접속된다. 따라서, 트랜지스터(Tr1)는 인버터 회로(42b)의 입력 전위 레벨이 동일 값에의한 출력 전위 레벨보다 높거나 트랜지스터(Tr1)의 임계 전압보다 크면 턴온되는MOS 다이오드로 기능한다. 트랜지스터(Tr2)는 인버터 회로(42b)의 출력 전위레벨이 동일 값에 의한 입력 전위 레벨보다 높거나 트랜지스터(Tr2)의 임계 전압보다 크면 턴온되는 다이오드로 기능한다.

제8 실시예의 비교기에 따라 트랜지스터(Tr1, Tr2) 종 하나는 노드 N24와인버터 회로(42b)의 출력 단자와의 전위 차가 트랜지스터(Tr1, Tr2)중 어느 한쪽의 임계 전압보다 커지면 턴온된다. 따라서 노드 N24와 인버터 회로(42b)의 출력단자와의 전위 차가 트랜지스터(Trl, Tr2)중 어느 한쪽의 임계 전압과 같아지면출력 신호 O의 진폭은 상기 임계 전압으로 억제된다. 그러므로 트랜지스터(Tr1,Tr2)는 증폭 장치의 출력 신호의 진폭을 억제하기 위해 다이오드 접속형 소자로 기능한다.

제7 실시예와 유사한 제8 실시예에 따라 기준 전압 VRR이 아날로그 입력 신호 Ain과 비교되면 트랜지스터(Tr1, Tr2)를 포함하는 부귀환 루프가 출력 신호 O의 진폭을 억제한다. 이로써, 비교 다음의 리셋 동작이 빠르게 된다.

비교기에 따라 부귀환 루프가 증폭 장치로 기능하는 인버터 회로(42b)의 입력과 출력 단자 사이에 제공되면, 비교 동작에서 커패시터(C12)의 두 단말에서의전위 차는 리셋 동작의 전위 차로 유지될 수 없다. 따라서 제6 실시예의 비교기와다르게 제8 실시예의 비교기는 단일 리셋 동작에서 비교 동작 다중 시간을 실행하는데 사용될 수 없다.

상기 MOS 다이오드를 구성하는 트랜지스터(Tr1,Tr2)는 다음과 같이 변경될 수 있다.

(1) 트랜지스터(Tr1,Tr2)의 게이트는 인버터 회로(42b)의 입력 단자로 접속된다.

(2) 트랜지스터(Tr1,Tr2)는 인버터 회로(42b)의 출력 단자에 접속되는 하나의 트랜지스터의 게이트와 2개의 N 채널 MOS 트랜지스터로 대체되고, 다른 트랜지스터의 게이트가 인버터 회로(42b)의 입력 단자에 접속된다.

(3) 트랜지스터(Tr1,Tr2)는 인버터 회로(42b)의 출력 단자에 접속되는 하나의 트랜지스터의 게이트와 2개의 P채널 MOS 트랜지스터로 대체되고, 다른 트랜지스터의 계이트가 인버터 회로(42b)의 입력 단자에 접속된다.

[제9 실시예]

제 32 도는 제9 실시예에 따른 비교기를 도시한다. 인버터 회로(42a,42b)가 증폭 유니트의 차동 증폭기(43a,43b)로 대체된 상기 비교기는 제7 실시예의 비교기와 같다.

스위치 회로(S25,S27 및 S29∼S32)는 제어 신호 XXAZ에 의해 스위치 회로(S26,S28)는 제어 신호 XAZ에 의해 제어된다. 한 쌍의 PN 접합 다이오드(41c,41d)는 차동 증폭기(43b)의 출력 단자 사이에 정반대의 방향으로 접속되어있다.

상기 회로 구조에 따라 리셋 동작에서 스위치 회로(S25, S27 및 S29∼S32)는 턴온되며 스위치 회로(S26, S28)는 턴오프되기 때문에 차동 증폭기(42a,42b)의 입력 및 출력 단자는 동일 전위로 리셋된다. 아날로그 입력 신호 Ain은 커패시터(C13)에 기준 전압 VRR은 커패시터(C14)에 인가된다.

비교 동작에서, 스위치 회로(S25, S27 및 S29∼S32)는 턴오프되고 스위치(S26 및 S28)는 턴은 된다. 그 결과, 기준 전압 VRR은 두개의 커패시터(C13,C14)에 적용된다. 커패시터(C13)에 의한 용량성 결합 때문에, 차동 증폭기(43a)의 양(+)의 입력 단자에서의 전위 레벨은 아날로그 입력 신호 Ain과 기준 전압 VRR사이의 전위 차에 따라 변한다. 결국, 아날로그 입력 신호 Ain과 기준 전압 VRR 사이의 비교 결과를 반영하는 한 쌍의 신호는 차동 증폭기(43a)로부터 출력된다.

차동 증폭기(43a)의 출력 신호는 커패시터(C15 및 C16)에 의한 용량성 결함에 기초를 둔 차동 증폭기(43b)에 입력된다. 차동 증폭기(43b)는 입력 신호에 기초를 둔 상보(complementary) 출력 신호 O 및 /O을 출력한다.

다이오드(41c 및 41d)가 차동 증폭기(43b)의 출력 단자 사이에 접속되기때문에, 출력 신호 0 및 /0의 진폭은 다이오드(41c 및 41d)의 순방향 바이어스된 전압 강하로 억제된다. 따라서, 다이오드(41c 및 41d)는 증폭 장치의 출력 신호의 진폭을 억제하는 회로로 제공된다.

제9 실시예에 따르면, 출력 신호 0 및 /0의 진폭은 기준 전압 VRR이 입력 신호 Ain과 비교될 때 억제되어, 차후 리셋 동작의 속도가 증가된다. 출력 신호 0및/α의 진폭은 상기의 차동 증폭기 (43a,43b)를 직접 접속하는 두 차동 증폭기(43a,43b) 사이에 있는 커패시터(C15 및 C16)를 제거하고 차동 증폭기(43b)의입출력 단자 사이의 한 쌍의 다이오드를 반대 방향으로 제공함으로써 억제될 수 있다. 또한, 출력 신호 0 및 /떠 진폭을 억제하기 위해 한 쌍의 다이오드는 차동증폭기(43b)의 두 입력 단자 사이에 반대 방향으로 접속될 수도 있다.

[제10 실시예]

제 33 도는 자기 디스크로부터 데이타를 판독하는 기록 데이타 재생 장치를 도시한다. 자기 디스크 드라이브 유니트에 제공된 판독 헤드(201)는 자기 디스크로부터 기록 데이타를 판독하고 기록 데이타를 증폭기(202)에 공급한다. 증폭기(202)는 판독 헤드(201)로부터 제공된 아날로그 데이타를 증폭한다. 증폭된 아날로그 데이타는 판독 채널 IC 230에서의 이득 제어 증폭기(204)에 공급된다.

이득 제어 증폭기(204)는 외부에서 공급된 이득 보상 신호 gc에 응하여 이득을 제어한다. 이득 제어 증폭기(204)는 증폭기(202)로부터 신호 입력에 기초를 둔 소정의 레벨의 출력 신호를 생성하고 출력 신호를 아날로그 등화 필터(205)에 공급한다. 아날로그 필터(205)는 이득 제어 증폭기(204)의 출력 신호의 주파수응답을 소정의 응답 레벨에 등화시키고, 등화된 아날로그 신호를 A/D 변환기부(206)에 공급한다. A/D 변환기부(206)은 아날로그 등화 필터(205)에서 디지탈필터(207)까지의 아날로그 신호를 디지탈 신호로 변환한다.

디지탈 필터(207)는 A/D 변환기부(206)의 출력 디지탈 신호로부터 바람직하지 않은 디지탈 신호 성분을 제거하고, 필터링된 신호를 최대 공산(公算) 디코딩회로(maximum likelihood decoding circuit : 208)에 출력한다. 최대 공산 디코딩 회로(208)는 최대 공산 디코딩 방법에 기초를 둔 디코딩 동작을 실행하고, 디코딩된 판독 데이타를 직병렬 변환기(serial-parallel converter : 210)에 공급한다. 직병렬 변환기(210)는 수신된 직렬 데이타를 병렬 데이타로 변환하고 병렬 데이타를 판독 채널 IC(203) 밖으로 출력한다.

디지탈 필터(207)의 출력 신호는 디지탈 필터(207)의 출력 신호에 기초를둔 A/D 변환기부(206)에서 사용하기 위한 샘플링 주파수 신호를 차례로 생성하는PLL 합성기 회로(209)에 공급한다.

또한 이득 제어 증폭기(204)의 출력 신호는 서보 제어기(211)에 입력된다.수신된 신호에 기초를 두어, 서보 제어기(211)는 판독 헤드가 자기 디스크 상의 섹터를 탐색할 것인지를 결정하고, 헤드를 구동하는 제어 신호 CL을 판독 헤드 구동유니트(도시 안됨)에 출력한다. 제35도에 도시된 바와 같이, 자기 디스크 상의 각섹터는 대개 서보 영역과 데이타 영역을 포함한다. 서보 제어기(211)는 판독 헤드(201)의 액세스를 결정한다. 예를 들어, 판독 헤드(201)가 서보 영역을 액세스할때, 서보 제어기(211)가 H-레벨 제어 신호 XSG를 A/D 변환기부(206)에 출력한다.

제 34 도는 A/D 변환기부(206)의 상세한 회로 구조를 도시한다. 아날로그등화 필터(205)로부터 A/D 변환기에 공급된 아날로그 입력 신호 Ain은 스위치 회로(212) 및 용량성 커패시터(213)를 통해 증폭기(214)에 공급된다. 스위치 회로(212)는 후에 설명될 제어 신호 OFS와 함께 공급된다. 제어 신호 OFS가 H-레벨에 있을 때, 스위치 회로(212)는 아날로그 입력 신호 Ain을 용량성 커패시터(213)에 공급하기 위해 턴온된다.

증폭기(214)의 입력 단자는 두 저항기(R1 및 R2)를 통해 접지(GND)에 접속된다. 증폭기(214)는 용량성 커패시터(213)를 통해 수신된 아날로그 입력 신호Ain을 증폭하고, 증폭된 신호를 A/D 변환기(215)에 출력한다.

A/D 변환기(215)는 수신된 아날로그 신호를 6개의 1비트 2진 보수 신호(OAD0∼OAD5)로 변환한다. A/D 변환기(215)에 대한 아날로그 신호 입력의 전위가 중심 전압과 일치할 때, A/D 변환기(215)의 출력 신호 OAD0∼OAD4 세트가 0이 된다. A/D 변환기(215)에 대한 아날로그 신호 입력의 전위가 중심전압보다 LSB의 한 비트만큼 더 높을 때, 출력 신호 OAD0∼OAD4 세트가1이 된다. A/D 변환기(215)에 대한 아날로그 신호 입력의 전위가 중심 전압보다 LSB의 한 비트만큼 더 낮을 때, 출력 신호 OAD0∼OAD4 세트가 11111이 된다. A/D 변환기(215)에 대한 아날로그 신호 입력의 전위가 중심 전압보다 LSB의 두 배만큼 더 낮을 때, 출력 신호 OAD0∼OAD4 세트가 1110이 된다.

디지탈 신호 OAD5 또는 최상위 비트는 A/D 변환기(215)에 대한 입력 전압이 중심 전압보다 높은지 또는 낮은지를 나타내고, 그리고 입력 전압이 중심 전압보다 높을 때는 0으로 설정되고 입력 전압이 중심 전압보다 낮을 때는 ]로 설정된다.

디지탈 신호 OAD0∼OAD5 세트는 오프셋 전압 소거 회로(216)에 또한 출력된다. 디지달 신호 OAD0∼OAD5에 기초를 두어, 오프셋 전압 소거 회로(216)는 A/D 변환기(215)에서의 오프셋 전압을 소거하는 8비트 디지탈 신호를 생성한다. 8비트 디지탈 신호는 D/A 변환기(217)에 공급된다. D/A 변환기(217)는 수신된 디지달 신호를 아날로그 전압 신호로 변환하고, 아날로그 전압 신호를 저항기R3을 통해 저항기 R1 및 R2 사이의 노드에 출력한다. 그러므로, 증폭기(214)에대한 출력 전압은 D/A 변환기(217)로부터 출력된 아날로그 전압의 변화에 따라 변하여, A/D 변환기(215)에 대한 입력 전압이 조정된다.

제 36 도는 오프셋 전압 소거 회로(216)의 상세한 회로 구조를 도시한다.A/D 변환기(215)로부터의 2진 보수 신호(OAD0∼OAD5)는 비교기(218)에 입력된다. 최상위 비트(OAD5)는 또한 제어 회로(219)에 공급된다. 제어 회로(219)는 디지탈 신호 OAD5가 0일 때 입력 전압이 중심 전압보다 높은지를 결정하고,디지탈 신호 OAD5가 ]일 때 입력 전압이 중심 전압보다 낮은지를 결정한다.

제 37 도는 비교기(218)의 상세한 회로 구조를 도시한다. 디지탈 신호OAD0∼OAD4는 NOR(부정 논리합) 게이트(225a) 및 NAND(부정 논리곱) 게이트(226a)에 입력된다. 디지탈 신호 OAD0 및 OAD5는 NAND 게이트(226b)에 입력되고, 디지달 신호 OAD0은 인버터 회로를 통해 NAND 게이트(226c)에 입력된다. NOR 게이트(225a)의 출력 신호는 NAND 게이트(226c) 및 AND 게이트(226d)에 입력된다. NAND 게이트(226b)의 출력 신호는 AND 게이트(226d) 및 NOR 게이트(225b)에 입력된다. NAND 게이트(226a)의 출력 신호는 NOR게이트(225b)에 입력된다. NOR 게이트(225b)의 출력 신호는 NOR 게이트(225c)에 입력된다. AND 게이트(226c)는 출력 신호 CM0을 생성하고 NOR 게이트(225c)는 출력 신호 CM1을 생성한다.

비교기(218)에서, 디지탈 신호 OAD0∼OAD5가 모두 0일 때, 출력 신호CM0 및 CM1 모두 0이 된다. 디지탈 신호 OAD0이 1이고 디지달 신호OAD1∼OAD4가 0일 때, 출력 신호 CM0는 ]이고 출력 신호 CM1은 0ol 된다. 디지탈 신호들(OAD0∼OAD4) 중에서 적어도 하나가 ]일 때, 출력 신호CM0 및 CM1은 ㄱ이 된다.

출력 신호 CM0 및 CM1은 제36도에 도시된 것처럼 제어 회로(219)에 입력된다. 출력 신호 CM0 및 CM1이 0을 나타낼 때, 제어 회로(219)는 A/D 변환기(215)에 대한 아날로그 입력 전압이 중심 전압과 일치하는지를 결정하고, 제어회로의 출력 신호들 중 하나인 제어 신호 LBD를 L 레벨로 설정한다. 출력 신호CM0이 1이 되고 출력 신호 CM1이 0이 될 때, 제어 회로(21g)는 A/D 변환기(215)에 대한 아날로그 입력 전압과 중심 전압 사이의 차가 같커나 또는 A/D 변환기(215)의 LSB의 두 배보다 작은지를 결정하고, L-레벨 제어 신호 LBC를 출력한다. 출력 신호 CM0 및 CM1o1 1이 될 때, 제어 회로(21g)는 A/D 변환기(215)에 대한 아날로그 입력 전압과 중심 전압 사이의 차가 같거나 또는 A/D 변환기(215)의 LSB의 두 배보다 더 큰지를 결정하고, H- 레벨 제어 신호 LBC를 출력한다.

제어 신호 OFT는 제어 회로(219)에 외부에서 공급된다. 제어 회로(219)로부터의 오프셋 클록 신호 OFCLK의 기간은 제어 신호 OFT에 기초하여 조정된다.

보상량(compensation amount)을 설정하는데 사용하기 위해, 레지스터(221)는 A/D 변환기(215)로부터의 디지탈 출력 신호 OAD0∼OAD4 각각의 전위에서 한 LSB 변화에 대응하는 D/A 변환기에서의 8비트 2진 코드의 값을 유지한다. 기록 제어 신호 WRITE와 어드레스 신호 ADR이 직렬 인터페이스(220)를 통해 외부 MPU로부터 레지스터(221)에 입력될 때, 외부에서 공급된 데이타는 데이타 버스를 통해 어드레스 신호 ADR에 의해 선택되는 레지스터(221)의 어드레스에기록된다. 레지스터(221)에 저장된 데이타는 외부에서 레지스터로 공급되는 리셋신호 XRESET에 의해 소거될 수 있다.

레지스터(221)에 저장된 8비트 데이타 IO∼I7은 LSB 선택 회로(222)에공급되고, LSB 선택 회로(222)는 또한 제어 회로(219)로부터 제어 신호 LBC 및LBD를 공급받는다. 제어 신호 LBC에 기초를 두어, LSB 선택 회로(222)는 3개의 모드들, 즉 입력 데이타 I0∼I7을 직접 출력하는 러프(rougb) 동작 모드 : 입력데이타 I0∼I7을 두 비트만큼 LSB 측으로 이동하고 그리고 결과 데이타를 출력하는 파인(fine) 모드 : 입력 데이타 I0∼I7 모두를 0으로 설겅하고 결과 데이타를 출력하는 0-출력 모드중 하나를 선택한다.

제 38 도는 LSB 선택 회로(222)의 상세한 회로 구조를 도시한다. LSB 선택 회로(222)는 전 단에서의 두개의 AND 게이트와 6개의 셀렉터(228)(6개 중 4개가 도시됨) 후속 단에서의 8개의 AND 게이트(229)를 포함한다. 입력 데이타I7과 I6은 각각의 AND 게이트(227)에 입력되고, 입력 데이타 I5∼I0은 각각의 셀렉터(228)의 입력 단자에 입력된다. 입력 데이타 I7∼I12는 각각의 셀렉터(228)의 입력 단자 B에 입력되고, 각각의 셀렉터의 입력 단자 A는 입력 데이타 I7∼I12보다 각각 두 비트 낮은 입력 데이타 I5∼I0을 공급받는다.

제어 회로(219)로부터의 제어 신호 LBC 출력은 AND 게이트(227)와 셀렉터(228)의 입력 단자 SL에 공급된다. 입력 단자 SL에 대한 제어 신호 LBC 출력이 하이로 될 때 각각의 셀렉터는 신호 입력을 입력 단자 A에 출력하고, 입력 단자SL에 대한 제어 신호 LBC 입력이 로우로 될 때 신호 입력을 입력 단자 B에 출력한다.

AND 게이트(227)와 셀렉터(228)의 출력 신호는 후속 단 각각의 AND 게이트(229)에 출력된다. AND 게이트(229)는 또한 제어 회로(219)로부터 제어 신호 LBD를 수신한다. AND 게이트(229)는 각각 8개의 1비트 신호 OT7∼OT0를출력한다.

제어 신호 LBC 및 LBD가 모두 하어로 될 때, LSB 선택 회로(222)는 8개의 출력 신호 (OT7∼OT0)로서 입력 데이타(I7∼I0)를 직접 출력한다. 제어 신호 LBC가 높계 유지된 제어 신호 LBD와 함께 로우로 될 때, LSB 선택 회로(222)는 입력 데이타 (I7∼I12)를 두 비트만큼 LSB 측으로 이동하고 출력 신호OT5∼OT0로서 결과 데이타를 출력한다. 상기 경우에서 출력 신호 OT7 및 OT6은 ⒥으로 설정된다. 그러므로, 출력 신호 OT7∼OT0에 외해 표시되는 디지탈 값은 A/D 변환기(215)의 LSB의 1/4 값과 동등한 D/A 변환기(217)의 2진 코드 값인 입력 데이타 I7∼I0의 1/4 값이 된다. 제어 신호 LBD가 로우로 될 때, 출력신호 (OT0∼OT7)은 모두 0으로 설정된다.

제 36 도에서 도시된 바와 같이, LSB 선택 회로(222)의 출력 신호 OT0∼OT7는 가산기/감산기(223)에 입력된다. 가산기/감산기(223)는 또한 출력 레지스터(224)의 8개의 1비트 출력 신호 OFC0∼OFC7을 수신하고 제어 신호 PMD를 제어 회로(219)로부터 수신한다. A/D 변환기(215)의 최상위 버트의 출력 신호OAD5가 0을 나타낼 때 상기 제어 신호 PMD는 로우로 되고, 출력 신호 OAD5가 ]을 나타낼 때엔 하이로 된다. 제어 신호 PMD에 응답하여, 가산기/감산기(223)는 입력 신호 OFC0∼OFC7 및 관련된 입력 신호 OT0∼OT7의 가산 또는감산을 설행한다.

제 39 도는 가산기/감산기(223)의 상세한 회로 구조를 도시한다. 가산기/감산기(223)는 8개의 가산기 및 8개의 배타적 논리합(EOR) 게이트(231)를 포함한다. 입력 신호 OFCO∼OFC7는 각각의 배타적 논리합 게이트(231)의 제1 입력단자에 입력되고, EOR 계이트의 제2 입력 단자는 제어 신호 PMD를 공급받는다.각각의 EOR 게이트(231)의 출력 단자는 가산기/감산기(223)의 출력 신호 S0∼S7을 출력하는 관련된 가산기(230)에 입력된다.

가산기/감산기(223)에서, 제어 신호 PMD가 하이로 될 때, 각각의 EOR 게이트(231)는 입력 신호 OT0∼OT7의 단계에서의 신호를 출력한다. 결국, 각각의가산기(230)는 출력 신호 S0∼S7을 생기게 하는 관련 입력 신호 OFC0∼OFC7을 입력 신호 0T0∼0T7애 가산한다. 제어 신호 PMD가 로우로 될 때, 각 EOR 게이트(231)는 입력 신호 OT0∼OT7둘 중 관련된 하나의 반전된 형태 신호를 출력한다. 결과적으로, 각각의 가산기(230)는 관련된 입력 신호 OFC0∼OFC7로부터입력 신호 OT0∼OT7의 감산을 실질적으로 실행하고, 감산 결과는 출력 신호 S0 S7로 출력된다.

제 36 도에서 도시된 바와 같이, 가산기/감산기(223)의 출력 신호 S0∼S7는출력 레지스터(224)에 공급되고, 출력 레지스터는 제어 회로(219)로부터 오프셋클록 신호 OFCLK를 공급받는다. 오프셋 클록 신호 OFCLK가 상승할 때마다,출력 레지스터(224)는 가산기/감산기(223)의 출력 신호 S0∼S7에 기초를 둔 레지스터에 저장된 데이타를 재생하고, D/A 변환기(217)에 대한 출력 신호 OFC0∼OFC7로 재생된 데이타를 출력한다.

외부 MPU(도시되지 않음)로부터 직렬 인터페이스(220)를 통해 수신되는신호에 응답하여, 출력 레지스터(224)는 저창된 데이타의 데이타 기록 및 출력을실행한다. 더 상세히 말하자면, 기록 신호 WRITE 및 어드레스 신호 ADR이 외부MPU로부터 출력 레지스터(224)에 입력될 때, 데이타 버스를 통해 레지스터(224)의 선택된 어드레스에 기록 데이타가 기록된다. 판독 신호 READ 및 어드레스 신호 ADR이 외부 MPU로부터 출력 레지스터(224)에 입력될 때, 선택된 어드레스에 저장된 데여타는 레지스터(224)로부터 데이타 버스(DBUS)를 통해 판독된다.

제어 회로(219)는 서보 제어기(211)로부터 제어 신호 XSG를 수신한다.

제어 신호 XSG에 응답하여, 제어 회로(219)는 제34에 도시된 스위치 회로(212)에 제어 신호 OFS를 출력한다.

제어 회로(219)는 제어 신호 ATCN을 외부적으로 공급받는다. 제어 신호ATCN의 출력에 기초를 두어,제어 회로(219)는 제어 신호 XSG와 상관없는 OFS를 출력하고, 그리고 오프셋 소커 회로(216)의 동작을 시작하게 한다.

제어 회로(219)는 제어 신호 WNS를 외부에서 공급받는다. 출력 신호OT0∼OT7을 LSB 선택 회로(222)로부터 출력하자마자, 러프 동작 모드 또는 파인 동작 모드를 선택하기 위해서 LSB 선택 회로(222)에 출력되는 제어 신호 LBC및 LBD를 제어하는데 사용되는 제어 신호 WNS를 외부에서 공급받는다.

제어 회로(219)는 제어 회로(219)를 인에블하도록 제공하는 제어 신호STB를 외부에서 공급받는다. 제어 회로(219)에 공급되는 기준 클록 신호REFCLK는 오프셋 클록 신호 OFCLK를 발생시키기 위한 기준 신호로 사용된다.

제10 실시예에 따른 기록 데이나 재생 장치에서의 A/D 변환기 부분에 의한오프셋 전압 소거 동작에 대해 설명된다.

기록 헤드(201)가 섹터의 서보 영역에서 데이타 기록을 시작할 때, 서보 제어기(211)는 제어 신호 XSG를 A/D 변환기부(206)에 출력한다. 제어 신호 XSG가 오프셋 전압 소거 회로(216)에서의 제어 회로(219)에 입력될 때, 제어 회로(219)는 제어 신호 OFS를 스위치 회로(212)를 턴오프하기 위해 스위치 회로(212)에 출력한다.

상기 상황에서, 오프셋 전압 소거 회로(216)은 A/D 변환기(215)에 대한 입력 전압이 중심 전압으로 설정되도록 동작한다. A/D 변환기(215)에 대한 입력 전압이 중심 전압보다 LSB의 적어도 두 배만큼 높아질 때, A/D 변환기(215)에서의최상위 비트인 디지달 신호 OAD5는 ⒥이 되고 디지탈 신호 OAD0∼OAD4들 중적어도 하나의 신호는 」이 되어, 비교기(218)의 출력 신호 CM0 및 CM1은 ]이된다.

그리고, 제어 회로(210)에서의 제어 신호 LBC 및 LBD는 높아지고 제어신호 PMD는 로우로 된다. H-레벨 제어 신호 LBC 및 LBD에 응답하여, LSB선택 회로 (222)는 러프 동작 모드에 따라서 출력 신호 OT0∼OT7로 입력 신호를출력한다.

L-레벨 제어 신호 PMD에 응답하여, 가산기/감산기(223)의 감산 모드 상태가 된다. 가산기/감산기(223)는 레지스터(224)의 출력 신호 OFC0∼OFC7로부터러프 동작 모드로 입력 신호 OT0∼OT7를 감산하고, 출력 레지스터(224)에 대한출력 신호 S0∼S7로서 감산 결과를 출력한다.

오프셋 클록 신호 OFCLK 의 각각의 상승에 응답하여, 레지스터(224)의 출력은 가산기/감산기(223)로부터의 출력 신호 S0∼S7 을 수신하고, 등록된 신호를출력 신호 OFC0∼OFC7 로서 D/A 변환기(217)에 출력한다. D/A 변환기(217)가 감산된 입력 신호 S0∼S7 를 아날로그 전압 신호로 변환함에 따라 D/A 변환기(217)의 출력 전압은 강하한다. 그 결과, 저항기(R1∼R3)에 기초하여 설정된 증폭기(214)의 입력 전압은 강하하고, A/D 변환기(215)에 대한 아날로그 입력 전압의 오프셋 값은 중심 전압애 가까워지도록 더 작아진다.

A/D 변환기(215)에 대한 아날로그 입력 전압의 오프셋 값이 더 작아지고 A/D 변환기(215)의 출력 신호 OAD5∼OAD0 중 신호 OAD0 만이 」 이 될 때, 비교기(218)의 출력 신호 CM0 는 ]을 나타내는 것으로 설정되고, 출력 신호CM1 은 了을 나타내는 것으로 설정된다. 결론적으로, 제어 신호 LBC 는 로우로 되고, LSB 선택 회로(222)는 파인-동작 모드에 따라 최하위 비트측에서의 2개의 비트 각각에 의해 입력 신호 I0∼I7 를 시셉트하며, 신호 OT0∼OT7 을 출력한다.

제어 신호 PMD는 L 레벨에서 유지되고 가산기/감산기(223)는 감산 모드에서 유지된다. 결국, 가산기/감산기(223)는 파인 동작 모드에서 레지스터(224)에관련된 출력 신호 OFC0∼OFC7에서 입력 신호 OT0∼OT7를 감산하고, 출력 레지스터(224)에 대한 출력 신호 S0∼S7로서 감산 결과를 공급한다.

오프셋 신호 OFCLK이 상승할 때, 출력 레지스터(224)는 가산기/감산기(223)로부터 출력 신호 S0∼S7를 수신하고 상기에서 기술된 것처럼, 수신된 신호를 D/A 변환기(217)에 출력한다. D/A 변환기(217)는 파인 모드에서의 작은 값으로 감산에 의해 얻어진 출력 신호 OFC0∼OFC7를 아날로그 전압 신호로 변환한다. 결과적으로, D/A 변환기(217)의 출력 전압은 작은 값만큼 감소한다. 상기는증폭기 (214)에 대한 입력 전압의 작은 재생의 결과를 초래하여, A/D 변환기(215)에 대한 아날로그 신호 전압은 또한 중심 전압에 근접한다.

A/D 변환기(215)에 대한 아날로그 입력 전압이 중심 전압에 도달할 때, A/D 변환기(215)의 디지탈 신호 OAD0∼OAD5는 모두 ⒥이 된다. 결국, 비교기(218)의 출력 신호 CM0 및 CM1은 0이 되고 제어 신호 LBD는 0으로 설정된다. LSB 선택 회로 (222)의 출력 신호 OT0∼OT7는 모두 0이 되어 가산기/감산기(223)의 출력 신호 S0∼S7와 출력 레지스터(224)의 출력 신호 OFC0∼OFC7는 상수가 된다. 그러므로, D/A 변환기(217)의 출력 전압은 상수가 되고 A/D 변환기(215)에 대한 아날로그 입력 전압은 중심 전압에서 유지된다.

A/D 변환기(215)에 대한 입력 전압이 중심 전압보다 낮아질 때, 디지탈 출력 신호 OAD5는 1로 설정되고 제어 신호 PMD는 하이로 된다. 그 결과, 상기에서 설명된 것처럼 가산기/감산기(223)가 추가 모드가 될 때를 제외하고는 동일한동작이 실행되므로, A/D 변환기(215)에 대한 오프셋 아날로그 입력 전압을 소거한다.

판독 헤드(201)에 의한 서보 영역의 판독이 끝날 때 그리고 데이타 영역으로부터 데이타 판독을 시작할 때, 서보 제어기(211)로부터의 제어 신호 XSG의 출력은 정지되고, 제어 신호 OFS의 출력도 정지되고, 제어 신호 LBD는 낮아진다.그리고, LSB 선택 회로(222)의 출력 신호 OT0∼OT7이 모두 0에 유지되어D/A 변환기(217)의 출력 전압은 일정하게 유지된다.

그리고, 스위치 회로(212)는 데이타 영역으로부터의 데이타 판독에 따라 아날로그 입력 신호를 A/D 변환기부(206)에 입력되도록 턴온된다. A/D 변환기(215)는 오프셋 전압이 소거되는 상태에서 A/D 변환을 실행한다. 데이타 영역의데이타 판독이 끝날 때 그리고 서보 영역의 판독어 다시 시작할 때, 상기에서 기술된 오프셋 전압 소커 동작은 다시 시작한다.

상기에 기술된 것처럼, A/D 변환기부(206)에 따라서, 판독 헤드(201)에 의해 서보 영역의 판독이 시작할 때, 스위치 회로(212)는 아날로그 입력 신호 Ain의입력을 방해하기 위해 턴오프되어, 폐루프 회로는 증폭기(214), A/D 변환기(215),오프셋 전압 소거 회로(216), D/A 변환기(217) 및 저항기 R1∼R3에 의해 형성된다. 그러므로 A/D 변환기(215)의 오프셋 전압은 오프셋 전압 소거 회로(216)의동작에 의해 자동적으로 소거된다.

오프셋 전압 소거 회로(216)는 판독 서보 영역의 동작에 동기시켜 회로(216)에 입력되는 제어 신호 XSG에 응답하여 동작된다. 회로(216)에서의 비교기(218)는 오프셋 값외 정도를 검출한다. LSB 선택 회로(222)는 러프 동작 모드또는 파인 동작 모드 중 하나를 선택한다. 오프셋 클록 신호 OFCLK의 상승에 응답하여 오프셋 전압을 소거하는 동작은 러프 동작 모드에서의 시간에서 A/D 변환기(215)의 한 LSB에 의해 실행되고, 파인 동작 모드에서의 시간에서 A/D 변환기(215)의 LSB의 1/4 값에 의해 실행된다.

상기 동작은 상기 오프셋 전압이 를 때 A/D 변환기(215)의 오프셋 전압을즉시 감소시킨다. 또한 적절한 조정을 실행하는 것이 가능하여 오프셋 전압은 감소되고, 오프셋 전압은 ⒥에 근접한다. 그러므로, 오프셋 전압 소거 동작은 고속 및높은 정밀도에서 실행된다. 그래서 A/D 변환기(215)의 A/D 변환의 정밀도는 향상된다.

출력 레지스터(224)의 출력 신호 OFC0∼OFC7의 갱신 주기를 설정하는 오프셋 클록 신호 OFCLK의 세트는 외부에서 공급되는 제어 신호 OFT에 기초하여 변화된다. 갱신주기를 적절히 설정함으로써, 출력 신호 OFC0∼OFC7이 가산기/감산기(223)의 출력 신호S0∼S7의 변화 동안에 불필요한 변화를 못하게 할 수있어서, D/A 변환기(217)의 출력 전압을 안정시킨다.

비록 본 발명이 단지 여러개의 실시예로 명세서에 설명되었지만. 본 발명은당업자들에게 발명의 사상이나 범위를 이탈하지 않고 많은 다른 특정 형태에 포함된다는 것이 명백해진다.

그러므로 본 발명이 비록 일부 특정 실시예에 대해서만 설명되었지만 적절한 변경을 가하여 다른 태양으로도 실시 가능하다. 즉, 첨부된 청구범위의 개념과범위는 본 명세서에 개시된 실시예에만 한정되지 않는다.

Claims (26)

1. 복수개의 비트라인(BL)과 워드라인(WL) 사이에 접속되며, 관련 워드라인에 공급된 워드라인 선택 신호에 각각 응답하여, 상기 워드라인 선택 신호에따른 디지탈 출력 신호를 각각 관련 비트라인에 공급하는 복수개의 ROM 셀(42)과 : 상기 복수개의 비트라인 중 적어도 하나의 비트라인과 이 비트라인에 접속된ROM 셀을 선택하기 위해 사용되는 상기 워드라인 중 적어도 2개의 워드라인에 결합되고, 상기 적어도 2개의 워드라인에 공급된 워드라인 선택 신호에기초하여, 상기 비트라인에 접속된 ROM 셀의 선택을 나타내는 출력 신호를생성하는 적어도 하나의 로직 프로세서(41)를 포함하는 것을 특징으로 하는엔코더.
2. 제 1 항에 있어서, 상기 로직 프로세서는 OR 계이트(18)를 포함하는 것을 특징으로 하는 엔코더.
3. 제 1 항에 있어서, 상기 로직 프로세서(41)는 상기 2개의 워드라인에 접속되고 소정의 간격으로 이격되며, 상기 워드라인 선택 신호의 반전이 상기 2개의 워드라인 사이에서 발생하는지를 판정하여, 상기 로직 프로세서에 접속된 상기 ROM 셀을 구동시키는 것을 특징으로 하는 옌코더.
4. 제 3 항에 있어서, 상기 로직 프로세서는 복수개의 디코더(DE1∼DE37)를 포함하는 것을 특징으로 하는 엔코더.
5. 복수개의 워드라인 선택 신호에 응답하여 복수개의 비트로 구성된 디지탈 출력 신호를 출력하는 엔코더에 있어서, 복수개의 워드라인(WL0∼WL31)과 : 적어도 2개가 상기 복수개의 비트(D0∼D4)로부터 선택된 하나의 특정 디지탈 출력 신호에 할당되고, 하나가 나머지 디지탈 출력 신호(D1∼D4)의 각각에 할당되는 복수개의 비트라인(BL)과; 상기 복수개의 비트라인(BL) 및 워드라인(WL0∼WL31) 사이에 위치하고,관련 워드라인에 공급된 워드라인 선택 신호에 각각 응답하여, 디지탈 출력신호를 각각 공급하는 복수개의 ROM 셀(2)과 : 상기 복수개의 비트라인 중 적어도 2개의 비트라인(BL0a,bL0b)에 접속되어, 상기 적어도 2개의 비트라인상에서 디지탈 신호의 배타적 논리합을 얻고 이 결과 신호를 특정한 하나의 상기 디지탈 출력 신호로서 출력하는 로직 회로(20)를 포함하는 것을 특징으로 하는 엔코더.
6. 제 5 항에 있어서, 상기 특정한 하나의 디지탈 출력 신호는 상기 복수개의 비트 중 최하위 비트와 관련된 것을 특징으로 하는 엔코더.
7. 각각 복수개의 기준 전압 및 아날로그 입력 전압을 수신하고, 서모미터 코드에 따른 한 그룹의 출력을 생성하여, 상기 수신된 아날로그 입력 전압과 인가된 각각의 기준 전압 중 하나의 기준 전압을 각각 비교하는 복수개의 비교기(CM1∼CM31)와 : 상기 복수개의 비교기(CM1∼CM31)에 결합되고, 상기 비교기의 출력에 응답하여 특정 어드레스를 선택하기 위한 어드레스 신호를 생성하는 복수개의어드레스 디코더(DE0∼DE31)와 : 상기 어드레스 디코더(DE0∼DE31)에 결합되고, 상기 어드레스 신호에 응답하여 디지탈 출력 신호를 생성하는 엔코더부(17)를 포함하는데, 상기 엔코더부는 복수개의 비트라인(BL0∼BL4) 및 워드라인(WL0∼WL31) 사이에 위치하고, 관련된 하나의 워드라인에 공급된 워드라인 선택신호로서의 상기 하나의 어드레스 신호에 각각 응답하여, 관련된 상기 비트라인의 상기 워드라인 선택 신호에 따른 디지탈 출력 신호를 각각 공급하는복수개의 ROM 셀(2)과 : 상기 특정한 하나의 비트라인(BL0)과 이 특정한 하나의 비트라인에 접속된 ROM 셀(2)을 선택하는데 사용되는 적어도 2개의 워드라인에 접속되고, 상기 접속된 적어도 2개의 위드라인에 공급된 워드라인 선택 신호에 기초하여, 상기 특정한 하나의 비트라인에 접속된 상기 ROM 셀의 선택을 표시하는 출력 신호를 생성하는 적어도 하나의 논리합 게이트(18)를 포함하는 것을 특깅으로 하는 A/D 변환기.
8. 제 7 항에 있어서, 상기 엔코더부(17)는 특정한 하나의 비트라인(BL0)에 접속된 상기 ROM셀(2)과 논리합 회로(18) 사이에 접속된 플립플롭 회로(19)를 추가로 포함하는 것을 특징으로 하는 A/D 변환기.
9. 제 7 항에 있어서, 상기 비교기는 각각 복수개의 증폭 유니트(42a,42b)와 : 상기 증폭 유니트를 직렬로 접속시키기 위해 상기 복수개의 증폭 유니트 사이에 제공된 적어도 하나의 커패시터(C12)와; 상기 복수개의 증폭 유니트 중 하나에 병렬로 접속되고, 상기 증폭 유니트중 하나의 출력 신호의 진폭을 억제하는 진폭 억제 회로(41a,41b)를 포함하는 것을 특징으로 하는 A/D 변환기.
10. 제 9 항에 있어서, 상기 진폭 억제 회로는 순방향 바이어스와 역방향 바이어스로 정렬된 한쌍의 다이오드(41a,41b)를 포함하는 것을 특징으로 하는 A/D 변환기.
11. 제 9 항에 있어서, 상기 증폭 유니트는 각각 인버터(42a,42b)를 포함하는 것을 특징으로 하는 A/D 변환기.
12. 제 10 항에 있어서, 상기 다이오드는 각각 PN 접합형인 것을 특징으로 하는 A/D 변환기.
13. 제 10항에 있어서, 상기 다이오드는 각각 MOS형 다이오드인 것을 특징으로 하는 A/D 변환기.
14. 제 7 항에 있어서, 상기 각각의 비교기는 복수개의 증폭 유니트(42a,42b)와; 상기 복수개의 증폭 유니트 중 하나에 병렬로 접속되고, 상기 증폭 유니트중 하나의 출력 신호의 진폭을 역제하는 진폭 억제 회로(41a,41b)를 포함하며, 상기 진폭 역제 회로는 순방향 다이오드 및 역방향 다이오드로 정렬된한쌍의 다이오드(41a,41b)를 포함하는 것을 특징으로 하는 A/D 변환기.
15. 제 7 항에 있어서, 상기 각각의 비교기는 각각 증폭 유니트로서의 기능을 하며,2개의 출력 단자가 있는 복수개의 차동 증폭기(43a,43b)와 : 상거 복수개의 차동 증폭기(43a,43b)를 직렬로 접속시키기 위해 제공된 복수개의 커패시터(C15,C16)와 : 상기 복수개의 차동 증폭기 중 하나에 결합되고, 상기 차동 증폭기 중 하나의 출력 신호의 진폭을 억제하며, 상기 차동 증폭기 중 하나의 2개의 출력단자 사이에 순방향 바이어스 및 역방향 바이어스로 정렬된 한쌍의 다이오드(41c,41d)를 갖는 진폭 억제 회로를 구비하는 것을 특징으로 하는 A/D 변환기.
16. 제 15 항에 있어서, 상기 다이오드는 각각 PN 접합형인 것을 특징으로 하는 A/D 변환기.
17. 제 7 항에 있어서, 상기 비교기는 각각 증폭 유니트로서외 기능을 하며 2개의 입력 단자가 있는 복수개의 차동 증폭기(43a,43b)와 : 상기 복수개의 차동 증폭기(43a,43b)를 직렬로 접속시키기 위해 제공된 복수개의 커패시터(C15,C16)와; 상기 복수개의 차동 증폭기(436) 증 하나에 결합되고, 상기 차동 증폭기 중하나의 입력 신호의 진폭을 억제하며, 상기 차동 증폭거 중 하나의 2개의 입력 단자 사이에 순방향 바이어스 및 역방향 바이어스로 정렬된 한쌍의 다이오드(41c,41d)를 갖는 진폭 억제 회로를 구비하는 것을 특징으로 하는 A/D변환기.
18. 복수개의 상이한 아날로그 기준 전압을 생성하는 기준 전압 발생 회로(43)와; 상기 아날로그 기준 전압과 아날로그 입력 신호(Ain)가 공급되고, 리셋 및 비교 동작간을 스위치할 수 있고, 상기 아날로그 입력 신호(Ain)와 상기 공급된 기준 전압 중 하나를 비교하는 복수개의 비교기(CM)를 구비하며, 상기 비교기는 자신의 수보다 적어도 하나씩 작은 일군의 서모미터 코드계 출력 신호를 생성하도록 구성되며; 상기 복수개의 비교기외 출력 신호에 기초한 복수개의 비트로 구성된 디지달신호를 생성하는 엔코더(32)와; 상기 복수개의 비교기(CM)에 결합되고, 상기 복수개의 비교기 중 적어도하나가 리셋 동작을 수행하도록 하며, 나머지 비교기가 비교 동작을 수행하도록 하기 위한 방식으로 상기 복수개의 비교기를 제어하는 제어 회로(31)와 : 상기 제어 회로(31)에 의해 제어되고, 상기 복수개의 비교기(CM)와 상기엔코더(32) 사이에 제공되며, 상기 일군의 서모미터 코드계 출력 신호로서의비교 동작을 수행하는 비교기의 출력 신호를 상기 엔코더(32)에 선택적으로제공하는 제1 선댁 회로(44)와; 상기 제어 회로(31)에 의해 제어되고, 상기 기준 전압 발생 회로(43)와 상기 복수개의 비교기(CM) 사이에 제공되며, 상기 기준 전압 발생 회로(43)에 의해 생성된 상기 복수개의 아날로그 기준 전압을, 리셋 동작에 관련된 상기 하나의 비교기와 비교 동작에 관련된 나머지 비교기에 선택적으로 분배하는 제2 선댁 회로(45)를 포함하는 것을 특깅으로 하는 A/D 변환기.
19. 제 18 항에 있어서, 상기 비교기는 각각 초퍼형인 것을 특징으로 하는 A/D 변환기.
20. 아날로그 신호로서 외부에서 공급된 판독 신호(RD)를 증폭하는 증폭기(11)와; 상기 증폭기(11)의 출력 신호로부터 고주파수 신호 성분을 제거하는 필터(12)와; 상기 필터(12)의 아날로그 출력 신호를 디지탈 신호로 변환하는 청구항 제18항에 기재된 A/D 변환기(13)와; 상기 A/D 변환기로부터 상기 디지탈 신호 출력이 공급되고, 이 디지탈 신호를 후속 단의 회로에 적응시키는 등화기(14)를 포함하는 것을 특깅으로 하는 반도체 집적 회로.
21. 아날로그 신호를 생성하는 전단 회로(232)와 : 상기 전단 회로(232)로부터 공급된 상기 아날로그 신호를 디지탈 신호로 변환하는 A/D 변환기(215)와 : 상기 전단 회로(232)로부터 상기 A/D 변환기(215)로 상기 아날로그 신호의 공급이 금지되면, 상기 A/D 변환기로부터의 디지탈 신호 출력에 기초하여, 상기 전단 회로로부터 A/D 변환기에 공급된 오프셋 전압을 감소시키기위해 디지탈 신호를 생성하여 출력하는 오프셋 전압 소거 회로(216)와 : 상기 전단 회로(232)와 상기 오프셋 전압 소커 회로(216)에 접속되며, 상기오프셋 전압 소거 회로의 디지탈 출력 신호를 아날로그 신호로 변환하는D/A 변환기(217)를 포함하고, 오프셋 전압은 상기 D/A 변환기로부터 상기전단 회로에 공급된 상기 아날로그 신호에 의해 소거되는 것을 특깅으로 하는 반도체 집적 회로.
22. 제 21 항에 있어서, 상기 오프셋 전압 소거 회로(216)는 상기 A/D 변환기(215)의 상기 출력 신호에 기초한 오프셋 전압을 검출하는 검출 회로부(218)와; 상기 오프셋 전압을 감소시키기 위해 디지달 신호를 생성하는 연산 회로부(223)와; 상기 검출부(218)의 출력 신호에 응답하여, 상기 연산 회로부(223)를 제어하기 위한 복수개의 제어 신호를 생성하는 제어 회로(219)와; 상기 제어 회로부(219)로부터의 오프셋 클록 신호 출력에 응답하여 상기 연산 회로부(223)의 출력 신호를 수신해서, 상기 수신된 출력 신호를 상기D/A 변환기(217)에 출력하는 출력 레지스터(224)를 포함하는 것을 특징으로 하는 반도체 집적 회로.
23. 제 21 항에 있어서, 상기 오프셋 전압 소거 회로(216)는 상기 A/D 변환기(215)의 출력 신호에 기초한 오프셋 전압을 검출하는 비교기(218)와; 상기 비교기의 출력 신호에 기초하여 복수개의 제어 신호를 생성하는 제어회로(219)와; 상기 복수개의 제어 신호에 응답하여, 상기 D/A 변환기(217)의 아날로그출력 전압에서의 유니트 변화량을 선택하고, 이 유니트 변화량을 나타내는디지탈 신호를 출력하는 최하위 비트(LSB) 셀렉터(222)와 : 상기 제어 회로(219)와 상기 최하위 비트 셀렉터(222)에 접속되며, 상기 제어 신호 중 하나에 응답하여 가산 및 감산을 수행하는 가산기/감산기(223)와; 상기 제어 회로(219)와 상기 가산기/감산기(223)에 접속되며, 상기 제어 회로(219)로부터의 오프셋 클록 신호 출력에 응답하여 상기 가산기/감산거의출력 신호를 수신하고, 상기 수신된 출력 신호를 상기 D/A 변환기(217)에 출력하는 출력 레지스터(224)를 포함하는데, 상기 가산기/감산기(223)는 최하위 비트 셀렉터(222)의 출력 신호와 상기 출력 레지스터(224)의 출력 신호를 수신하고, 상기 출력 신호의 가산 또는 감산 연산을 수행하여, 연산 결과를 상기 출력 레지스터에 제공하는 것을 특징으로 하는 반도체 집적 회로.
24. 제 23 항에 있어서, 상기 최하위 비트 셀렉터(222)는 상기 제어 회로(219)로부터의 상기 제어신호 중 하나에 응답하여 러프-동작 모드 또는 파인-동작 모드 중 하나를 선택하고, 상기 선택된 모드에 따른 출력을 생성하며, 상기 A/D 변환기(215)의 하나의 최하위 비트와 동일한 상기 D/A 변환기(217)의 이진 코드값은상기 최하위 비트 셀렉터로부터 상기 러프-동작 모드로 출력되고, 상기 A/D변환기(215)의 상기 최하위 비트의 1/4과 동일한 상기 D/A 변환기(217)의이진 코드값은 상기 파인-동작 모드로 출력되는 것을 특징으로 하는 반도체집적 회로.
25. 서보 영역과 데이타 영역이 있는 복수개의 섹터를 구비하는 기록 매체로부터 데이타를 판독하고, 이 판독 데이타를 나타내는 아날로그 데이타 신호를 출력하는 데이타 판독 장치(201)와 : 상기 아날로그 데이타 신호를 디지달 신호로 변환하는 A/D 변환 유니트(206)와; 상기 A/D 변환 유니트(206)로부터 출력된 상기 디지탈 신호를 디지탈 처리하는 디지탈 신호 처리 유니트(207,208,210)를 포함하는데, 상기 A/D 변환 유니트(206)는 상기 데이타 판독 장치가 상기 복수개의 섹터 각각에 있는 서보 영역을 엑세스할 때, 상기 데이타 판독 장치로부터 출력된 제어 신호에 응답하여 상기아날로그 데이타 신호가 상기 A/D 변환 유니트(206)에 입력되는 것을 금지시키는 스위치 회로(212)와; 상기 데이타 판독 장치(201)로부터의 상기 아날로그 데이타 신호를 상기 스위치 회로(212)를 통해 수신해서 이 수신된 아날로그 데이타 신호를 출력하는 전단 회로(214)와; 상기 전단 회로(214)로부터의 아날로그 데이타 신호를 디지탈 신호로 변환하는 A/D 변환기(215)와; 상기 전단 회로(214)로부터 상기 A/D 변환기(215)에 상기 아날로그 신호의 긍급이 금지되면, 상기 A/D 변환기(215)로부터 출력된 디지탈 신호에기초하여, 상기 전단 회로(214)로부터 상기 A/D 변환기(215)에 공급된 오프셋 전압을 감소시키기 위한 디지탈 신호를 생성하여 출력하는 오프셋 전압소거 회로(216)와 : 상기 전단 회로(214)와 상기 오프셋 전압 소거 회로(216)에 접속되고, 상기오프셋 전압 소거 회로(216)의 디지탈 출력 신호를 아날로그 신호로 변환하는 D/A 변환기(217)를 포함하며, 상기 오프셋 전압은 상기 D/A 변환기(217) 로부터 상기 전단 회로(214)에 공급된 상기 아날로그 신호에 의해 소거되는 것을 특징으로 하는 기록 데이타 재생 장치.
26. 복수개의 아날로그 입력 신호(Ain)와 복수개의 상이한 아날로그 기준 전압을 수신하는 복수개의 비교기를 이용하는 단계와 : 상기 복수개의 비교기 중에서 적어도 하나의 비교기가 리셋 동작을 수행하도록 하고, 나머지 비교기가 비교 동작을 수행하도록 하는 단계와 : 상기 나머지 비교기가 각각 아날로그 입력 신호(Ain)와 아날로그 기준 전압을 비교하고, 이 비교된 결과를 출력으로 생성하는 단계와 : 비교 동작을 수행하는 상기 나머지 비교기로부터의 출력에 기초하여 복수개의 비트로 구성된 디지탈 출력 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 아날로그 디지탈 변환 방법.