JP4684743B2 - Ａ／ｄ変換回路、ａ／ｄ変換器およびサンプリングクロックのスキュー調整方法 - Google Patents

Description

本発明はＡ／Ｄ変換回路、Ａ／Ｄ変換器に関わり、特に並列形のＡ／Ｄ変換回路、Ａ／Ｄ変換器に関する。

Ａ／Ｄ変換回路としては逐次比較型、あるいは並列比較型の２種類のＡ／Ｄ変換回路が知られている。図９は、並列型Ａ／Ｄ変換回路を概略的に示したブロック図である。図９に示すように、並列形Ａ／Ｄ変換回路９０は分圧抵抗列９１、複数の比較器９２およびエンコーダ９５を有している。エンコーダ９５の出力側はデジタル出力端子９７に接続され、エンコーダ９５の入力側には複数の比較器９２が接続されている。各比較器９２の一方の入力端はアナログ入力端子９８に接続され、他方の入力端は各分割抵抗の一端に接続されている。全体としての分圧抵抗列９１の一端は参照入力電圧ＶＲＥＦに接続され、他端は接地されている。

上記した並列型Ａ／Ｄ変換回路９０の動作について説明する。アナログ入力端子９８からのアナログ入力電圧ＶＩＮは各比較器に与えられている。各比較器はクロックＣＬＫに同期して、アナログ入力電圧ＶＩＮと参照入力電圧ＶＲＥＦから各分割抵抗で分圧されたそれぞれの参照電圧とを比較する。エンコーダ９５は、比較器９２からの出力に基づいて、アナログ入力電圧ＶＩＮを２進数のＮビットのデータ列ＤＯＵＴに符号化する。

つまり、アナログ量ＶＩＮのデジタル量ＤＯＵＴへの変換は各比較器における電圧比較の動作と、エンコーダ９５でのＮビット列データＤＯＵＴへの符号化の動作で実現される。このような一般的なＡ／Ｄ変換回路９０については非特許文献１に記載されている。

このような並列形のＡ／Ｄ変換回路９０で、Ｎビットのデータ列ＤＯＵＴを生成する場合、２^Ｎ個の比較器が必要とされる。そのためビット数が多くなると、その回路規模、面積が大きく増大する。Ａ／Ｄ変換回路９０の面積が増大すると、アナログ入力電圧ＶＩＮの配線遅延によるスキュー、およびクロック信号ＣＬＫの配線遅延によるスキューが増大する。両者のスキューに差が有ると同時刻のアナログ信号をサンプリングすることが困難となり、精度が劣化してしまう。

図１０は、このように両者のスキューに差が生じた場合のデータの誤差を説明するタイミングチャートである。図１０（ａ）は、アナログ入力信号ＶＩＮのスキューを示している。図１０（ｂ）は、クロック信号ＣＬＫのスキューを示している。図１０（ａ）に、Ａ１、Ａ２・・・ＡＭ（Ｍ＝２^Ｎ）で示している波形は、それぞれ１段目の比較器からＭ段目の比較器までに入力されるアナログ入力信号ＶＩＮを示している。図１０（ａ）から分かるように信号配線の遅延に従ってＭ段目の比較器には１段目の比較器よりも位相が遅れたアナログ信号ＡＭが入力される。図１０（ｂ）にＣ１〜ＣＭ（Ｍ＝２^Ｎ）で示す波形は、１段目の比較器からＭ段目の比較器までに入力されるクロック信号を示している。図１０（ｂ）から分かるように、クロック配線の遅延からＭ段目の比較器に供給される比較を行うためのクロックは、１段目の比較器よりも位相が遅れている。図１０に示すようにＡ／Ｄ変換回路９０に用いられる比較器の数が多くなると信号配線による遅延時間と、クロック配線による遅延時間の差が大きくなってしまう。そのため、入力信号ＶＩＮの位相とクロック信号ＣＬＫの位相がずれ、同時刻の入力信号をサンプリングできずに出力してしまう場合が生じる（図１０（ａ）参照）。この場合、生成されたデジタル信号ＤＯＵＴの精度が劣化してしまう。

このようなスキューによる誤差を防ぐ方法として、レイアウト上で等長配線となるように対応することなども可能であるが、回路面積の増大に伴い配線長のレイアウトだけでは対応することが困難となっている。また、Ａ／Ｄ変換回路９０の前段にサンプル・ホールド回路などを設ける方法もある。しかしながら並列形のＡ／Ｄ変換回路９０の特徴である高速動作に対応するサンプル・ホールド回路は精度が低くなってしまい、精度が高いサンプル・ホールド回路を用いようとすると高速動作に追従できなくなってしまうというトレードオフがあり、上記のスキュー対策に有効なサンプル・ホールド回路を適用することは困難となっていた。
１９７２ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， "ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ" ｐｐ１４６−１４８

上述のように、従来のＡ／Ｄ変換器、Ａ／Ｄ変換回路では、アナログ入力信号のスキューとクロック信号のスキューのずれなどから高速かつ高精度でＡ／Ｄ変換を行うことは困難となっていた。

本発明の１態様による並列形Ａ／Ｄ変換回路は、入力信号を並列に比較する複数の比較器と、複数の比較器に対して入力信号を分配する入力信号配線と、複数の比較器に対して入力信号をサンプリングするサンプリングクロックを分配し、サンプリングクロックの分配タイミングが、入力信号配線による入力信号の遅延に応じて決定されるサンプリングクロック分配回路とを有する。

また本発明の１態様によるサンプリングクロックのスキュー調整方法では、信号が入力され、サンプリングクロックに基づいて当該信号をサンプリングしてデジタルデータを出力する並列形Ａ／Ｄ変換器の前記サンプリングクロックのスキュー調整方法であって、予め定められたトレーニング信号を生成し、Ａ／Ｄ変換回路により、トレーニング信号をデジタル化したデジタル出力信号を出力し、デジタル出力信号の所定のパラメータを測定し、所定のパラメータに基づいて、前記サンプリングクロックの出力タイミングを制御することを特徴とする。

また本発明の１態様によるサンプリングクロックのスキュー調整方法では、信号が入力され、サンプリングクロックに基づいて当該信号をサンプリングしてデジタルデータを出力する並列形Ａ／Ｄ変換器のサンプリングクロックのスキュー調整方法であってＡ／Ｄ変換回路により、信号をデジタル化したデジタル出力信号を出力し、デジタル出力信号に含まれるエラーを訂正し、デジタル出力信号のうち、エラー訂正が行われた該デジタル出力信号の比率に基づいてサンプリングクロックのスキューを調整する。

Ａ／Ｄ変換回路の出力するデジタル出力信号に応じて、アナログ入力信号のスキューに対するクロック信号のスキューが最適となるように制御されるため、より高速で高精度なＡ／Ｄ変換回路を提供することが可能となる。

以下、図面を参照して本発明の実施の形態について説明する。図１は本発明の実施の形態１のＡ／Ｄ変換器の構成を示すブロック図である。本実施の形態のＡ／Ｄ変換器１は、並列形のＡ／Ｄ変換回路１０およびモニタ回路２０を有している。Ａ／Ｄ変換回路１０は、アナログ入力電圧ＶＩＮに対応して、Ｎビットのデータ列ＤＯＵＴを出力するＡ／Ｄ変換回路１０である。図１に示すように、この実施の形態のＡ／Ｄ変換回路１０は、分圧抵抗列１１、複数の比較器１２１〜１２Ｍ（Ｍ＝２^Ｎ）、複数の位相補間回路（フェーズインターポレータ）１３１〜１３Ｍ（Ｍ＝２^Ｎ）、クロック配線部１４、エンコーダ１５を有している。

分圧抵抗列１１は、一方が参照電圧ＶＲＥＦに接続され他方が接地電圧に接続されている。分圧抵抗列１１の各抵抗の間のノードは、それぞれ比較器１２１〜１２Ｍの一方の入力端子に接続されている。比較器１２１〜１２Ｍの他方の入力端子はアナログ入力配線ＡＬに接続され、このアナログ入力配線ＡＬはアナログ入力端子１６に接続されている。アナログ入力端子１６にはアナログ入力電圧ＶＩＮが印加され、比較器１２１〜１２Ｍの他方の入力端子にはアナログ入力電圧ＶＩＮがアナログ入力配線ＡＬを介して入力されている。比較器１２１〜１２Ｍは、それぞれ位相補間回路１３１〜１３Ｍから出力されるサンプリングクロックＣ１〜ＣＭに同期してアナログ入力電圧ＶＩＮと分圧抵抗列１１によって分圧された参照電圧ＶＲＥＦの比較を行い、その比較結果を出力する。

位相補間回路１３１〜１３Ｍには、それぞれ第１のクロック信号ＣＡ１〜ＣＡＭ、第２のクロック信号ＣＢ１〜ＣＢＭが入力されている。この位相補間回路１３１〜１３Ｍは、それぞれに入力される第１、第２のクロック信号ＣＡ、ＣＢを補間するような位相のサンプリングクロックＣを出力する回路である。この位相補間回路１３１〜１３Ｍの詳細については後述する。

クロック配線部１４は、クロック入力端子１８から入力されたクロック信号に基づいて、クロックバッファ１４１〜１４４、クロック配線ＣＬＡ、ＣＬＢを介して位相補間回路１３１〜１３Ｍのそれぞれに第１のクロックＣＡ１〜ＣＡＭ、第２のクロックＣＢ１〜ＣＢＭを供給する部分である。ここで、位相補間回路１３１〜１３Ｍに供給される第１のクロックＣＡ１〜ＣＡＭは、第１の方向（図１の上方から下方に向かう方向）に沿って第１のクロック配線ＣＬＡによって伝播される。位相補間回路１３１〜１３Ｍに供給される第２のクロックＣＢ１〜ＣＢＭは、第２の方向（図１の下方から上方に向かう方向）に沿って第２のクロック配線ＣＬＢによって伝播される。本実施の形態では、第２のクロック配線ＣＬＢは第１のクロック配線ＣＬＡを複数の比較器の端部（図１の下端）で折り返した配線である。本実施の形態ではこのクロック配線部１４と位相補間回路１３とでサンプリングクロック分配回路が構成されている。

エンコーダ１５は、比較器１２１〜１２Ｍの出力する比較結果からアナログ入力電圧ＶＩＮに相当するデジタル信号を生成し、Ｎビットのデータ列ＤＯＵＴとしてデータ列出力端子１７から出力する。

ここで上記した位相補間回路１３１〜１３Ｍの構成について説明する。図２は、個々の位相補間回路の構成を示す回路図である。図２に示すように各位相補間回路は第１のクロック信号ＣＡが入力される第１の差動入力対と第２のクロック信号ＣＢが入力される第２の差動入力対を有している。第１の差動入力対は電源電圧ＶＤＤと第１の電流源ＣＳ１の間に接続されている。第２の差動入力対も電源電圧ＶＤＤと第２の電流源ＣＳ２の間に接続されている。第１の差動入力対は第１のクロック信号ＣＡが入力されるＮＭＯＳトランジスタＮ１と、第１のクロック信号を反転させた信号／ＣＡが入力されるＮＭＯＳトランジスタＮ２とで構成されている。第２の差動入力対は、第２のクロック信号ＣＢが入力されるＮＭＯＳトランジスタＮ３と、第２のクロック信号を反転させた信号／ＣＢが入力されるＮＭＯＳトランジスタＮ４とで構成されている。ＮＭＯＳトランジスタＮ１、Ｎ３は、ドレインが抵抗Ｒ１を介して電源電圧ＶＤＤに接続されている。ＮＭＯＳトランジスタＮ２、Ｎ４は、ドレインが抵抗Ｒ２を介して電源電圧ＶＤＤに接続されている。ＮＭＯＳトランジスタＮ１、Ｎ２のソースは、上述した第１の電流源ＣＳ１に接続され、ＮＭＯＳトランジスタＮ３、Ｎ４のソースは第２の電流源ＣＳ２に接続されている。第１、第２の電流源ＣＳ１、ＣＳ２は、後述するモニタ回路２０から与えられる信号（スキュー調整信号）に基づいてその電流値が設定される可変電流源である。この位相補間回路の出力端子は抵抗Ｒ１とＮＭＯＳトランジスタＮ１、Ｎ３の間のノードおよび抵抗Ｒ２とＮＭＯＳトランジスタＮ２、Ｎ４の間のノードとなる。

この位相補間回路の出力は、第１の電流源ＣＳ１と第２の電流源ＣＳ２の電流値を同じに設定した場合、第１のクロック信号ＣＡと第２のクロック信号ＣＢのちょうど中間となるようなクロック信号を出力する。この様子を模式的に図３に示す。このように、位相補間回路は第１のクロック信号ＣＡと第２のクロック信号ＣＢを補間するようなクロック信号Ｃを出力し、サンプリングクロックとするものである。図３には第１の電流源ＣＳ１と第２の電流源ＣＳ２の電流値を同じに設定した場合を示したが、実際にはモニタ回路２０からの出力（スキュー調整信号）に基づいて第１の電流源ＣＳ１と第２の電流源ＣＳ２の電流値には差を持たせている。第１の電流源ＣＳ１と第２の電流源ＣＳ２の電流値の差に基づいて、位相補間回路の出力するクロックＣのタイミングが変化する。第１の電流源ＣＳ１の電流値と第２の電流源ＣＳ２の電流値の比がｐ：ｑであった場合、第１のクロック信号ＣＡと第２のクロック信号ＣＢとの時間差を例えばｑ：ｐに区分する点でクロック信号が立ち上がる（図３参照）。

モニタ回路２０は、後述するトレーニング動作などにより、Ａ／Ｄ変換回路１０の出力するＮビットのデジタル信号ＤＯＵＴをモニタし、その結果に基づいて上記の位相補間回路の第１の電流源ＣＳ１と第２の電流源ＣＳ２の電流値を設定する信号（スキュー調整信号）を出力する回路である。モニタ回路２０は、第１の電流源ＣＳ１の電流値と第２の電流源ＣＳ２の電流値の比ｐ：ｑを決定し、全ての位相補間回路１３１〜１３Ｍに対して同一の比となるような信号を出力する。

以上のように構成されたＡ／Ｄ変換器１の動作の詳細について以下に説明する。アナログ入力端子から入力されたアナログ入力電圧ＶＩＮは、アナログ入力配線ＡＬを伝播して各比較器１２１〜１２Ｍへと入力される。この時、アナログ入力配線ＡＬの配線抵抗値などにより、アナログ入力信号には遅延が生じている。アナログ入力信号にはスキューが生じているため、全ての比較器１２１〜１２Ｍに同時には入力電圧が与えられない。ここで、各比較器１２１〜１２Ｍに入力される信号をＡ１〜ＡＭとすると、入力信号Ａ１〜ＡＭは、アナログ信号配線に基づいたある一定の遅延の度合い（スキュー）を持つ信号である。図１０を用いても説明したが、より詳細には、仮にアナログ配線ＡＬ上で比較器一段につきΔｔａの一定の遅延を生じて信号が伝播されるとすると、時刻Ｔ０でアナログ入力端子に印加された信号は、比較器１２Ｍには時刻Ｔ０＋２^ＮΔｔａに入力されることになる。

ここで、従来のようにクロック配線を設けて例えば図１の上方から下方にのみサンプリングクロックを伝播した場合、サンプリングクロックにもクロック配線による遅延が生じるが、アナログ配線による遅延の度合い（スキュー）とクロック配線による遅延の度合い（スキュー）は異なってしまう。クロック配線によって生じる遅延が比較器一段につきΔｔｃであるとすると、アナログ信号の入力と同時刻Ｔ０にクロック信号の入力端子に与えられたクロック信号は時刻Ｔ０＋２^ＮΔｔｃに比較器１２Ｍに入力される。つまり、ΔｔａとΔｔｃの差に基づいて図１の下方に示される比較器ほどアナログ信号の遅延の度合いとクロック信号の遅延の度合い（スキュー）の差が大きくなってしまう。

そこで本実施の形態では、第１のクロック配線ＣＬＡから供給される第１のクロック信号ＣＡ１〜ＣＡＭと、第２のクロック配線ＣＬＢから供給される第２のクロック信号ＣＢ１〜ＣＢＭおよび位相補間回路１３１〜１３Ｍを用いて、比較器１２１〜１２Ｍに供給するサンプリングクロックＣ１〜ＣＭに任意のスキューを生じさせている。言い換えれば、１段目の比較器に与えられるサンプリングクロックＣ１からＭ段目の比較器に与えられるサンプリングクロックＣＭまでのクロック信号の遅延の度合いを、アナログ配線ＡＬによるアナログ信号の遅延の度合いにあわせている。

このサンプリングクロックＣ１〜ＣＭは、比較器１２１〜１２Ｍが入力電圧Ａ１〜ＡＭと参照電圧を比較するタイミングを決定するクロックである。このサンプリングクロックＣ１〜ＣＭに入力信号Ａ１〜ＡＭと同等のスキューを生じさせることで、本実施の形態では各比較器が比較するアナログ入力信号は同時刻の信号とすることが可能である。

図４は、各位相補間回路１３１〜１３Ｍに供給される第１のクロック信号ＣＡ１〜ＣＡＭ、第２のクロック信号ＣＢ１〜ＣＢＭと位相補間回路１３１〜１３Ｍの出力するサンプリングクロックＣ１〜ＣＭを模式的に示した波形図である。以下、図１、図４を用いて比較器に与えるサンプリングクロックＣ１〜ＣＭに所望のスキューを生じさせる方法について説明する。

上述したように本実施の形態では第１のクロック配線ＣＬＡの図１の上方から下方に向かって第１のクロックＣＡが伝播される。第２のクロック配線ＣＬＢは、第１のクロック配線ＣＬＡを下端で折り返しているため、図１の下方から上方に向かって第２のクロックＣＢが伝播される。つまり、第１のクロック信号ＣＡは位相補間回路１３１に最も早く供給され（図４、ＣＡ１参照）、その後クロック配線ＣＬＡに基づく遅延を伴って順次位相補間回路１３２、１３３へと供給され、位相補間回路１３Ｍに最も遅く供給される（図４参照）。それに対し、第２のクロック信号ＣＢは、折り返し端部の位相補間回路１３Ｍに最も早く供給され、位相補間回路１３１に最も遅く供給される（図４、ＣＢＭ、ＣＢ１参照）。

本実施の形態では、この位相補間回路１３１〜１３Ｍの第１の電流源ＣＳ１と第２の電流源ＣＳ２に、一様にｐ：ｑの重み付けを行う信号が入力されている。したがって全ての位相補間回路は第１のクロック信号ＣＡが与えられたタイミングと第２のクロック信号ＣＢが与えられたタイミングの差に対して、例えばその時差をｑ：ｐに分割するタイミングでサンプリングクロックＣ１〜ＣＭを出力する。

つまり、位相補間回路１３１〜１３Ｍの第１、第２の電流源ＣＳ１、ＣＳ２に一様に重みの変化をもたせることで各位相補間回路１３１から１３Ｍの出力するクロックＣ１〜ＣＭの遅延の度合いを変化させた任意のスキューを生じさせることが可能となる。図４にこのようにサンプリングクロックにスキューを持たせた場合の様子を模式的に示す。

図４に示すように１段目の位相補間回路１３１では、最も早く供給される第１のクロックＣＡ１と、最も遅く供給される第２のクロックＣＢ１の時間差をｑ：ｐに区分する点でサンプリングクロックＣ１が出力されている。それに対してＭ段目の位相補間回路１３Ｍでは、最も遅く供給される第１のクロックＣＡＭと最も早く供給される第２のクロックＣＢＭの時間差をｑ：ｐに区分する点でサンプリングクロックＣＭが出力されている。

このように本実施の形態のＡ／Ｄ変換回路によればｐ：ｑの比を全ての位相補間回路１３１〜１３Ｍに対して一様に設定することにより、この比に基づいた任意のスキューを有するサンプリングクロックＣ１〜ＣＭを生成することが可能である。位相補間回路の方式や回路構成などにより、上記のように電流源の流す電流値の比ｐ：ｑに対して必ずしもｑ：ｐに区分する点でクロックを出力するとは限らないが、本実施の形態のように第１のクロック信号と第２のクロック信号を全ての位相補間回路（１３１〜１３Ｍ）に与え、全ての位相補間回路（１３１〜１３Ｍ）に対して同一の設定を指示する信号（スキュー調整信号）を与えてやることにより、各比較器に供給されるサンプリングクロックの遅延度合い（スキュー）を変化させ、アナログ入力信号の遅延度合い（スキュー）により近づけることが可能となる。

つまり本実施の形態のようにＡ／Ｄ変換回路を構成することにより、仮にアナログ入力信号が図１の下端側から入力され、クロック信号が図１の上端側から入力されるような場合でも、位相補間回路に対して下端側の位相補間回路が出力するクロック信号ＣＭよりも上端側の位相補間回路の出力するクロック信号Ｃ１が遅延するような設定とすることが可能である。このようにアナログ信号が比較器へ入力されるときの遅延度合いに対してクロックの遅延度合いを任意にあわせることが可能となり、より高速で高精度な動作に合わせたＡ／Ｄ変換回路を提供すること可能となる。

ここで、アナログ入力信号のスキューに合わせて比較器１２１〜１２Ｍに供給するサンプリングクロックＣ１〜ＣＭのスキューを調整するためのモニタ回路２０およびスキューを調整する動作に関して以下に説明する。

図５は、モニタ回路２０を含んだＡ／Ｄ変換器１の構成図である。この例のモニタ回路２０は、トレーニング信号発生回路２１、ＴＨＤ（Ｔｏｔａｌ Ｈａｒｍｏｎｉｃ Ｄｉｓｔｏｒｔｉｏｎ）測定回路２２、スキュー制御信号生成回路２３を有している。図５に示すようにトレーニング信号発生回路２１は、この実施の形態１のＡ／Ｄ変換回路１０のアナログ信号入力端子に接続されている。また、Ａ／Ｄ変換回路１０のデジタル出力信号ＤＯＵＴはモニタ回路２０のＴＨＤ測定回路２２に入力されている。なお、図５には、位相補間回路１３１〜１３Ｍがまとめて位相補間回路１３として図示されている。

図５に示すモニタ回路２０では、トレーニング信号発生回路２１は所定の波形のトレーニング信号Ｓｔを生成する回路である。このトレーニング信号Ｓｔは、位相補間回路１３の第１の電流源ＣＳ１と第２の電流源ＣＳ２の電流値の比を決定するために生成されるテスト用の信号である。したがって、トレーニング信号Ｓｔの波形、振幅などは予め定められたものとする。ＴＨＤ測定回路２２は、Ａ／Ｄ変換回路１０により変換されたデジタル出力信号ＤＯＵＴから、その信号の歪み率を測定する回路である。スキュー調整信号生成回路２３は、位相補間回路１３１〜１３Ｍに対して第１の電流源ＣＳ１、第２の電流源ＣＳ２の電流値を設定する信号を出力する回路である。スキュー調整信号生成回路２３は、例えばスキュー調整プロセス中は第１、第２の電流源の電流値の比を連続的に変化させる信号を生成するものとする。

図５のようなモニタ回路２０を用いて、クロックＣ１〜ＣＭのスキューを調整する動作について以下に説明する。図５に示すようなモニタ回路２０を用いて、クロックスキューを調整する場合、Ａ／Ｄ変換器１は、スキュー調整プロセスを必要とする。このスキュー調整プロセスは、ＩＣ出荷前の選別テスト時、Ａ／Ｄ変換器１の回路起動のたびに行うことなどが可能である。また予め定められた一定時間ごとに一時的にＡ／Ｄ変換動作を停止し、この調整プロセスを行うこととしても良い。

図５に示したモニタ回路２０を有するＡ／Ｄ変換器１は、例えば、回路起動時にスキュー調整プロセスを実施する。モニタ回路２０に、外部よりスキュー調整プロセスを開始する信号が入力されると、トレーニング信号発生回路２１は、トレーニング信号Ｓｔを生成する。ここで、トレーニング信号発生回路２１が生成する信号Ｓｔは、予めその波形が分かっていればよく、特にその波形が特定されているものではない。以下の説明では、もっとも簡単に提供できる正弦波を例にして動作を説明する。

スキュー調整プロセスでは、トレーニング信号発生回路２１が生成した正弦波がＡ／Ｄ変換回路に入力される。Ａ／Ｄ変換回路１０では、このトレーニング用の信号のＡ／Ｄ変換が行われる。このとき、位相補間回路の第１の電流源は使用せず第２の電流源のみ使用する状態などのデフォルトの所定値である。Ａ／Ｄ変換回路１０では、このトレーニング信号発生器の出力から信号をデジタル信号化し、デジタル出力信号ＤＯＵＴとして出力する。ＴＨＤ測定回路２２にはデジタル出力信号ＤＯＵＴのデータが入力され、デジタル出力信号ＤＯＵＴから生成される正弦波状の波形の歪み率を測定して記憶する。

その後、モニタ回路２０は、位相補間回路１３の第１の電流源と第２の電流源の電流値の比を変化させながら、上記の歪み率測定動作を繰り返し行う。この電流比の変化は例えば、第１の電流源の電流値を漸増させながら第２の電流源の電流値を漸減させることなどにより可能である。このように位相補間回路の電流比を変化させることでサンプリングクロックのスキューを変化させている。モニタ回路２０は、デジタル信号ＤＯＵＴから測定された歪み率に基づいて、電流比の最適値を決定する。以下に、この歪み測定により適切な電流比が決定できる点について説明する。

図６は、電流比の変化に対して測定される歪み率の変動を示す図である。この実施の形態では、アナログ入力信号Ａ１〜ＡＭのスキューとサンプリングクロックＣ１〜ＣＭのスキューのずれが大きくなると、デジタル信号に変換した際に、所定のトレーニング信号に対しての誤差が大きくなる。その結果、スキューのずれが大きくなるほど、Ａ／Ｄ変換回路１０から出力されたデジタル出力信号ＤＯＵＴの歪みは大きくなる。（図６参照）

そこで、この実施の形態では、位相補間回路の第１、第２の電流源の重み付けを変化させながら、デジタル出力信号ＤＯＵＴの歪み率を記録していく。

次に、デジタル出力信号ＤＯＵＴの歪み率が最も小さくなる点を選んで、この点に相当する第１の電流源の電流値と第２の電流源の電流値の比を最適な電流比として判定する。

このような歪み率測定が行われた場合、最も適した電流比が判定された時点で、モニタ回路２０では、図示しないレジスタなどに、この設定を保持し、スキュー調整プロセスを終了する。図５に示したモニタ回路２０は、以後の通常動作中（スキュー調整プロセス以外の動作中）、このレジスタに保持された電流比に基づいてスキュー調整信号を出力する。位相補間回路１３１〜１３Ｍは、スキュー調整信号に基づいて、第１の電流源の電流値と第２の電流源の電流値の比をｐ：ｑにセットする。そのため、位相補間回路１３１〜１３Ｍから出力されるクロックＣ１〜ＣＭは、入力信号Ａ１〜ＡＭのスキューに応じたサンプリングクロックとなり、全ての比較器１２１〜１２Ｍでほぼ同時刻のアナログ入力を比較して比較結果を出力することが可能となる。

以上説明したように、本発明の実施の形態のＡ／Ｄ変換器１では、アナログ入力信号を比較する際のサンプリングクロックＣ１〜ＣＭのスキューが、モニタ回路２０の出力するスキュー制御信号Ｓに基づいて最適値に調整される。したがって、クロックＣ１〜ＣＭのスキューを最適化し、より高速で高精度のＡ／Ｄ変換器１を提供することが可能となる。

また、回路を起動するたびに、上述のスキュー調整プロセスを実行することなどで、環境変動などにも対応したスキュー調整が可能である。

また、上記に説明した例では、ＴＨＤからスキュー調整のための電流比を求める例を説明したが、デジタル出力信号ＤＯＵＴの電力など期待値が求められるものであれば、他のパラメータを利用しても良く、ＴＨＤ測定回路２２以外でも種々の変形例が可能である。つまり、ＴＨＤ測定回路はデジタル出力信号測定回路であればよく、出力波形の電力測定回路などでもよい。

つまり、この実施の形態では、ＴＨＤや電力のようなトレーニング信号から得ることができる期待値が、モニタ回路内のレジスタなどに予め保持されている。そして、スキュー調整プロセスでは、この期待値と、トレーニング信号をデジタル化して得られたデジタル出力信号ＤＯＵＴの期待値に対応するパラメータが比較される。その結果、デジタル出力信号から得たパラメータが期待値に近づくようにスキューを制御してやることで、サンプリングクロックのスキューを最適化するものである。

なお、実施の形態１では、環境変動に対応するためＡ／Ｄ変換器１内部にモニタ回路２０を有する構成としている。環境変動による影響が少ないと考えられる場合であれば、プロセスばらつきなどに対応するために、ＩＣ完成後のテスト時にテスタなどによりトレーニングパターンを生成して上述のスキュー調整を実行することも可能である。つまり、テスタによりトレーニングパターンの生成、ＴＨＤの測定を行い上述と同様のスキュー調整方法で電流比を決定し、テスタがＡ／Ｄ変換器内のレジスタなどに上記の電流比を書き込む構成とすることも可能である。

以下に、実施の形態２としてモニタ回路の他の例を用いた場合について説明する。現在、情報を伝送する通信系では、デジタルの信号を伝送する際に多値化などが行われる場合がある。多値化とは、例えば送信側で"Ｌ"、"Ｈ"に対応する値だけでなく、その間を複数（４値、１６値など）に分割して、同時に多くの情報（デジタルデータ）を含む信号を送信することである。そのような信号を受けた受信側では、受信した信号をＡ／Ｄ変換し、元のデジタルデータを再生する必要がある。また、多値信号からデジタルデータを再生する場合に限らず、無線通信や高速通信では、受信機側でＡ／Ｄ変換器を利用して受信した信号からデジタルデータを再生する利用法が多く用いられている。以下に説明するモニタ回路の例は、このようにＡ／Ｄ変換器を用いてデジタルデータを再生する場合に極めて有効な例である。

図７に、実施の形態２に関するＡ／Ｄ変換器２の構成を示す。この実施の形態２では、モニタ回路３０以外の構成については、実施の形態１と同一であるため説明を省略する。図１あるいは図５に示したＡ／Ｄ変換器１と異なる点は、実施の形態２では再生したデジタルデータを後段の回路へ出力するＡ／Ｄ変換器であるため、このＡ／Ｄ変換器２の出力は、Ａ／Ｄ変換回路１０の出力ではなく、Ａ／Ｄ変換回路１０の出力したデジタル出力信号ＤＯＵＴがエラー訂正回路３１へと出力され、エラー訂正回路３１の出力が後段の回路へと出力される点である。エラー訂正回路３１を介すためＡ／Ｄ変換器２より後段の回路にはエラー訂正後のデジタルデータが出力される。

実施の形態２のＡ／Ｄ変換器２では、モニタ回路３０は、このエラー訂正回路３１およびＢＥＲ（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ）測定回路（エラー率測定回路）３２、スキュー調整信号生成回路３３から構成されている。

上述のように、受信したデジタルデータを再生するためにＡ／Ｄ変換器２を用いた場合、Ａ／Ｄ変換回路１０の出力するデジタル出力信号ＤＯＵＴには送信側によって付加された様々な情報を含んでいる。この送信側で付加された情報の中には、パリティチェックやＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ ｃｈｅｃｋ）といったデジタル信号の正当性に関するデータや、ＦＥＣ（Ｆｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）といった、再生されたデジタル信号に誤りがあった場合にそれを訂正するための情報も含まれている。

エラー訂正回路３１では、こういった送信時に付加されている情報を利用して、Ａ／Ｄ変換回路１０が再生したデジタル信号ＤＯＵＴの誤り訂正を行うものである。この実施の形態２では、エラー訂正回路３１において、エラーと判断されるデータの比率をＢＥＲ測定回路３２により測定している。つまり、Ａ／Ｄ変換回路１０のデジタル出力信号ＤＯＵＴのうち、エラー訂正回路３１によってエラーと判断され、訂正された信号の比率を計測している。このＢＥＲ測定回路３２の測定結果に基づいて、スキュー調整信号生成回路３３が、第１の電流源、第２の電流源の電流比を制御する信号を出力する。

図7は、クロックのスキューを変化させたときの、ＢＥＲの変化を示す図である。上述したように、入力信号Ａ１〜ＡＭとクロック信号Ｃ１〜ＣＭの位相ずれが大きくなると誤差が大きくなる。そのため、受信した信号をＡ／Ｄ変換回路１０で再生した場合でも、デジタル信号ＤＯＵＴの中に多くのエラーを含むようになり、ＢＥＲが大きくなる。

図７に示すモニタ回路３０では、ＢＥＲ測定回路３２により常にＢＥＲが測定され、その測定結果がスキュー調整信号生成回路３３へと出力されている。スキュー調整信号生成回路３３ではこのＢＥＲを減少させるように常にスキュー調整信号をコントロールしている。このように、Ａ／Ｄ変換器２を受信したデジタル信号を再生するために用いる場合、常に受信した信号に含まれる情報からＢＥＲを測定することが可能である。したがって、ＢＥＲに基づいて、逐次スキュー調整信号を変化させることが可能である。例えば、ＢＥＲを予め定められた所定値を超えた場合に、ＢＥＲを低くするようにスキュー制御信号を出力することなどが可能となる。そのため、実施の形態２のＡ／Ｄ変換器２では、ＢＥＲを利用することで、スキューを実際のデータ通信を行いながらリアルタイムで制御（バックグラウンド制御）するため、常に最適なサンプリングクロックのスキューを得ることが可能となる。

以上、詳細に説明したように本発明の実施の形態のＡ／Ｄ変換器によれば、クロック信号Ｃ１〜ＣＭのスキュー（遅延の度合い）を最適化し、より高速で高精度のＡ／Ｄ変換器を提供することが可能である。また、Ａ／Ｄ変換器の動作説明で示されているようにサンプリングクロックのスキューを制御することにより、アナログ信号のスキューに合わせてサンプリングクロックのスキューの最適化が適切に行われる。また、実施の形態では、モニタ回路としてトレーニングパターンからＴＨＤを測定する例、ＢＥＲを測定する例を示したが他の例で実施することも可能である。例えばＡ／Ｄ変換回路１０の出力するデジタル信号の信号、ノイズ、歪みから測定されるＳＮＤＲ（Ｓｉｇｎａｌ Ｎｏｉｓｅ Ｄｉｓｔｏｒｔｉｏｎ Ｒａｔｉｏ）を利用してスキューを調整する信号を生成するようにしても良い。ＳＮＤＲを利用した場合は、デジタル出力信号ＤＯＵＴの周波数スペクトルから、信号成分、ノイズ成分、歪みに対応する成分などを抽出することによって、モニタ回路を構成することが可能である。

また、実施の形態では、スキュー調整動作を説明するためにＡ／Ｄ変換器内にモニタ回路２０（あるいは３０）を有する構成と示してあるが、Ａ／Ｄ変換回路としては、実施の形態１に示すＡ／Ｄ変換回路１０のような構成を有していれば、設定に基づいたスキュー調整を行うことが可能となる。つまり、実施の形態１でも示したように、モニタ動作などはＩＣ出荷時などに前もって行われるものでもよく、モニタ動作のパラメータや制御方法はその目的に応じて変更可能である。本発明により、Ａ／Ｄ変換回路としてスキュー調整が可能なＡ／Ｄ変換回路とすることが出来る。

本発明のＡ／Ｄ変換器の構成を示すブロック図である。 本発明の実施の形態の位相補間回路を示す回路図である。 位相補間回路の動作を示す図である。 本発明の実施の形態のクロックスキューの調整動作を説明する図である。 実施の形態１のモニタ回路を含んだブロック図である。 実施の形態１のスキュー調整に対するＴＨＤの変化を示す図である。 本発明の実施の形態２のモニタ回路を含んだブロック図である。 実施の形態２のデューディに対するＢＥＲの変化を示す図である。 従来の並列形Ａ／Ｄ変換回路を示す図である。 従来のアナログ信号のスキューとクロック信号のスキューによる誤差を説明する図である。

符号の説明

１...Ａ／Ｄ変換器、１０...Ａ／Ｄ変換回路、１１...分圧抵抗列、
１２１〜１２Ｍ...比較器、１３，１３１〜１３Ｍ...位相補間回路、
１４...クロック分配部、１４１〜１４４...クロックバッファ、
１５...エンコーダ、１６...アナログ入力端子、
１７...データ列出力端子、１８...入力端子
２０...モニタ回路、２１...トレーニング信号発生回路、
２２...ＴＨＤ測定回路、２３...スキュー制御信号生成回路
２...Ａ／Ｄ変換回路、３０...モニタ回路、３１...エラー訂正回路、
３２...ＢＥＲ測定回路、３３...スキュー制御信号生成回路、

Claims (8)

1. 入力信号を並列に比較する複数の比較器と、
   前記複数の比較器に対して前記入力信号を分配する入力信号配線と、
   前記複数の比較器に対して前記入力信号をサンプリングするサンプリングクロックを分配し、当該サンプリングクロックの分配タイミングが、前記入力信号配線による前記入力信号の遅延に応じて決定されるサンプリングクロック分配回路とを有し、
   前記サンプリングクロック分配回路は、
   第１の方向に従って第１のクロック信号を伝播させる第１のクロック配線と、
   前記第１の方向とは反対の第２の方向に従って第２のクロック信号を伝播させる第２のクロック配線と、
   前記第１のクロック配線によって伝播される第１のクロック信号および第２のクロック配線によって伝播される第２のクロック信号が入力され、前記サンプリングクロックの分配タイミングに応じて、前記第１のクロック信号と前記第２のクロック信号の時間差を所定比に分割するタイミングで前記サンプリングクロックを出力する位相補間回路とを有する並列形Ａ／Ｄ変換回路。
2. 前記第２のクロック配線は、前記第１のクロック配線のクロック伝播経路端部で折り返して形成された配線であることを特徴とする請求項１に記載の並列形Ａ／Ｄ変換回路。
3. 請求項１、又は２に記載のＡ／Ｄ変換回路の出力するデジタル信号を測定し、前記サンプリングクロックの分配タイミングを決定するモニタ回路をさらに有することを特徴とするＡ／Ｄ変換器。
4. 前記モニタ回路は、
   予め定められたトレーニング信号を生成し、該トレーニング信号を前記Ａ／Ｄ変換回路へと出力するトレーニング信号生成回路と、
   前記Ａ／Ｄ変換回路から、前記トレーニング信号をデジタル化したデジタル信号を受け取り、該デジタル信号を測定するデジタル信号測定回路と、
   前記デジタル信号測定回路の測定結果に基づいて、前記サンプリングクロックの分配タイミングを決定するスキュー調整信号を生成するスキュー調整信号生成回路とを有することを特徴とする請求項３に記載のＡ／Ｄ変換器。
5. 前記モニタ回路は、
   前記Ａ／Ｄ変換回路の出力するデジタル信号に含まれるエラーを訂正するエラー訂正回路と、
   前記エラー訂正回路によってエラーと判断された前記デジタル信号の比率を測定するエラー率測定回路と、
   前記エラー率測定回路の測定結果に基づいて前記サンプリングクロックの分配タイミングを決定するスキュー調整信号を生成するスキュー調整信号生成回路とを有することを特徴とする請求項３に記載のＡ／Ｄ変換器。
6. 前記モニタ回路は、前記エラー率測定回路の測定するエラーの比率が最も低くなるように前記スキュー調整信号を生成することを特徴とする請求項５に記載のＡ／Ｄ変換器。
7. 請求項４に記載のＡ／Ｄ変換器の前記並列型Ａ／Ｄ変換回路のサンプリングクロックのスキューを調整するスキュー調整方法であって、
   前記トレーニング信号生成回路が予め定められた前記トレーニング信号を生成し、
   前記Ａ／Ｄ変換回路により、前記トレーニング信号をデジタル化した前記デジタル出力信号を出力し、
   前記デジタル信号測定回路が前記デジタル出力信号の所定のパラメータを測定し、
   前記スキュー調整信号生成回路が前記所定のパラメータに基づいて前記サンプリングクロックの分配タイミングを決定するスキュー調整信号を生成し、
   前記位相補間回路が、前記スキュー調整信号に基づいて、前記サンプリングクロックの出力タイミングを制御するサンプリングクロックのスキュー調整方法。
8. 請求項５に記載のＡ／Ｄ変換器の前記並列型Ａ／Ｄ変換回路のサンプリングクロックのスキューを調整するスキュー調整方法であって、
   前記Ａ／Ｄ変換回路が、入力された信号をデジタル化したデジタル出力信号を出力し、
   前記エラー訂正回路が前記デジタル出力信号に含まれるエラーを訂正し、
   前記スキュー調整信号生成回路が、前記デジタル出力信号のうち、前記エラー訂正が行われた該デジタル出力信号の比率に基づいて前記スキュー調整信号を生成し、
   前記位相補間回路が前記スキュー調整信号に基づいて、前記サンプリングクロックのスキューを調整するスキュー調整方法。

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