JPH0682573A

JPH0682573A - 時間間隔検出回路

Info

Publication number: JPH0682573A
Application number: JP5045693A
Authority: JP
Inventors: Pii Fuorei Kuraaku; クラーク・ピー・フォレイ
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1992-02-10
Filing date: 1993-02-10
Publication date: 1994-03-22
Anticipated expiration: 2010-07-31
Also published as: JPH0769442B2; US5204678A; EP0555985A1

Abstract

(57)【要約】【目的】リアルタイムで迅速且つ高精度に時間間隔を検
出可能な低コストの時間間隔検出回路を提供すること。【構成】第１信号を受け、上記第２信号に応じて上記第
１信号の時点を検出し、上記第１及び第２信号間の時間
間隔を粗い分解能で表す第１データを記憶する第１タイ
ム・トラップ回路１０と、この第１データに応じて上記
第１及び第２信号を相対的に夫々遅延させ、所定の時間
間隔以内の遅延第１信号及び遅延第２信号を発生する遅
延制御手段３４及び３８と、上記遅延第１信号を受け、
上記遅延第２信号に応じて上記遅延第１信号の時点を検
出し、上記遅延第１及び第２信号間の時間間隔を精細な
分解能で表す第２データを記憶する第２タイム・トラッ
プ回路４０とを具え、上記第１及び第２データに応じて
上記第１及び第２信号間の時間間隔を検出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２つの信号の時間間隔
を検出する時間間隔検出回路に関する。

【０００２】

【従来技術及び発明が解決しようとする課題】電子シス
テム及び電子機器において、２つの信号間の時間間隔を
アナログ電圧又はデジタル信号に変換して検出する回路
を使用したい場合がある。例えば、オシロスコープにお
いては、信号間の変調その他タイミング関係をリアルタ
イムに表す際にこのような時間間隔検出回路を使用する
場合がある。通常、このような時間間隔検出回路には、
極めて高速な変換速度及び極めて高い分解能が求められ
る。例えば、オシロスコープに使用した場合、１００Ｍ
Ｈｚより高速の変換速度及び５０ピコ秒より小さい時間
分解能を達成する必要が生じることもある。

【０００３】時間間隔を測定するのに使用されてきた回
路は、一まとめにして時間補間器（タイム・インタポレ
ーター）と呼ぶことが出来る。この最も単純な形態は、
被測定時間間隔中に発生した内部クロック信号のサイク
ル数をカウントすることにより時間間隔を測定するもの
である。高周波数のクロック信号を使用することによ
り、時間分解能を向上出来るが、その時間分解能にも±
１クロック期間の不確定性が伴う。この不確定性は、ク
ロック信号と被測定時間間隔の遷移エッジとの時間関係
が一致していないことに起因している。例えば、被測定
時間間隔の両遷移エッジがクロック・サイクルの最初と
最後の高レベル状態の真ん中で発生した場合には、クロ
ック期間を余分に測定することにもなる。

【０００４】この不確定性を補正するには、クロック信
号と被測定信号の遷移エッジとの間の時間を測定しなけ
ればならない。例えば線形補間の場合、時間間隔の開始
エッジからクロック信号が低レベルから高レベルに遷移
するまでの期間中、コンデンサを充電し、クロック信号
が高レベルに達した時点で、前の充電速度より低速の既
知の速度でコンデンサを放電させる。この時、放電期間
を別のクロック信号をカウントして測定する。この場
合、被測定信号の開始エッジとクロック信号の立ち上が
りエッジとの間の時間間隔は、（放電期間中のクロック
・サイクル数×クロック周期×放電速度）をコンデンサ
の充電速度で除算した値に等しい。この線形補間測定方
法を被測定時間間隔の終了エッジとクロック信号のエッ
ジ間の測定にも同様に適用し、それらの補正値を最初の
測定値に加算又は減算することにより、最終測定値を得
ることが出来る

【０００５】上述の線形補間測定法は、コンデンサの充
放電を行うことにより時間分解能を向上することが出来
る反面、長い放電時間により測定時間が遅延することが
問題となる。更に、この線形補間測定法の精度は、カウ
ンタの性能及びコンデンサの充放電回路の性能の外、ク
ロック信号の周波数と精度によっても制限される。その
上、この線形補間測定では、クロックのカウント数をデ
ジタル・アナログ変換する必要があるが、一般にこの変
換処理の技術はリアルタイムではないので低速で時間が
かかるという問題もある。

【０００６】時間間隔は、「タイム・トラップ」と呼ば
れる回路を用いても測定することが出来る。このタイム
・トラップ回路は、既知の遅延時間を有する遅延線を用
いて時間間隔を測定する。この遅延線には等間隔に複数
のタップが設けてあり、遅延線上を第１の入力信号が伝
播する際に、これら一連のタップは、信号の進行を検出
する手段として機能する。各タップ間の単位遅延時間
は、遅延線の総伝播時間をタップの総数で除算した値に
等しい。各タップは、デジタル・ラッチのようなメモリ
装置の入力端に接続されており、これらのラッチに第２
の入力信号が入力された時、第１の入力信号と第２の入
力信号との間の時間間隔を表すデジタル情報パターンが
これらのラッチに取り込まれる。

【０００７】このタイム・トラップ回路の時間分解能
は、遅延線の単位長さ当たりのタップ数によって決ま
る。タップ数を増加すると、タップ間の間隔を小さく出
来るので各タップ間の単位時間間隔も小さく出来る。し
かし、タップの数は、タップ間の物理的最小間隔で制限
される外、遅延線の固有損失及びラッチの入力容量によ
っても制限される。

【０００８】従って、本発明の目的は、リアルタイムで
且つ高精度で２つの信号間の時間間隔を検出可能な時間
間隔検出回路を提供することである。

【０００９】

【課題を解決する為の手段】本発明の時間間隔測定回路
は、２つのタイム・トラップ回路を用いた２重階層構成
である。一方のタイム・トラップ回路は第１信号を受
け、第２信号に応じて第１信号を検出することにより、
第１及び第２信号の時間間隔を表す粗い分解能の第１デ
ータを記憶する。遅延制御手段は、この第１データに応
じて第１及び第２信号を相対的に夫々遅延させ、所定の
時間間隔以内の遅延第１信号及び遅延第２信号を発生す
る。第２タイム・トラップ回路は、遅延第１信号を受
け、遅延第２信号に応じて遅延第１信号を検出すること
により、遅延第１及び第２信号間の時間間隔を表す精細
な分解能の第２データを記憶する。これら第１及び第２
データから第１信号及び第２信号間の時間間隔をリアル
タイムで且つ高精度に検出する。

【００１０】

【実施例】説明の都合上、先ず、図５に示した従来のタ
イム・トラップ型時間間隔検出回路の例を説明する。こ
のタイム・トラップ回路１０の遅延線１８は、第１信号
入力端子２０、伝播信号出力端子２２及び等間隔に設け
られた複数のタップ２４を含んでいる。タップ２４の数
は、変数Ｍで表す。この遅延線１８は、インダクタ及び
コンデンサ等の個別の素子で構成しても良いし、マイク
ロストリップ線でも良いし、その他の構成のものでも良
い。この遅延線１８において重要な点は、信号伝播速度
が既知であることと、タップ２４が等間隔に接続されて
いるということである。

【００１１】タップ２４は、多連型デジタル・ラッチ２
６のデータ入力端子２５に夫々接続されている。ラッチ
２６の入力端子２５の数は、少なくともタップ２４の数
Ｍだけは必要である。デジタル・ラッチ２６は、出力端
子２７及び第２信号入力端子２８も有する。少なくとも
Ｍ本の出力端子２７を介してタイム・トラップ回路１０
は、デジタル・バス１２に接続される。このバス１２
は、少なくともＭビットの幅を有する。

【００１２】このタイム・トラップ回路１０の動作は、
第１信号入力端子２０に印加された第１信号の遷移エッ
ジの伝播を考慮することにより理解出来る。入力された
第１信号は、遅延線１８に沿って各タップ２４を順次伝
播していく。タップ２４は、等間隔に設けられ、遅延線
１８の伝播速度が既知なので、各タップの遅延時間に対
応する量子化時間Ｄ（ｃ）は、遅延線１８の総伝播時間
をタップ２４の総数Ｍで除算した値に等しい。各タップ
２４は、デジタル・ラッチ２６のデータ入力端子２５の
１つに接続されているので、第２信号入力端子２８に入
力された第２信号の遷移エッジの時点に応じて、デジタ
ル・ラッチ２６は、各タップ２４の第１信号のレベルを
表す情報をラッチする。すなわち、タップ２４は、遅延
線１８上を伝播する第１信号の遷移エッジの進行を表す
情報を検出してラッチ２６に与える。このラッチされた
情報は、第１信号と第２信号との間の時間間隔に対応し
ている。

【００１３】デジタル・ラッチ２６によりラッチされた
情報は、所謂サーモメータ・コードであり、デジタル形
式ではあるが２進コードではない。サーモメータ・コー
ドの情報は、各ビットの重みが等しい直線的スケールの
データであり、この情報の最大値は、ビット数の最大値
Ｍに等しい。例えば、各タップ２４に対応する量子化時
間Ｄ（ｃ）が５０ピコ秒であり、Ｍの値が１６であり、
デジタル・ラッチ２６がデジタル・データ列「１１１１
１１１１１１１１００００」をラッチしたとすると、時
間間隔は、１２×Ｄ（c）＝６００ピコ秒となる。つま
り、論理１のビット数に量子化時間Ｄ（ｃ）を乗算した
値となる。

【００１４】既知の信号伝播速度の遅延線１８を用いて
いるので、タイム・トラップ回路１０の分解能は、遅延
線１８の所定長に沿って等間隔に設けられたタップ２４
の数によって決まる。タップ２４の数を増加すると、タ
ップ２４の間の間隔が短くなり、各タップ２４に対応す
る量子化時間Ｄ（ｃ）も小さくなる。しかし、遅延線１
８の所定長に亘って配置可能なタップ２４の最大数は、
デジタル・ラッチの入力数及び遅延線に接続可能なタッ
プ数の物理的限界によって制限される。

【００１５】更に、タップ２４の数は、遅延線１８の固
有損失及びデジタル・ラッチ２６の入力端子２５の入力
容量によっても制限される。例えば、１６個のタップ２
４を伝播した電圧信号は、遅延線の固有損失及びラッチ
の入力端子の入力容量によって劣化することが観測され
た。

【００１６】従って、この情報の表現可能な値を増加
し、分解能を向上する為にタップ２４の数を増加するの
は実際には制限されてしまう。上述の制限は、８ビット
の２進コードを発生するのに必要な２５６個のタップ２
４を設けた時間間隔検出回路を実現するのにはそれ程の
妨げにはならないかも知れないが、もっと分解能を高く
する為に更に多ビットの２進コードを出力する回路を実
現することは困難になろう。例えば、比較的高い分解能
を得る為に１６ビットの２進コード出力実現することは
上述の制限により無理である。すなわち、その場合に
は、遅延線上に６万５千個以上のタップを設けなければ
ならないからである。この問題は、後述するように、第
２のタイム・トラップ回路を追加してペアで使用する２
段構成の本発明の時間間隔検出回路によって解決するこ
とが出来る。

【００１７】図１は、本発明の時間間隔検出回路の一実
施例の構成を示すブロック図である。タイム・トラップ
回路１０は、デジタル・バス１２によって加算増幅器３
３、優先２進エンコーダ１６及びプログラマブル遅延発
生器３４に接続されている。タイム・トラップ回路１０
の第２信号入力端子２８は、固定遅延発生器３６に並列
に接続されており、第２信号は、第２信号入力端子２８
と固定遅延発生器の入力端に同時に供給される。この固
定遅延発生器３６は、インダクタ及びコンデンサのよう
な個別の素子で構成しても良いし、本発明の要旨から逸
脱しない限り、その他どのような構成でも構わない。し
かし、固定遅延発生器３６は、第２信号の伝播を固定量
だけ遅延させてプログラマブル遅延発生器３６に供給す
るように構成されている。

【００１８】タイム・トラップ回路１０の伝播信号出力
端子２２は、可変遅延発生器３８に接続されている。可
変遅延発生器３８は、校正入力端子３９を有する。可変
遅延発生器３８の出力端子は、第２タイム・トラップ回
路４０に接続されている。この可変遅延発生器３８もイ
ンダクタ及びコンデンサ等の個別の素子で構成しても良
いし、本発明の要旨から逸脱しない限り、その他どのよ
うな回路構成でも良い。この可変遅延発生器３８は、第
１のタイム・トラップ回路１０からの第１信号の伝播を
可変遅延時間だけ遅延させて第２のタイム・トラップ回
路４０に供給するものである。この回路構成の理由につ
いては、詳細に後述する。

【００１９】第２タイム・トラップ回路４０の中の遅延
線４２は、遅延第１信号入力端子４４、伝播信号出力端
子４６及び遅延線４２に等間隔に設けられた複数のタッ
プ４８を有する。遅延第１信号入力端子４４は、第２タ
イム・トラップ回路４０と可変遅延発生器３８との接続
点である。タップ４８の数を変数Ｎで表す。第１タイム
・トラップ回路１０の遅延線１８と同様に、遅延線４２
もインダクタ及びコンデンサ等を個別に使用した回路や
マイクロストリップ線路を使用した回路でも良いし、本
発明の要旨を逸脱しない限りその他どのような回路構成
でも良い。しかし、この遅延線４２は、既知の信号伝播
速度を有し、タップ４８が等間隔に配列出来るように構
成されている。

【００２０】タップ４８はデジタル・ラッチ５０のデー
タ入力端子４９に接続されている。よって、デジタル・
ラッチ５０のデータ入力端子４９の数は、少なくともＮ
個なければならない。デジタル・ラッチ５０の遅延第２
信号入力端子５２は、第２タイム・トラップ回路４０
とプログラマブル遅延発生器３４との接続点である。デ
ジタル・ラッチ５０のデータ出力端子５３の数は少なく
ともＮ個あり、これにより、第２タイム・トランジスタ
回路４０は、少なくともＮビット幅の第２デジタル・バ
ス５４に接続されている。この第２デジタル・バスは、
第２タイム・トラップ回路４０を加算増幅器３３及び第
２優先２進エンコーダ５８の両方に接続している。

【００２１】プログラマブル遅延発生器３４は、遅延線
６２、遅延線６２に等間隔に設けられた複数のタップ６
４及びデジタル・ラッチ６６を含む。デジタル・ラッチ
６６は、ストローブ入力端子６８、遅延第２信号信号出
力端子７０、クリア信号入力端子７２、データ入力端子
７４及びデータ出力端子７６を有する。ストローブ入力
端子６８は、プログラマブル遅延発生器３４と固定遅延
発生器３６との接続点である。遅延第２信号出力端子７
０は、第２タイム・トラップ回路４０の遅延第２信号入
力端子５２（終端抵抗器７８の一端）とラッチ６６のク
リア信号入力端子７２とに並列に接続されている。

【００２２】データ入力端子７４の各々は、第１タイム
・トラップ回路１０のＭ個のデータ出力端子２７の１つ
に別々に接続されているので、データ入力端子７４の端
子数は少なくともＭ個である。プログラマブル遅延発生
器３４のデータ出力端子７６の各々は、遅延線６２のタ
ップ６４の１つに別々に接続されており、このタップの
数は、第１タイム・トラップ回路１０のタップ数と同じ
Ｍ個である。遅延線６２は、本発明の原理から逸脱しな
い限り、インダクタ及びコンデンサ等の個別素子、マイ
クロストリップ線路その他どのような回路で構成しても
良い。しかし、遅延線６２は、その信号伝播速度が既知
であり、タップ６４が等間隔に接続出来ることが望まし
い。遅延線６２は、第１タイム・トラップ回路１０の遅
延線１８と同様の構成であることが望ましい。

【００２３】この２重階層構成の時間間隔検出回路の出
力段は、加算増幅器３３及び２進データ出力段８０で構
成されている。加算増幅器３３及び２進データ出力段８
０は、当業者には容易に理解出来る従来の回路構成であ
る。加算増幅器３３は、各Ｒ（ｍ）の抵抗値を持つＭ個
の第１抵抗器群８２と、各Ｒ（ｎ）の抵抗値を持つＮ個
の第２抵抗器群８４を含み、これら第１及び第２抵抗器
群８２及び８４は、夫々デジタル・バス１２及び５４に
接続されている。加算増幅器３３は、演算増幅器８３、
抵抗値Ｒ（ｓ）のスケーリング抵抗器８５及び比例電圧
出力端子８７を含んでいる。このスケーリング抵抗値Ｒ
（ｓ）は、加算増幅器３３の利得を所望値に調整するよ
うに選択される。２進データ出力段８０は、第１優先２
進エンコーダ１６、第２優先２進エンコーダ５８、２進
加算器８６及び一まとめの２進エンコード出力端子８８
を含んでいる。図１の実施例では、出力段として加算増
幅器３３及び２進データ出力段８０を採用しているが、
本発明の原理を逸脱しない範囲で他の出力回路構成を用
いても良い。しかし、第１タイム・トラップ回路１６の
デジタル・ラッチ２６のデータ出力と第２タイム・トラ
ップ回路４０のデジタル・ラッチ５０のデータ出力は、
検出した時間間隔に対応したデジタル情報となることが
望ましい。

【００２４】図１において、第１タイム・トラップ回路
１０は、時間間隔を粗い（低い）時間分解能で検出し、
第２タイム・トラップ回路４０は、精細な（高い）時間
分解能で検出する。この時間間隔検出回路の動作は、第
１信号信号入力端子２０に印加された第１信号の状態遷
移エッジの伝播を考慮することにより理解出来る。図５
の従来の１段構成のタイム・トラップ回路に関して上述
したように、第１信号は、遅延線１８に沿って順次タッ
プ２４を通過していく。各タップに対応している量子化
時間は、Ｄ（ｃ）であって既知の時間である。各タップ
２４は、デジタル・ラッチ２６のデータ入力端子２５の
１つに別々に接続されており、第２信号入力端子２８に
印加された第２信号によってデジタル・ラッチ２６がス
トローブされると、デジタル・ラッチ２６は、このスト
ローブの時点でデータ入力端子２５のデジタル情報をラ
ッチし、各タップ２４の第１信号のデジタル・レベルが
捕捉される。この第１タイム・トラップ回路１０により
捕捉され、出力されるデジタル・データは、第１信号の
遷移エッジと第２信号の遷移エッジとの間の時間間隔を
粗量子化時間Ｄ（ｃ）で検出した粗い精度の値を表して
いる。

【００２５】上述の粗い時間精度での時間間隔検出動作
からの類推により、第２タイム・トラップ回路４０によ
る精細な時間精度の検出動作を理解することが出来る。
すなわち、第２タイム・トラップ回路４０の動作は、第
２信号が第２信号入力端子２８に印加された後の第１信
号の遷移エッジの伝播を考察することにより理解出来
る。第１タイム・トラップ回路１０による検出動作の
後、第１信号は、引き続いて遅延回路１８を伝播し続
け、伝播信号出力端子２２を通過して可変遅延発生器３
８に供給される。この可変遅延発生器３８により遅延さ
れた後、第１信号は第２タイム・トラップ回路４０の遅
延第１信号入力端子４４に入力される。この第１信号
は、遅延線４２のタップ４８を順次通過する。このタッ
プ４８の間隔に対応する精細量子化時間は、Ｄ（ｆ）で
ある。タップ４８の各々は、デジタル・ラッチ５０のデ
ータ入力端子４９の１つに別々に接続されており、デジ
タル・ラッチ５０がストローブされると、デジタル・ラ
ッチ５０は、そのストローブ時点におけるタップ４８の
第１信号の状態を表すデータを捕捉する。この第２タイ
ム・トラップ回路４０にラッチされ、出力される情報
は、第１タイム・トラップ回路１０では検出出来なかっ
た第１及び第２信号の遷移エッジ間の粗い精度の量子化
時間Ｄ（ｃ）の時間部分を更に精細な精度（高精度）の
量子化時間Ｄ（ｆ）で検出した値を表している。

【００２６】この時間間隔検出回路の時間分解能は、精
細量子化時間Ｄ（ｆ）によって決まる。この回路の時間
分解能を向上するには、タップ４８の間隔が所定値の場
合に遅延線４２の信号伝播速度が増加するか又は遅延線
４２の長さが所定値の場合にタップ４８の間隔を小さく
すれば良い。図１の実施例では、遅延線１８及び４２の
信号伝播速度は等しいので、遅延線４２のタップ４８の
間隔をその間の信号の伝播時間が精細量子化時間Ｄ
（ｆ）になるように設定する。本発明の原理から逸脱し
ない限り、精細量子化時間Ｄ（ｆ）を得るために、遅延
線４２の信号伝播速度を増加する等の他の方法を採用し
ても良い。何れにしても、第２タイム・トラップ回路４
０は、第１タイム・トラップ回路１０の各タップに対応
する量子化時間Ｄ（ｃ）の部分を精細に測定できるよう
な小さい量子化時間Ｄ（ｆ）を達成するように構成され
る。

【００２７】図１の実施例において、第２タイム・トラ
ップ回路４０のタップ４８の間隔は、その量子化時間Ｄ
（ｆ）が２Ｄ（ｃ）／Ｎに等しくなるように設定する。
ここで、Ｄ（ｃ）は、第１タイム・トラップ回路１０の
粗い精度の量子化時間であり、Ｎは、第２タイム・トラ
ップ回路４０のタップ４８の数である。この時、第２タ
イム・トラップ回路４０の総遅延時間は、Ｄ（ｆ）とＮ
との積となり、粗い精度の量子化時間Ｄ（ｃ）の２倍に
等しい。第２タイム・トラップ回路４０の総遅延時間を
Ｄ（ｃ）の２倍にしたのは、第２タイム・トラップ回路
４０は次の２つの検出作業を行うからである。第１は、
第２タイム・トラップ回路４０は、ストローブされた
時、前に通過したタップ２４の最後のタップと伝播信号
の前縁との間の間隔に対応した時間間隔を検出すること
であり、第２は、伝播信号が通過したタップ２４の最後
のタップでその信号の前縁の通過の検出が失敗するのを
防止することである。すなわち、第２タイム・トラップ
回路４０の遅延線４２は、第１タイム・トラップ回路１
０の１ビットの量子化誤差を補償する為に粗い量子化時
間の２倍の遅延時間を必要とする。

【００２８】この２重階層の回路構成おいてに、２段構
成のタイム・トラップ回路を伝播する第１及び第２信号
の印加を同期させる為の付随回路が必要である。この付
随回路は、第１タイム・トラップ回路１０で検出した時
間間隔を使用して、第１信号とプログラマブル遅延発生
器からの遅延ストローブ信号とを粗量子化時間Ｄ（ｃ）
の範囲内に強制的に調整する。このらの２つの信号の時
間関係を調整することにより、これらの２つの信号の時
間差を第２タイム・トラップ回路４０の遅延時間範囲内
に制限する。その後、この時間差は、第２タイム・トラ
ップ回路４０により精細量子化時間Ｄ（ｆ）によって検
出される。

【００２９】図１の実施例では、上述の付随回路は、プ
ログラマブル遅延発生器３４、固定遅延発生器３６及び
可変遅延発生器３８で構成されている。これらの動作を
説明する。第１タイム・トラップ回路１０により検出さ
れたデジタル情報は、プログラマブル遅延発生器３４の
デジタル・ラッチ６６のデータ入力端子７４に送られ
る。デジタル・ラッチ６６は、ストローブ入力端子６８
に供給される第２信号の状態遷移に応じてデジタル情報
をラッチする。第２信号は、固定遅延発生器３６の遅延
の後でストローブ入力端子６８に供給される。固定遅延
発生器３６は、第１タイム・トラップ回路１０が第１信
号を検出し、そのデータをデジタル・ラッチ２６のデー
タ出力端子２７に出力することが出来るような遅延時間
を第２信号に与える。

【００３０】第２信号の遷移エッジがストローブ信号入
力端子６８に印加されると、第１タイム・トラップ回路
１０のデジタル情報がプログラマブル遅延発生器３４の
データ出力端子７６に出力される。タップ６４を介して
データ出力端子７６と遅延線６２が接続しているので、
データ出力端子７６に発生するデジタル情報遅延線６２
に印加される。よって、プログラマブル遅延発生器３４
のデータ出力端子７６は、エミッタ結合論理（ＥＣＬ）
を使用した所謂「ワイヤード・オア」構成であることが
望ましい。この構成を採用した場合、第１信号の前縁遷
移は、遅延線６２を伝播し、遅延第２信号出力端子７０
に出力され、第２タイム・トラップ回路４０の遅延第２
信号入力端子５２に供給され、このストローブ入力に応
じて第２タイム・トラップ回路４０は、第１信号を捕捉
する。プログラマブル遅延発生器３４から発生し、遅延
第２信号出力端子７０に出力された遅延ストローブ信号
は、プログラマブル遅延発生器３４のクリア入力端子７
２にも同時に供給される。これにより、そのデータ出力
端子７６のデータが論理０に対応する電圧レベルにリセ
ットされる。プログラマブル遅延発生器３４の発生した
遅延ストローブ信号は、遅延線６２の信号伝播速度、長
さ及びタップ間隔を第１タイム・トラップ回路１０の遅
延線１８のものと整合させることにより、粗量子化時間
Ｄ（ｃ）の範囲内に入るように設定されている。便宜
上、第１タイム・トラップ回路１０が第１信号のエッジ
を検出する時、伝播遅延以外には何等量子化誤差が発生
しないものと仮定する。この仮定の下では第１タイム・
トラップ回路１０が第１信号を検出した後も第１信号は
遅延線１８を伝播し続け、伝播信号出力端子２２に達す
る。ストローブ信号の印加に応じて、第１タイム・トラ
ップ回路１０のタップ２４の中の１つのタップＴ（ｄ）
が第１信号の前縁の遷移を粗量子化時間Ｄ（ｃ）の分解
能で検出する。このタップＴ（ｄ）は、各信号の遷移の
時点を表すデジタル信号（即ち、論理１）をプログラマ
ブル遅延発生器３４のタップ６４の中の対応するタップ
Ｔ（ｄ′）に送る。これにより、タップＴ（ｄ′）に接
続された遅延線６２に沿ってストローブ信号が伝播す
る。遅延線６２及び１８の長さ及びタップ間隔が極めて
近似していれば、第１信号及び遅延ストローブ信号は、
共に同じ長さの遅延線を夫々伝播して第１タイム・トラ
ップ回路１０の出力端子及びプログラマブル遅延発生器
３４のストローブ出力端子に１タップ分の量子化時間の
範囲内で到達する。更に、遅延線６２及び１８の信号伝
播速度が整合していれば、第１信号及び遅延ストローブ
信号は、粗量子化時間Ｄ（ｃ）の範囲内の時点で夫々の
出力端子に到達する。

【００３１】実際には、遅延線以外にも信号の伝播を遅
延させる要素は存在する。例えば、固定遅延発生器３６
並びにラッチ２６及び６６の素子伝播遅延等により更に
信号は遅延する。そのため、可変遅延発生器３８を設け
ることにより、他の信号遅延源の補償を行っており、第
１信号とプログラマブル遅延発生器３４の発生する遅延
ストローブ信号とを同期させる。換言すると、可変遅延
発生器３８は、２つの回路段間の調整を行うことによ
り、図２で示すように、粗量子化時間Ｄ（ｃ）の２つ分
の期間をＮ個の精細量子化時間Ｄ（ｆ）で分割した関係
を実現する。動作上では、可変遅延発生器３８の校正入
力端３９に校正信号を供給し、時間間隔検出回路の補償
及び同期関係を調整する。

【００３２】また、第１タイム・トラップ回路１０は、
実際に、伝播する第１信号の前縁遷移を粗量子化時間Ｄ
（ｃ）の分解能で検出することに失敗するかも知れな
い。その場合に発生した量子化誤差は、プログラマブル
遅延発生器３４に送られ、プログラマブル遅延発生器３
４からの遅延ストローブ信号は、第２タイム・トラップ
回路４０に量子化時間Ｄ（ｃ）だけ遅れて到着すること
になる。この誤差が発生し得るので、上述のように、第
２タイム・トラップ回路４０は粗量子化時間Ｄ（ｃ）の
２個分の範囲の遅延時間を有する。もし、この余分な量
子化誤差がなければ、２つの回路段は量子化時間Ｄ
（ｃ）の範囲内で同期しているので、第２タイム・トラ
ップ回路４０の遅延時間範囲も量子化時間Ｄ（ｃ）の１
つ分だけあれば良いことになる。

【００３３】粗分解能段及び精細分解能段で構成された
本発明の２重階層構成の時間間隔検出回路で検出したデ
ジタル情報は、所謂サーモメータ・コード形式であり、
デジタル・データではあるが２進コードではない。２重
階層構成のサーモメータ・コードは、粗分解能段の各ビ
ットの重み付けは等しく、精細分解能段の各ビットの重
み付けも互いに等しいが、粗分解能段のビットの重み付
けは、精細分解能段のビットの重み付けより大きく設定
されている。具体的に言えば、精細分解能段のＮビット
の情報は、粗分解能段の２ビット分に等しい。精細分解
能段の各ビットの重み付けは、粗分解能段の各ビットの
重み付けの２／Ｎ倍である。

【００３４】その上、検出したデジタル情報の到達可能
な数値は、Ｎと（Ｍ−１）との積に等しい。ここで、Ｎ
は、精細分解能段のタップ４８の数であり、Ｍは、粗分
解能段のタップ２４の数である。（Ｍ−１）となるの
は、精細分解能段が粗量子化時間の２つ分の時間範囲に
設定されているので、各段で時間検出を行う際にオーバ
ラップする部分が存在するためである。例えば、粗量子
化時間Ｄ（ｃ）が５０ピコ秒で、Ｍ＝１６、Ｎ＝１６の
場合に、粗分解能段のデジタル・ラッチ２６は、デジタ
ル・データ列「１１１１１１１１１１１１００００」を
捕捉し、精細分解能段のデジタル・ラッチ５０は、デジ
タル・データ列「１１１１１１１１１１１１００００」
を捕捉した場合、精細量子化時間Ｄ（ｆ）＝６．２５ピ
コ秒であり（Ｄ（ｆ）＝Ｄ（ｃ）×２／Ｎ）、求める時
間間隔は、各段の論理１の数に各量子化時間を乗算して
和を求めると、６７５ピコ秒となる（１２×Ｄ（ｃ）＋
１２×Ｄ（ｆ））。

【００３５】２重階層構成のデジタル・ラッチ２６及び
５０により捕捉されるデジタル情報がサーモメータ・コ
ード形式なので、加算増幅器３３は、デジタル情報の論
理１の数に比例した電圧を比例電圧出力端子８７に出力
する。第１信号入力端子２０に印加される第１信号の遷
移エッジと第２信号入力端子２８に印加される第２信号
の遷移エッジとの間の時間間隔が大きくなればなる程、
比例電圧出力端子８７の出力電圧も大きくなる。しか
し、精細分解能段と粗分解能段との重み付けの寄与に応
じて比例電圧出力端子の出力電圧を発生させねばならな
い。従って、粗分解能段用の抵抗器群８２の各抵抗値Ｒ
（ｍ）と精細分解能段用の抵抗器群８４の各抵抗値Ｒ
（ｎ）との間には、Ｒ（ｎ）＝Ｒ（ｍ）×Ｎ／２の関係
がある。

【００３６】このデジタル情報は、エンコーダにより容
易に２進コードに変換され、２進エンコード出力端子８
８に出力される。２進加算器８６は、粗分解能段の２進
エンコーダ１６と精細分解能段の２進エンコーダ５８間
のエンコード処理における量子化誤差を補正する。この
誤差は、粗分解能段が１粗量子化時間分だけ第１信号の
遷移の捕捉を失敗した場合に生じる。粗分解能段が捕捉
し損なった情報は、精細分解能段により捕捉され、エン
コーダ５８によりＭＳＢ（最上位ビット）としてエンコ
ードされる。このＭＳＢが粗量子化時間Ｄ（ｃ）の１つ
分に相当する。

【００３７】図３は、２進データ出力段８０の構成をよ
り詳細に示すブロック図である。２進加算器８６は、複
数の半加算器９０を含む。この半加算器９０の数は、２
進エンコーダ１６から供給される２進エンコード・デー
タのビット数に等しい。この回路構成において、第２の
２進エンコーダ５８のＭＳＢが第１の２進エンコーダ１
６のＬＳＢ（最下位ビット）に加算され、合計値が２進
出力となる。この加算処理において、ＬＳＢの桁上げ
（キャリー）は、次のＬＳＢに加算され、更に桁上げが
あればその次のビットへと順に加算される。以上の動作
は当業者には容易に理解出来よう。

【００３８】図４は、図１のプログラマブル遅延発生器
３４の別の実施例の構成を示す回路図である。この実施
例は、複数の電圧比較器９２と、ストローブ信号入力端
子９４と、ストローブ・インバータ９５と、比較データ
端子９６と、比較ストローブ端子９７と、比較出力端子
９８と、複数のタップ９９と、遅延線１００と、遅延ス
トローブ信号出力端子１０２とを含んでいる。この実施
例では、電圧比較器９２は、計億装置として使用され、
各比較器は、デジタル・ラッチ６６の代わりに記憶エレ
メントを含んでいる。従って、この実施例では、上述の
図１のプログラマブル遅延発生器３４のように、クリア
信号を帰還するように構成する必要がない。

【００３９】この回路の動作を説明する。ストローブ電
圧信号がストローブ信号入力端子９４に印加される。こ
の信号は、ストローブ・インバータ９５によって反転さ
れ、この反転ストローブ信号が各比較器９２の比較スト
ローブ端子９７に供給される。ストローブ信号が論理０
（低レベル）から論理１（高レベル）に遷移すると、比
較データ端子９６を受けている比較器９２は、比較出力
端子９８に論理１の電圧出力を発生する。これらの電圧
出力は、タップ９９を介して遅延線１００の入力端子に
供給され、この遅延線１００により遅延ストローブ信号
が生成される。この遅延ストローブ信号は遅延線１００
を伝播し、遅延ストローブ信号出力端子１０２から出力
される。ストローブ信号入力端子９４のストローブ信号
が論理１（高レベル）から論理０（低レベル）に遷移す
ると、比較器９２は、全て論理０（低レベル）出力を発
生する。

【００４０】以上本発明の好適実施例について説明した
が、本発明はここに説明した実施例のみに限定されるも
のではなく、本発明の要旨を逸脱することなく必要に応
じて種々の変形及び変更を実施し得ることは当業者には
明らかである。

【００４１】

【発明の効果】本発明の時間間隔検出回路は、第１タイ
ム・トラップ回路で時間間隔を粗量子化時間に基づく低
分解能で検出し、第１タイム・トラップ回路で検出出来
なかった所定範囲内の時間を精細な量子化時間に基づく
高分解能の第２タイム・トラップ回路で検出し、これら
２つの検出データから２つの信号間の時間間隔をリアル
タイムで迅速に且つ高精度に検出することが出来る。高
分解能のタイム・トラップ回路は、求める時間間隔の僅
かな部分のみを精細な量子化時間により検出するだけな
ので、比較的少ないビット数で高精度の測定を実現する
ことが出来、大幅なコストの低減にも寄与する。更に、
タイム・トラップ回路のビット数が比較的少なくて良い
ので、伝播信号の劣化も少なくて済む。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】第１タイム・トラップ回路の粗量子化時間Ｄ
（ｃ）と第２タイム・トラップ回路の精細量子化時間Ｄ
（ｆ）との関係を示す模式図である。

【図３】図１の２進データ出力段８０の一実施例の構成
を示すブロック図である。

【図４】図１のプログラマブル遅延発生器３４の他の実
施例の構成を示す簡略回路図である。

【図５】従来のタイム・トラップ回路の構成を示すブロ
ック図である。

【符号の説明】

１０第１タイム・トラップ回路３４プログラマブル遅延発生器３８可変遅延発生器４０第２タイム・トラップ回路

Claims

【特許請求の範囲】

【請求項１】第１信号と第２信号との間の時間間隔を
検出する回路であって、上記第１信号を受け、上記第２信号に応じて上記第１信
号の時点を検出し、上記第１及び第２信号間の時間間隔
を粗い分解能で表す第１データを記憶する第１タイム・
トラップ回路と、上記第１データに応じて上記第１及び第２信号を相対的
に夫々遅延させ、所定の時間間隔以内の遅延第１信号及
び遅延第２信号を発生する遅延制御手段と、上記遅延第１信号を受け、上記遅延第２信号に応じて上
記遅延第１信号の時点を検出し、上記遅延第１及び第２
信号間の時間間隔を精細な分解能で表す第２データを記
憶する第２タイム・トラップ回路とを具え、上記第１及び第２データに応じて上記第１及び第２信号
間の時間間隔を検出することを特徴とする時間間隔検出
回路。