JPH02119592A - モータ速度制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、モータ速度制御装置、更に詳細にはそ一夕速
度指令信号とエンコーダを介して検出されるモータ速度
信号の偏差に従ってモータの速度を制御するモータ速度
制御装置に関する。

［従来の技術］ このようなモータ速度制御装置では、モータと同軸に取
り付けられたエンコーダから得られるそ一夕速度信号と
モータ、の速度指令信号で表される目標値との偏差に従
ってモータの速度が制御されるので、制御精度を上げる
ためには、正確にモータの速度を検出しなければならな
い。従来速度の検出方法には一定時間内に得られるエン
コーダパルスの数をカウントする周波数測定法と、エン
コーダパルスの周期を測定する周期測定法が知られてい
る。

［発明が解決しようとする課題］ 周波数測定法は、一定時間内にエンコーダパルスがいく
つ来るかを計数するので、エンコーダの分割数が少ない
と一定時間内のカウント数も少なくなり速度検出精度が
悪くなるという欠点があり、又一定時間内にパルスが検
出されないと速度検出が不可能になるという問題がある
。

又周期測定法では、速度データに変換するために、周期
の逆数を求めなければならないので、除算計算が必要と
なり、演算時間がかかるという欠点を有し、又広い速度
範囲を検出するには１６ビツト以上のカウンタが必要で
あり、この時除算は１６ビツト除算となるために、更に
時間がかかってしまうという問題がある。

又これらの両測定法のそれぞれの特徴を活し、両測定法
を併用する考え方もあるが、その場合周波数測定法で得
られたデータか周期測定法で得られたデータのいずれの
データを使うかの判断時間が必要であり、精度が一定で
なく、除算時間がかかるという問題がある。

従って本発明は、これらの問題点を解決するためになさ
れたもので、エンコーダの分割数が少なくても、高速に
しかも精度がほぼ一定でより精度よく正確に速度を演算
でき、確実な速度制御が可能なモータ速度制御装置を提
供することを課題とする。

［課題を解決するための手段］ 本発明は、上記課題を解決するために、モータ速度指令
信号とエンコーダを介し検出されるモータ速度信号の偏
差に従ってモータの速度を制御するモータ速度制御装置
において、エンコーダ信号の周期測定用クロック信号を
発生するクロック発生手段と、エンコーダ信号の周期を
前記クロック信号を計数することにより測定し、モータ
速度を演算する手段とを設け、前記測定されたエンコー
ダ信号の周期に従ってエンコーダ信号の周期を計数する
クロック信号の周波数を変化させる構成を採用した。

［作　用］ このような構成では、エンコーダ信号の周期を計数する
クロック信号の周波数を測定されたエンコーダ信号の周
期に従って変化させることができ、例えばモータが高速
に回転し、エンコーダ信号の周期が短かくなる場合には
、クロック信号の周波数を高くし、又一方モータの速度
が低速で、周期が長くなる場合には、クロック信号の周
波数を低くさせることができ、広い速度範囲において、
略同−精度でエンコーダ信号の周期を測定することがで
き、正確なモータ速度を演算することが可能になる。こ
のましくはクロック信号の周波数は、例えばエンコーダ
信号の周期が所定の値を越えた場合には低くされ、又エ
ンコーダ周期が所定の値よりも小さくなった場合にはそ
れに対応してクロック信号の周波数が高くされる。

［実施例］ 次に添付図面を参照して本発明の実施例を詳細に説明す
る。

第１図には本発明実施例による速度制御装置の基本構成
がブロック図として図示されており、同図において符号
１で示すものは制御対象であるモータである。このモー
タ１の速度がモータと同軸に取り付けられたエンコーダ
２により測定される。エンコーダ２からの信号は速度検
出部２０に入力され、ｃｐｕｔｏは速度目標値である速
度指令信号と速度検出部２０により測定された速度検出
データを比較する。

ｃｐｔ、＋ｉｏは第２図に図示したように指令速度演算
部１１、モータ速度演算部１２、速度偏差演算部１３、
偏差補償演算部１４を有し、速度偏差演算部１３は、そ
れぞれ演算部１１．１２により演算された速度指令及び
検出データの偏差を演算する。偏差補償演算部１４は通
常ＰＩＤ制御特性を有し、上記速度偏差に応じて、その
偏差を補償する電流指令データを発生する。このデータ
はデジタル量なので、Ｄ／Ａコンバータ３によりアナロ
グ量に変換されパワーアンプ４を介してモータ１の速度
を指令速度に対応した値に制御する。

速度検出部２０は、第３図に図示したように周期測定用
クロック発生部２２、タイミング発生部２４、周期測定
部２６、クロック分同率変更信号発生部２８、周期デー
タ処理部３０、分周率データ検出部３２から構成されて
いる。

タイミング発生部２４は、第４図に詳細に図示されてい
るように、デイレイ回路２４ａ１２４ｂ並びに他の論理
回路から構成され、エンコーダ信号Ａを受けて、エンコ
ーダ信号と同期したラッチ信号Ｂ並びにデイレイ回路２
４ａ、２４ｂにより所定量遅延されたクリア信号Ｃを発
生する。これらのラッチ信号並びにクリア信号は、後述
するようにエンコーダ信号の周期を測定するのに用いら
れる。

周期測定用クロック発生部２２は、エンコーダ信号の周
期を測定する基準クロック信号を発生するもので、周波
数ｆＯの基本クロック信号を分周するカウンタ２２ａを
有し、この分周カウンタ２２ａの出力のいずれかがデー
タセレクタ２２ｂにより選択され、その出力に選択され
た値の周波数を有する基準クロック２２ｃが得られる。

どの分周率を選択するかは、プリセットデータがロード
され、クロック分同率変更信号発生部２８からの信号を
受ける１２ビツトのアップダウンカウンタ２２ｄの出力
によって決められる。

周期測定部２６は、周期カウンタ２６ａを有し、そのク
ロック端子ＣＫに入力される上述した基準クロック信号
を計数し、そのカウント値は、タイミング発生部２４か
らのラッチ信号が周期データ処理部３０のラッチ回路３
０ａに入力されたとき、そこに格納される。このラッチ
回路３０ａにラッチされた周期データは、ＲＯＭ３０ｂ
により速度１次データに変換されラッチ回路３０ｃを経
て、ＣＰＵに送られる。ＣＰＵに速度演算用データを出
力する周期データ処理部３０は、種々な方法で周期デー
タを処理することができ、後述するように周期データを
そのまま出力したりあるいはＲＯＭとシフトレジスタに
より速度データに変換して出力させることもで籾る。

本発明では、エンコーダ信号の周期が大きいときは、基
準クロックの周波数を小さく、また周期が短いときには
基準クロック周波数を大きくしてエンコーダ信号の周期
を測定するので、このために第３図、第４図に図示した
ようにクロック分同率変更信号発生部２８が設けられて
いる。この発生部２８は、ラッチ信号によって周期カウ
ンタ２６ａからの周期データを取り込むラッチ回路２８
ａを有し、周期データが所定の上限値より小さくなった
ときにはクロック発生部２２のアップダウンカウンタ２
２ｄの計数値を変化させ、分周率を変化させる。例えば
、周期データ値が上限値よりも大きくなると、カウンタ
２２ｄをアップさせてデータセレクタ２２ｂを介し、分
周率を上げ、周波数の低い基準クロックを発生させ、ま
た周期データが下限値よりも小さくなるとカウンタ２２
ｄをダウンさせ周波数の高い基準クロックを発生させる
。

また、本実施例では、周期データを速度に変換するため
には、周期測定用クロックの周期を検出する必要がある
ので、ラッチ回路３２ａからなる分周率データ検出部３
２が設けられ、アップダウンカウンタ２２ｄから得られ
る分周率に対応したデータがラッチされＣＰＵに送られ
る。

次にこのように構成された装置の動作を説明する。

まず第５図のステップＳ１で図示したように速度指令値
を演算する。通常速度の目標値はデジタル値で与えられ
るので、速度指令値は・カウンタを用いて演算される。

続いてステップＳ２でエンコーダを介しモータの速度が
算出されるが、これはステップＳ３、Ｓ４で示したよう
に速度検出データ値を入力し、それを速度に変換するこ
とによフて行なわれる。！！いて、ステップＳ５で速度
の目標値と実際値の偏差が計算され、ステップＳ６にお
いてこの偏差を補償する補正量が演算される。ステップ
Ｓ７において上記補正量に基づき電流指令データを出力
し、モータ速度を速度指令値に対応した速度に制御する
。

ステップＳ３、Ｓ４で行われるモータ速度の演算に使わ
れる速度データの検出方法が第６図にタイミングチャー
トの形で図示されている。まず第６図の第２段目に示し
たようにモータ１の速度に応じてエンコーダ２からエン
コーダ信号Ａが得られる。このエンコーダ信号Ａの立ち
上がりに同期してラッチ信号Ｂが形成され、又デイレイ
回路２４ａ、２４ｂで決まる遅延時間を経た後に、クリ
ア信号Ｃが形成される。

周期カウンタ２６ａはクリア信号Ｃが発生するごとにク
リアされ、クリアされた後基準クロック信号りをカウン
トし、ラッチ信号Ｂが発生した時に周期カウンタ２６ａ
のカウント値がラッチ回路３０ａに格納される。従って
第６図のＴで示した区間が、周期カウンタ２６ａにより
基準クロックでカウントされる。この区間Ｔはエンコー
ダ信号Ａの周期に対応するので、ラッチ回路３０ａには
エンコーダ信号の周期が格納されることになる。

この周期カウンタのカウント値は、同時にラッチ信号り
に同期してラッチ回路２８ａに格納され、そこで周期の
上限値と下限値で比較される。

周期カウンタにより得られるエンコーダ周期が上限値を
越える場合には、ラッチ信号と同期したクロックＥによ
りアップダウンカウンタ２２ｄのＵ端子に信号が人力さ
れ、それによりアップダウンカウンタ２２ｄはアップ方
向にカウントが行なわれ、データセレクタ２ｎｄを介し
て基準クロック信号りの周波数が増大される。

一方ラッチ回路２８ａに格納される周期データが下限値
よりも小さい場合には、アップダウンカウンタ２２ｄの
Ｄ端子に信号が入りダウンカウントされ、それにより基
準クロック信号の周波数が低くされる。

第６図に図示したようにラッチ信号Ｂで周期カウンタ２
６ａのデータをラッチし、続いてクリア信号Ｃで周期カ
ウンタ２６ａをクリアすることでエンコーダ信号Ａの周
期Ｔを測定できる。この周期は周期力ウタ２６ａのカウ
ント値をｎ、基本クロックの周期をｔｏ、基本クロック
の分周率を１　／　ｘとすると、 Ｔ＝＝ｎｘ［ｔｏｘｘ’］ で表され、エンコーダパルスの周波数から角速度ωを求
めると、ω＝２πｆであることにより、Ｃをエンコーダ
分割数等による変換定数として、ω＝２πＣ／Ｔ＝２π
Ｃ／　（ｎｘｔｏｘｘ）＝２ｙｃｆｏＣ／　（ｎ　−ｘ
）＝Ａ　（定数）／（ｎ−ｘ） の計算で求まることになる。

ここでＸは２の倍数（２のｍ乗）なので、ビットシフト
計算で求まることになり、定数／ｎの計算のみが、問題
となり、周期カウンタ２６ａを８ビツトとすると、８ビ
ツトの除算ですむことになる０分周率を高くすることは
可能なので、エンコーダの最高周波数に対応できる基本
クロックを用いれば、速度検出範囲はかなり拡大され、
速度データ変換もビットシフト回路を増やすだけで、短
時間で処理することができる。

上述したように検出精度は周期カウンタのビット数（１
／ｎ）で決まるので、８ビツトのものを用いると１％程
度の精度を得ることができる。この場合、エンコーダ周
期に応じて分周率が変化されるが、ラッチ回路２８ａに
ラッチされる周期の上限値を２５６、下限値１２８とす
ると、周期カウンタ２６ａのデータは２５６〜１２８の
範囲にすることができ、略１％の精度をもった検出が可
能になる。

周期カウンタ２６ａで得らた周期データから速度への変
換は、周期データ処理部３０で行われるが、その構成の
種々の実施例が第７図〜第９図に図示されている。

第７図の例は、それぞれ周期カウンタ２６ａ。

分周セレクトカウンタ２２ｄから得られる周期データ並
びに分周セレクトデータをそれぞれラッチ信号に従って
ラッチ回路３４．３６ａに格納し、続いてサンプリング
クロックＳでラッチ回路３５．３６ｂに穆し、ＣＰＵに
送る例である。この場合、モータ速度Ｖは上述したよう
にＡを変換定数としてｖ＝Ａ・　（１／ｌ）・　（１／
２ｎ）で表わされる。この場合１／ｌの除算が必要とな
り、ＣＰＵへの負担が大きいがハードウェアの構成は一
番受なくなる。

第８図の例は、第４図に図示した例に対応するもので、
周期データと速度１次データの関係、即ちＡ／ｌの関係
をテーブルの形で格納したＲＯＭ３９を用いる例で、こ
の場合には速度Ｖはｖ＝　（Ａ／ｌ）−（１／２’　）
で表わされる。第８図において周期データがラッチ回路
３７でラッチされてＲＯＭ３９により速度１次データに
変換され、続いて変換に要する時間分遅延してラッチ回
路４０にラッチし、ラッチ回路３８を介して得られる分
周セレクトデータをサンプリングクロックＳに同期して
ラッチ回路４１．４２に穆し、上記のＶを求める。この
場合には、変換演算がＶ＃ｖ　′／　２　’″とシフト
演算のみできるため、ｃｐｕの負担が軽くなる。

第９図の例は、シフトレジスタ４３を用いて分周率の掛
算を行なう例で、分周セレクトデータをラッチ信号でカ
ウンタ４６にロードし、シフトレジスタ４３によって分
周率１／２ｎに対応した係数でＲＯＭ３９のデータを掛
算し、ラッチ回路４４．４５を介してＣＰＵに送る例で
ある。第１０図はゲート信号が発生している間シフトレ
ジスタクロックによってシフトレジスタ４３を駆動し、
１／２ｎをビットシフトによって求める状態が示されて
いる。この第９図の例は、速度変換演算をすべてハード
ウェアで行なうため、ソフト処理が高速になるという利
点がある。

なお上記第８図、第９図で周期カウンタを８ビツトとす
ると２８＝２５６よりＲＯＭ３９の容量は２５６ワード
と小容量で済み、また周期カウンタを１１ビツトとする
と２′−２，０４８より２にワードのＲＯＭで０．１％
の検出精度を得ることができる。

以上説明した例では、エンコーダ２はロータリエンコー
ダであるが勿論ロータリ型に限定されるものではなく、
棒状のエンコーダ等所定の分割数のスリットを有し、フ
ォトインタラプタを介して穆動体の速度を検出できるす
べてのエンコーダに適用されるものである。

［発明の効果］ 以上説明したように、本発明によれば、エンコーダ信号
の周期測定用クロック信号を発生するクロック発生手段
と、エンコーダ信号の周期を前記クロック信号を計数す
ることにより測定し、モータ速度を演算する手段とを設
け、測定されたエンコーダ信号の周期に従ってエンコー
ダ信号の周期を計数するクロック信号の周波数を変化さ
せるようにしているので、広い速度範囲において、略凹
−精度でエンコーダ信号の周期を測定することができ、
モータ速度の演算を早くすることが可能になる。またエ
ンコーダ信号の周期と速度の関係をＲＯＭ化し、クロッ
ク信号の分周率を演算するシフトレジスタを介して速度
を求めることにより１６ビツト除算機能のない安価なＣ
ＰＵを用いることができる。

【図面の簡単な説明】

第１図は、本発明の原理構成を示した構成図、第２図は
ＣＰＵの機能をブロックとして説明したブロック図、第
３図は速度検出部の構成を示したブロック図、第４図は
第３図の更に詳細な構造を示したブロック図、第５図は
速度制御の流れを示すフローチャート図、第６図は第４
図回路の動作を示す信号波形図、第７図から第９図は周
期データ処理部の異なる実施例を示すブロック図、第１
０図は、第９図の動作を示す信号波形図である。 １・・・モータ　　　　　２・・・エンコーダ２２・・
・周期測定用クロック発生部 ２４・・・タイミング発生部 ２６・・・周期測定部 ２８・・・クロック分周率変更信号発生部３０・・・周
期データ処理部 ３２・・・分周率データ検出部

Claims (1)

1. 【特許請求の範囲】 １）モータ速度指令信号とエンコーダを介し検出される
   モータ速度信号の偏差に従ってモータの速度を制御する
   モータ速度制御装置において、エンコーダ信号の周期測
   定用クロック信号を発生するクロック発生手段と、 エンコーダ信号の周期を計数するクロック信号の周波数
   を測定する手段と、 エンコーダ信号の周期を前記クロック信号を計数するこ
   とにより測定し、モータ速度を演算する手段とを設け、 前記測定されたエンコーダ信号の周期に従ってエンコー
   ダ信号の周期を計数するクロック信号の周波数を変化さ
   せることを特徴とするモータ速度制御装置。 ２）測定されたエンコーダ信号の周期が所定の値よりも
   大きい時はクロック信号の周波数を低くし、一方エンコ
   ーダ信号の周期が所定の値よりも小さい時はクロック信
   号の周波数を高くするようにしたことを特徴とする請求
   項第１項に記載のモータ速度制御装置。 ３）エンコーダ信号の周期と速度の関係を格納したＲＯ
   Ｍを設け、前記ＲＯＭを介して速度を求めるようにし、
   ことを特徴とする請求項第１項または第２項に記載のモ
   ータ速度制御装置。 ４）前記ＲＯＭとクロック信号の分周率を演算するシフ
   トレジスタを介して速度を求めるようにしたことを特徴
   とする請求項第１項から第３項までのいずれか１項に記
   載のモータ速度制御装置。