JP2712820B2 - Ａ―ｄ変換回路試験装置 - Google Patents
Ａ―ｄ変換回路試験装置Info
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- JP2712820B2 JP2712820B2 JP2315322A JP31532290A JP2712820B2 JP 2712820 B2 JP2712820 B2 JP 2712820B2 JP 2315322 A JP2315322 A JP 2315322A JP 31532290 A JP31532290 A JP 31532290A JP 2712820 B2 JP2712820 B2 JP 2712820B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＡ−Ｄ変換回路試験装置に関する。
最近のディジタル応用機器の普及に伴って、高速でか
つ直線性のよいＡ−Ｄ変換回路が望まれている。
つ直線性のよいＡ−Ｄ変換回路が望まれている。
Ａ−Ｄ変換回路の特性のうち、その識別しうる最小の
アナログ遷移電圧は、アナログ電圧の分解能として重要
であり、それを正確に測定すれば入出力特性の直線性や
コード化誤りも試験することができる。
アナログ遷移電圧は、アナログ電圧の分解能として重要
であり、それを正確に測定すれば入出力特性の直線性や
コード化誤りも試験することができる。
第３図は従来のＡ−Ｄ変換回路試験装置の一例のブロ
ック図、第４図は第３図のディジタル信号比較演算回路
の詳細ブロック図である。
ック図、第４図は第３図のディジタル信号比較演算回路
の詳細ブロック図である。
Ａ−Ｄ変換回路試験装置は、試験信号発生回路10とパ
ルス回路20及び論理回路30から構成されている。
ルス回路20及び論理回路30から構成されている。
試験信号発生回路10は、制御信号入力端子T1が論理回
路30の制御信号端子T6に接続するディジタル試験信号発
生回路11と、アナログ試験信号出力端子T2が被測定Ａ−
Ｄ変換回路40の入力端に接続するＤ−Ａ変換回路12とを
直列に接続して構成されている。
路30の制御信号端子T6に接続するディジタル試験信号発
生回路11と、アナログ試験信号出力端子T2が被測定Ａ−
Ｄ変換回路40の入力端に接続するＤ−Ａ変換回路12とを
直列に接続して構成されている。
パルス回路20は、ディジタル検出信号入力端子T3が被
測定Ａ−Ｄ変換回路の出力端と接続し、クロック入力端
がクロック回路22の低速クロック信号出力端と接続し、
出力端がディジタル測定信号入力端子T4に接続するラッ
チ回路23と、高速クロック信号出力端子T7が被測定Ａ−
Ｄ変換回路40のクロック入力端に接続するクロック回路
22とを有している。
測定Ａ−Ｄ変換回路の出力端と接続し、クロック入力端
がクロック回路22の低速クロック信号出力端と接続し、
出力端がディジタル測定信号入力端子T4に接続するラッ
チ回路23と、高速クロック信号出力端子T7が被測定Ａ−
Ｄ変換回路40のクロック入力端に接続するクロック回路
22とを有している。
論理回路20は、入力端をディジタル測定信号入力端子
T4に接続するメモリ回路31と、一方の入力端がディジタ
ル測定信号入力端子T4に接続し、他方の入力端がメモリ
回路の出力端を接続するメモリ信号入力端子T5に接続
し、出力端が制御出力端子T6と接続するディジタル信号
比較演算回路32とから構成され、さらにこの中のディジ
タル信号比較演算回路32は、比較回路33に表示回路34を
接続して成っている。
T4に接続するメモリ回路31と、一方の入力端がディジタ
ル測定信号入力端子T4に接続し、他方の入力端がメモリ
回路の出力端を接続するメモリ信号入力端子T5に接続
し、出力端が制御出力端子T6と接続するディジタル信号
比較演算回路32とから構成され、さらにこの中のディジ
タル信号比較演算回路32は、比較回路33に表示回路34を
接続して成っている。
次に、このＡ−Ｄ変換回路試験装置の動作を説明す
る。
る。
第５図は第３図のＡ−Ｄ変換回路試験装置の動作を説
明するための各部の信号のタイミング図である。
明するための各部の信号のタイミング図である。
あらかじめ試験信号発振回路10のディジタル試験信号
SDi（ｉはｎを最大とする自然数）は、アナログ試験信
号SAiと直線的に対応し、かつそのディジタルステップ
ｎは、測定精度を保つために被測定Ａ−Ｄ変換回路のデ
ィジタルステップｍよりも大きく設定している。例えば
ここでは、フルスケール2Vのアナログ試験信号SAmに対
してｍが256のディジタルステップを有する８ビットの
Ａ−Ｄ変換回路を測定するので、約10倍の測定精度を得
るために、ｎをｍの23倍の2048にしている。
SDi（ｉはｎを最大とする自然数）は、アナログ試験信
号SAiと直線的に対応し、かつそのディジタルステップ
ｎは、測定精度を保つために被測定Ａ−Ｄ変換回路のデ
ィジタルステップｍよりも大きく設定している。例えば
ここでは、フルスケール2Vのアナログ試験信号SAmに対
してｍが256のディジタルステップを有する８ビットの
Ａ−Ｄ変換回路を測定するので、約10倍の測定精度を得
るために、ｎをｍの23倍の2048にしている。
まず、制御信号入力端子１が発振制御信号OCを受ける
と、ディジタル試験信号発生回路11は第ｉ番目のディジ
タル試験信号SDiを発生し、Ｄ−Ａ変換回路12に入力
し、アナログ試験信号出力端子T2にディジタル信号SDi
と対応する第ｉ番目のアナログ試験信号SAiを出力し、
それを被測定Ａ−Ｄ変換回路40の入力端に与える。
と、ディジタル試験信号発生回路11は第ｉ番目のディジ
タル試験信号SDiを発生し、Ｄ−Ａ変換回路12に入力
し、アナログ試験信号出力端子T2にディジタル信号SDi
と対応する第ｉ番目のアナログ試験信号SAiを出力し、
それを被測定Ａ−Ｄ変換回路40の入力端に与える。
被測定Ａ−Ｄ変換回路40は、クロック端に20MHzの高
速クロック信号を受けて、ディジタル検出信号入力端子
T3を通して第ｉ番目のディジタル検出信号DDiをラッチ
回路23に入力する。
速クロック信号を受けて、ディジタル検出信号入力端子
T3を通して第ｉ番目のディジタル検出信号DDiをラッチ
回路23に入力する。
ラッチ回路23は、高速クロック信号CHとは非同期の20
0kHzの低速クロック信号CLの立上り時点tSのディジタル
検出信号DDiのレベルを保持して、第ｉ番目のディジタ
ル測定信号Diをメモリ回路31の入力端及びディジタル測
定信号入力端子T4を通ってディジタル信号比較演算回路
32の一方の入力端に供給する。
0kHzの低速クロック信号CLの立上り時点tSのディジタル
検出信号DDiのレベルを保持して、第ｉ番目のディジタ
ル測定信号Diをメモリ回路31の入力端及びディジタル測
定信号入力端子T4を通ってディジタル信号比較演算回路
32の一方の入力端に供給する。
ディジタル信号比較演算回路32の他方の入力端子には
メモリ信号入力端子T5を通ってメモリ回路31から読取さ
れたディジタル試験信号の１ディジタルステップ前であ
る第（ｉ−１）番目のディジタル測定信号Di-1が供給さ
れる。
メモリ信号入力端子T5を通ってメモリ回路31から読取さ
れたディジタル試験信号の１ディジタルステップ前であ
る第（ｉ−１）番目のディジタル測定信号Di-1が供給さ
れる。
ディジタル信号比較演算回路32はこれら二つの入力信
号Di及びDi-1を比較演算し、制御出力端子T6から発振制
御信号Ocを出し、ディジタル試験信号発生回路11に第ｉ
＋１番目のディジタル試験信号SDi+1を発生させる。
号Di及びDi-1を比較演算し、制御出力端子T6から発振制
御信号Ocを出し、ディジタル試験信号発生回路11に第ｉ
＋１番目のディジタル試験信号SDi+1を発生させる。
第１表は説明のために各信号SDi，ADi，IDj，DDi及び
Diの関係を示す表である。
Diの関係を示す表である。
被測定Ａ−Ｄ変換回路のディジタルステップｊは試験
回路のディジタルステップｉに対して８進法の関係にあ
るので、例えば丁度被測定ディジタル理想信号 になったとき、ディジタル試験信号は になるので、ｉ＋８はｊ＋１と対応し、SDi〜SDi+7迄
は、IDjの値は変らないために比較回路32の差出力はな
く、SDi+8ではじめてIDj+1と遷移するので、SDi+8とSD
i+7にそれぞれ相当する測定信号のIDj+1とメモリ出力信
号出力IDjとに差が生ずる。
回路のディジタルステップｉに対して８進法の関係にあ
るので、例えば丁度被測定ディジタル理想信号 になったとき、ディジタル試験信号は になるので、ｉ＋８はｊ＋１と対応し、SDi〜SDi+7迄
は、IDjの値は変らないために比較回路32の差出力はな
く、SDi+8ではじめてIDj+1と遷移するので、SDi+8とSD
i+7にそれぞれ相当する測定信号のIDj+1とメモリ出力信
号出力IDjとに差が生ずる。
従って、被測定Ａ−Ｄ変換回路の最小アナログ遷移電
圧は、比較器33の出力差が生じるディジタルステップｉ
の増加分を計数して被測定Ａ−Ｄ変換回路40に与えるア
ナログ電圧のSAj+sとSAjの差として求められ、表示回路
34はディジタルステップｊと差出力の有無をメモリし、
演算して表示をする。
圧は、比較器33の出力差が生じるディジタルステップｉ
の増加分を計数して被測定Ａ−Ｄ変換回路40に与えるア
ナログ電圧のSAj+sとSAjの差として求められ、表示回路
34はディジタルステップｊと差出力の有無をメモリし、
演算して表示をする。
実際の測定ではｊの桁上げは被測定Ａ−Ｄ変換回路40
の特性により８進法からずれるので、変換入出力特性の
直線性が求められる。
の特性により８進法からずれるので、変換入出力特性の
直線性が求められる。
上述した従来のＡ−Ｄ変換回路試験装置は、クロック
回路22の低速クロック信号CLを高速クロック信号CHのよ
うに20MHzとすると、ラッチ回路23を高速に設計して経
済性が損なわれるために、信号CHと非同期して一般の低
速のラッチ回路を用いているので、低速クロック信号の
立上り時点tmが第５図の点線に示すように丁度ディジタ
ル検出信号DDiの反転過渡状態に一致すると、ラッチ結
果すなわちディジタル測定信号Diが、非論理的な信号と
なり、試験の誤差が大きいという問題があった。
回路22の低速クロック信号CLを高速クロック信号CHのよ
うに20MHzとすると、ラッチ回路23を高速に設計して経
済性が損なわれるために、信号CHと非同期して一般の低
速のラッチ回路を用いているので、低速クロック信号の
立上り時点tmが第５図の点線に示すように丁度ディジタ
ル検出信号DDiの反転過渡状態に一致すると、ラッチ結
果すなわちディジタル測定信号Diが、非論理的な信号と
なり、試験の誤差が大きいという問題があった。
本発明の目的は、異常ラッチ信号を検出して再トリガ
信号をラッチ回路に与え、試験確度を改善したＡ−Ｄ変
換回路試験装置を提供することにある。
信号をラッチ回路に与え、試験確度を改善したＡ−Ｄ変
換回路試験装置を提供することにある。
本発明のＡ−Ｄ変換回路試験装置は、 発振制御信号に応答して単調に増加または減少するよ
うに設定された高速クロック信号であってかつ連続した
ディジタル試験信号を順次発生するディジタル試験信号
発生回路と、前記ディジタル試験信号に対応するアナロ
グ試験信号を被測定Ａ−Ｄ変換回路に供給するＤ−Ａ変
換回路と、前記被測定Ａ−Ｄ変換回路から変換出力され
たデジタル検出信号を前記高速クロック信号とは非同期
の低速クロック信号で取り込み保持するラッチ回路と、
このラッチ回路出力の前記デジタル検出信号を一時記憶
するメモリ回路と、このメモリ回路に一時記憶された１
クロック前の記憶内容と前記ラッチ回路出力の前記デジ
タル検出信号とを比較するとともに、不一致時の差信号
を前記発振制御信号として前記ディジタル試験信号発生
回路に供給するディジタル信号比較演算回路とを備えた
Ａ−Ｄ変換回路試験装置において、 前記アナログ試験信号の変化に応答して前記デジタル
検出信号が変化するときに、この変化の過渡状態におけ
る不安定な信号レベルがこの信号とは非同期で動作する
前記ラッチ回路に取り込まれることによって異常なラッ
チ信号として出力され、この異常な信号とその１クロッ
ク前の安定状態のタイミングでラッチされた正常なラッ
チ信号との比較演算結果の差信号に応答して、前記デジ
タル検出信号が安定状態に遷移した信号レベルを再度取
り込むように前記ラッチ回路ヘトリガ信号を供給する再
トリガ回路をさらに備えることを特徴とする。
うに設定された高速クロック信号であってかつ連続した
ディジタル試験信号を順次発生するディジタル試験信号
発生回路と、前記ディジタル試験信号に対応するアナロ
グ試験信号を被測定Ａ−Ｄ変換回路に供給するＤ−Ａ変
換回路と、前記被測定Ａ−Ｄ変換回路から変換出力され
たデジタル検出信号を前記高速クロック信号とは非同期
の低速クロック信号で取り込み保持するラッチ回路と、
このラッチ回路出力の前記デジタル検出信号を一時記憶
するメモリ回路と、このメモリ回路に一時記憶された１
クロック前の記憶内容と前記ラッチ回路出力の前記デジ
タル検出信号とを比較するとともに、不一致時の差信号
を前記発振制御信号として前記ディジタル試験信号発生
回路に供給するディジタル信号比較演算回路とを備えた
Ａ−Ｄ変換回路試験装置において、 前記アナログ試験信号の変化に応答して前記デジタル
検出信号が変化するときに、この変化の過渡状態におけ
る不安定な信号レベルがこの信号とは非同期で動作する
前記ラッチ回路に取り込まれることによって異常なラッ
チ信号として出力され、この異常な信号とその１クロッ
ク前の安定状態のタイミングでラッチされた正常なラッ
チ信号との比較演算結果の差信号に応答して、前記デジ
タル検出信号が安定状態に遷移した信号レベルを再度取
り込むように前記ラッチ回路ヘトリガ信号を供給する再
トリガ回路をさらに備えることを特徴とする。
次に、本発明について図面を参照して説明する。第１
図は本発明の一実施例のブロック図である。
図は本発明の一実施例のブロック図である。
第１図の論理回路30aに入力端をディジタル信号比較
回路32に接続し、出力端をラッチ回路に接続する再トリ
ガ回路35を附加した以外は全て第３図の従来のＡ−Ｄ変
換試験装置と同一である。
回路32に接続し、出力端をラッチ回路に接続する再トリ
ガ回路35を附加した以外は全て第３図の従来のＡ−Ｄ変
換試験装置と同一である。
次に、この実施例の動作を説明する。
第２図は第１図のＡ−Ｄ変換試験装置の動作を説明す
るための各部の信号のタイミング図である。
るための各部の信号のタイミング図である。
前述のように、低速クロック信号のtmの時点でラッチ
回路23の測定信号Diが前のディジタルステップｉ−１の
測定信号Di-1と不連続で、ディジタル信号比較演算回路
31の差出力が異常値を示した場合に発振制御信号OCは出
力されず、再トリガ回路35がその信号を所定値を超える
異常と判断して、低速クロック信号CLよりも短い周期τ
tのトリガ信号Ptをttの時点で立上げて、ラッチ回路23
に与え、再びラッチ回路23はttの時点で検出信号DDiの
信号レベルを正確にラッチングする。
回路23の測定信号Diが前のディジタルステップｉ−１の
測定信号Di-1と不連続で、ディジタル信号比較演算回路
31の差出力が異常値を示した場合に発振制御信号OCは出
力されず、再トリガ回路35がその信号を所定値を超える
異常と判断して、低速クロック信号CLよりも短い周期τ
tのトリガ信号Ptをttの時点で立上げて、ラッチ回路23
に与え、再びラッチ回路23はttの時点で検出信号DDiの
信号レベルを正確にラッチングする。
以上説明したように本発明は、アナログ試験信号の変
化に応答してデジタル検出信号が変化するときに、この
変化の過渡状態における不安定な信号レベルがこの信号
とは非同期で動作するラッチ回路に取り込まれることに
よって異常なラッチ信号として出力されるときにラッチ
回路にトリガ信号を与える簡単な低速のトリガ回路を附
加することにより、従来よりも確度の高いＡ−Ｄ変換回
路試験装置を得ることが出来る。
化に応答してデジタル検出信号が変化するときに、この
変化の過渡状態における不安定な信号レベルがこの信号
とは非同期で動作するラッチ回路に取り込まれることに
よって異常なラッチ信号として出力されるときにラッチ
回路にトリガ信号を与える簡単な低速のトリガ回路を附
加することにより、従来よりも確度の高いＡ−Ｄ変換回
路試験装置を得ることが出来る。
特にコンパクト・デイスク・プレーヤ等の高速のＡ−
Ｄ変換回路を大量に試験する場合には経済的であるとい
う効果もある。
Ｄ変換回路を大量に試験する場合には経済的であるとい
う効果もある。
第１図は本発明の一実施例のブロック図、第２図は第１
図のＡ−Ｄ変換回路試験装置の動作を説明するための各
部の信号のタイミング図、第３図は従来のＡ−Ｄ変換回
路試験装置の一例のブロック図、第４図は第３図のディ
ジタル信号比較演算回路のブロック図、第５図は第３図
のＡ−Ｄ変換回路試験装置の動作を説明するための各部
の信号タイミング図である。 10…試験信号発生回路、11…ディジタル試験信号発生回
路、12…Ｄ−Ａ変換回路、20…パルス回路、21…クロッ
ク回路、22…ラッチ回路、30,30a…論理回路、31…メモ
リ回路、32…ディジタル信号比較演算回路、33…比較回
路、34…表示回路、35…再トリガ回路、40…被測定Ａ−
Ｄ変換回路、CH…高速クロック信号、CL…低速クロック
信号、Di…第ｉ番目のディジタル測定信号、DDi…第ｉ
番目のディジタル検出信号、Oc…発振制御信号、Pt…ト
リガ信号、SAi…第ｉ番目のアナログ試験信号、SDi…第
ｉ番目のディジタル試験信号、T1…制御信号入力端子、
T2…アナログ試験信号出力端子、T3…ディジタル検出信
号入力端子、T4…ディジタル測定信号入力端子、T5…メ
モリ信号入力端子、T6…制御信号出力端子、T7…高速ク
ロック信号出力端子。
図のＡ−Ｄ変換回路試験装置の動作を説明するための各
部の信号のタイミング図、第３図は従来のＡ−Ｄ変換回
路試験装置の一例のブロック図、第４図は第３図のディ
ジタル信号比較演算回路のブロック図、第５図は第３図
のＡ−Ｄ変換回路試験装置の動作を説明するための各部
の信号タイミング図である。 10…試験信号発生回路、11…ディジタル試験信号発生回
路、12…Ｄ−Ａ変換回路、20…パルス回路、21…クロッ
ク回路、22…ラッチ回路、30,30a…論理回路、31…メモ
リ回路、32…ディジタル信号比較演算回路、33…比較回
路、34…表示回路、35…再トリガ回路、40…被測定Ａ−
Ｄ変換回路、CH…高速クロック信号、CL…低速クロック
信号、Di…第ｉ番目のディジタル測定信号、DDi…第ｉ
番目のディジタル検出信号、Oc…発振制御信号、Pt…ト
リガ信号、SAi…第ｉ番目のアナログ試験信号、SDi…第
ｉ番目のディジタル試験信号、T1…制御信号入力端子、
T2…アナログ試験信号出力端子、T3…ディジタル検出信
号入力端子、T4…ディジタル測定信号入力端子、T5…メ
モリ信号入力端子、T6…制御信号出力端子、T7…高速ク
ロック信号出力端子。
Claims (1)
- 【請求項１】発振制御信号に応答して単調に増加または
減少するように設定された高速クロック信号であってか
つ連続したディジタル試験信号を順次発生するディジタ
ル試験信号発生回路と、前記ディジタル試験信号に対応
するアナログ試験信号を被測定Ａ−Ｄ変換回路に供給す
るＤ−Ａ変換回路と、前記被測定Ａ−Ｄ変換回路から変
換出力されたデジタル検出信号を前記高速クロック信号
とは非同期の低速クロック信号で取り込み保持するラッ
チ回路と、このラッチ回路出力の前記デジタル検出信号
を一時記憶するメモリ回路と、このメモリ回路に一時記
憶された１クロック前の記憶内容と前記ラッチ回路出力
の前記デジタル検出信号とを比較するとともに、不一致
時の差信号を前記発振制御信号として前記ディジタル試
験信号発生回路に供給するディジタル信号比較演算回路
とを備えたＡ−Ｄ変換回路試験装置において、 前記アナログ試験信号の変化に応答して前記デジタル検
出信号が変化するときに、この変化の過渡状態における
不安定な信号レベルがこの信号とは非同期で動作する前
記ラッチ回路に取り込まれることによって異常なラッチ
信号として出力され、この異常な信号とその１クロック
前の安定状態のタイミングでラッチされた正常なラッチ
信号との比較演算結果の差信号に応答して、前記デジタ
ル検出信号が安定状態に遷移した信号レベルを再度取り
込むように前記ラッチ回路ヘトリガ信号を供給する再ト
リガ回路をさらに備えることを特徴とするＡ−Ｄ変換回
路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2315322A JP2712820B2 (ja) | 1990-11-20 | 1990-11-20 | Ａ―ｄ変換回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2315322A JP2712820B2 (ja) | 1990-11-20 | 1990-11-20 | Ａ―ｄ変換回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04185113A JPH04185113A (ja) | 1992-07-02 |
| JP2712820B2 true JP2712820B2 (ja) | 1998-02-16 |
Family
ID=18064009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2315322A Expired - Lifetime JP2712820B2 (ja) | 1990-11-20 | 1990-11-20 | Ａ―ｄ変換回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712820B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8274296B2 (en) | 2009-11-11 | 2012-09-25 | Advantest Corporation | Test apparatus and electronic device that tests a device under test |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812426A (ja) * | 1981-07-15 | 1983-01-24 | Nec Corp | アナログ・デイジタル変換器の試験装置 |
| JPS6029024A (ja) * | 1983-07-11 | 1985-02-14 | Toshiba Corp | Ａ／ｄ変換器の試験装置 |
-
1990
- 1990-11-20 JP JP2315322A patent/JP2712820B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8274296B2 (en) | 2009-11-11 | 2012-09-25 | Advantest Corporation | Test apparatus and electronic device that tests a device under test |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04185113A (ja) | 1992-07-02 |
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