JPS5812426A - アナログ・デイジタル変換器の試験装置 - Google Patents
アナログ・デイジタル変換器の試験装置Info
- Publication number
- JPS5812426A JPS5812426A JP11053581A JP11053581A JPS5812426A JP S5812426 A JPS5812426 A JP S5812426A JP 11053581 A JP11053581 A JP 11053581A JP 11053581 A JP11053581 A JP 11053581A JP S5812426 A JPS5812426 A JP S5812426A
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- Japan
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- output
- circuit
- input
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- voltage
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアナログ回路とディジタル回路を同一の基板上
に含んだ集積回路の試験装置に関するものである。
に含んだ集積回路の試験装置に関するものである。
アナログ・ディジタル変換器（以下Ａ／Ｄ変換器と略す
）の試験項目の中で、ビット抜けとｉわれるものがある
。
）の試験項目の中で、ビット抜けとｉわれるものがある
。
これは、もしｎピッ）（ｆｌａ２以上の整数）の人／Ｄ
変換ａに於ては ２１１通プのディジタルコードが存在
するのであるが、中にはアナログ入力に対しであるコー
ドが存在しないものがある。これをビット抜けと−う。
変換ａに於ては ２１１通プのディジタルコードが存在
するのであるが、中にはアナログ入力に対しであるコー
ドが存在しないものがある。これをビット抜けと−う。
従来このビット抜は不良を検出するのに、Ａ／Ｄ変換器
のアナログ入力に階段波電圧を加え、１段。
のアナログ入力に階段波電圧を加え、１段。
１段のアナログ値に対するディジタルコードを読んで、
処理を行％Ａ１判定を行りて−た。今ｎビットのＡ／Ｄ
変換ｒａｔ試験するのに１：１−ド当シｍ段の精度で試
験するものとし、処理時間をｔとすると判定を行う為の
処理時間はｍ・ｚｌｌ、 ｔとなる。
処理を行％Ａ１判定を行りて−た。今ｎビットのＡ／Ｄ
変換ｒａｔ試験するのに１：１−ド当シｍ段の精度で試
験するものとし、処理時間をｔとすると判定を行う為の
処理時間はｍ・ｚｌｌ、 ｔとなる。
精度よく試験しようとすると１段当りの電圧差が小さく
（即ちｍが大きく）なり測定時間が長くなる事になる。
（即ちｍが大きく）なり測定時間が長くなる事になる。
本発明はこの処理時間を短かくする事によつで測定時間
を短かくする試験装置を提供するものである。
を短かくする試験装置を提供するものである。
本発明の試験装置の構成１に＠１図に示す。
第１図より、試験されるＡ／Ｄ変換器（ロ）のアナログ
入力（ＡＩＮ） ｙＣ階段波電圧源（５）の電圧出力（
Ｖｏυ丁）を接続し、Ａ／Ｄ変換器（ハ）の出力（Ｄｏ
υ丁）ＩＣ，Ａ／Ｄ変換器（ハ）の出力（Ｄｏυ丁）の
中で少なくとも１出力以上変化した時その変化を検出す
る為の入力（Ｂｒａ）と検出した結果パルスを発生させ
る出力（Ｐｏ０丁）をもつた回路（以下ピット検出回路
と略す） （Ｃ）の入力（ＢＩＮ）と比較回路（ロ）の
一方の比較入力（ＤＩム）１接続し、ピット検出回路（
ｑの出力（Ｐｏ０丁）を針数回路に）のクロック入力（
ＣＩＮ）及び階段波電圧原因の出力電圧保持入力（ＡＩ
Ｒ）に接続し、計数回路（均の出力（Ｃｏｕｒ）ｔ−比
較回路−〇他方の比較入力（Ｄｘ ｍ ）と接続し、比
較回路（ロ）の出力（Ｄｏムりを比較した結果を判定す
る為の判定回路（′Ｉ！′）の入力（Ｊり及び階段波電
圧源（５）の出力電圧保持解除入力（ＡＩＲ） ｒｃ後
接続て構成される。
入力（ＡＩＮ） ｙＣ階段波電圧源（５）の電圧出力（
Ｖｏυ丁）を接続し、Ａ／Ｄ変換器（ハ）の出力（Ｄｏ
υ丁）ＩＣ，Ａ／Ｄ変換器（ハ）の出力（Ｄｏυ丁）の
中で少なくとも１出力以上変化した時その変化を検出す
る為の入力（Ｂｒａ）と検出した結果パルスを発生させ
る出力（Ｐｏ０丁）をもつた回路（以下ピット検出回路
と略す） （Ｃ）の入力（ＢＩＮ）と比較回路（ロ）の
一方の比較入力（ＤＩム）１接続し、ピット検出回路（
ｑの出力（Ｐｏ０丁）を針数回路に）のクロック入力（
ＣＩＮ）及び階段波電圧原因の出力電圧保持入力（ＡＩ
Ｒ）に接続し、計数回路（均の出力（Ｃｏｕｒ）ｔ−比
較回路−〇他方の比較入力（Ｄｘ ｍ ）と接続し、比
較回路（ロ）の出力（Ｄｏムりを比較した結果を判定す
る為の判定回路（′Ｉ！′）の入力（Ｊり及び階段波電
圧源（５）の出力電圧保持解除入力（ＡＩＲ） ｒｃ後
接続て構成される。
こＱ動作は次の通りである。
今試験前の状態を次の様に設定する。電圧源（５）を０
マとし５時間的に上昇する階段波電圧とする。
マとし５時間的に上昇する階段波電圧とする。
従りてＡ／Ｄ変換器β）の入力（Ａｘｅ）は０マに設定
され同時に出力（Ｄｏｏｒ）はコード０になりてｉると
する。又計数回路（均の出力（Ｃｏυりは、Ａ／Ｄ変換
器β）の出力（Ｄｏυ丁）と同じコードに設定しておく
、又計数回路＋ｇ）は、電圧原因が時間的に上昇する階
段波電圧の場合、１クロツクごとＶＣ１加算される計数
回路とする。試験が開始されると電圧（Ｖｏυ丁）がス
テップ上に上がりて行き、Ａ／Ｄ変換器ＣＢ）の最初の
スレシホールドを超えた電圧が印加されると、Ａ／ｌ）
変換器β）の出力コード（Ｄｏ ｕ ｔ）が変化して１
のコードになる。この時この出力コードの変化がピット
検出回路（ｑの入力ＣＢＩＮ）Ｋ入力される。ビット検
出回路（ｑは、この変化を検出してピット検出回路（ｑ
の出力（Ｐｏ０丁）からパルスを出力する。ここでこの
パルスが階段波電圧源（５）の出力電圧保持入力（ＡＩ
Ｒ）Ｋ入力され、出力電圧が保持され、さらにこのパル
スが計数回路（６）のパルス入力（ＣＩＮ）に入力され
ると、計数回路（埒内で＋１され出力（Ｃｏ８丁）はｌ
となる。するとＡ／Ｄ変換器向の出力（Ｄｏυｉ）と計
数回路（勾の出力（Ｃｏｕｒ）がそれぞれ比較回路０の
比較入力（Ｄｘム）及び（ＤＩ Ｂ）に入力され比較さ
れる。この場合両入力共ｌである為、比較回路（均の出
力（ＤｏムＢ）は両入力が等しめと−う信号を出し判定
回路ＧＪ）の入力（Ｊｌ）Ｋ入る。判定回路では異なり
た入力が来た時又はすべて同一人力が来た時結果を外部
に伝達する手段を取る様にする。
され同時に出力（Ｄｏｏｒ）はコード０になりてｉると
する。又計数回路（均の出力（Ｃｏυりは、Ａ／Ｄ変換
器β）の出力（Ｄｏυ丁）と同じコードに設定しておく
、又計数回路＋ｇ）は、電圧原因が時間的に上昇する階
段波電圧の場合、１クロツクごとＶＣ１加算される計数
回路とする。試験が開始されると電圧（Ｖｏυ丁）がス
テップ上に上がりて行き、Ａ／Ｄ変換器ＣＢ）の最初の
スレシホールドを超えた電圧が印加されると、Ａ／ｌ）
変換器β）の出力コード（Ｄｏ ｕ ｔ）が変化して１
のコードになる。この時この出力コードの変化がピット
検出回路（ｑの入力ＣＢＩＮ）Ｋ入力される。ビット検
出回路（ｑは、この変化を検出してピット検出回路（ｑ
の出力（Ｐｏ０丁）からパルスを出力する。ここでこの
パルスが階段波電圧源（５）の出力電圧保持入力（ＡＩ
Ｒ）Ｋ入力され、出力電圧が保持され、さらにこのパル
スが計数回路（６）のパルス入力（ＣＩＮ）に入力され
ると、計数回路（埒内で＋１され出力（Ｃｏ８丁）はｌ
となる。するとＡ／Ｄ変換器向の出力（Ｄｏυｉ）と計
数回路（勾の出力（Ｃｏｕｒ）がそれぞれ比較回路０の
比較入力（Ｄｘム）及び（ＤＩ Ｂ）に入力され比較さ
れる。この場合両入力共ｌである為、比較回路（均の出
力（ＤｏムＢ）は両入力が等しめと−う信号を出し判定
回路ＧＪ）の入力（Ｊｌ）Ｋ入る。判定回路では異なり
た入力が来た時又はすべて同一人力が来た時結果を外部
に伝達する手段を取る様にする。
さらに比較回路−の出力ＤＯＡＩは階段波電圧原因の出
力電圧保持解除入力（ＡＩＲ）に入力されふた九び階段
波がステップ上に上昇して次のスレシホールドでＡ／Ｄ
変換器の出力コードが１増加し前述と同様の事を行う。
力電圧保持解除入力（ＡＩＲ）に入力されふた九び階段
波がステップ上に上昇して次のスレシホールドでＡ／Ｄ
変換器の出力コードが１増加し前述と同様の事を行う。
もしピット抜けが起こると。
ガえばＡ／Ｄ変換器（ハ）の出力（ＤｏυりがＰコード
の時、階段波電圧が上昇を行い、スレシシホールドを越
えると正常ならＰ＋１のコードが発生するのであるが、
Ｐ＋１のコード抜けの為、Ｐ＋２のコードになる。しか
し計数回路（Ｂ）の入力にはｌパルスしか入らない為、
出力（Ｃｏ８丁）はＰ＋１となシ比較回路で異人力とな
夛不良が判定できる事になる。又階段波電圧Ｖｏｕｒが
下降して−く場合は計数回路（均にパルスが入るごとに
一１ｔ−行う計数回路の構成すれば前述と同４ＩＩＫな
る。
の時、階段波電圧が上昇を行い、スレシシホールドを越
えると正常ならＰ＋１のコードが発生するのであるが、
Ｐ＋１のコード抜けの為、Ｐ＋２のコードになる。しか
し計数回路（Ｂ）の入力にはｌパルスしか入らない為、
出力（Ｃｏ８丁）はＰ＋１となシ比較回路で異人力とな
夛不良が判定できる事になる。又階段波電圧Ｖｏｕｒが
下降して−く場合は計数回路（均にパルスが入るごとに
一１ｔ−行う計数回路の構成すれば前述と同４ＩＩＫな
る。
以上が本発明の原理で、ｌコードの処理時間をｔとする
と、コードが変化した時しか処８１を行わな４為、ｎピ
ットのＡ／Ｄ変換器の判定を行う為の処理時間はｚｎ、
ｔとなる。
と、コードが変化した時しか処８１を行わな４為、ｎピ
ットのＡ／Ｄ変換器の判定を行う為の処理時間はｚｎ、
ｔとなる。
これは従来の試験機では精度を上げる為に１段当シの電
圧差を小さくするとその分だけ測定時間が長くかかった
事を前述したが、（従来のものは判定を行う為の処理時
間はｍ・２”−ｔである。但しｍ１ｉｌコード当りｍ段
の精度をもつ）。
圧差を小さくするとその分だけ測定時間が長くかかった
事を前述したが、（従来のものは判定を行う為の処理時
間はｍ・２”−ｔである。但しｍ１ｉｌコード当りｍ段
の精度をもつ）。
本発明はｍに無関係である為％測定時間を短縮出来る長
所がある。又本発明では処理時間ｔはピット検出回路（
ｑの出力パルスが出てから比較回路（０の出力（Ｄｏム
りが出るまで１本発明の構成を行うと非常に高速に処理
が出来、処理時間ｔは段階波電圧の１段当りの時間内で
処理も可能になり、非常に高速でビット抜は測定が可能
になる。又回路構成に於いては、階段波電圧源＾、計数
回路（均比較回路０及び判定回路（ト）は即存の回路で
実現出来るが、ビット検出回路（ｑは次の実施列で実現
出来る。ｌ！２図にピット検出回路（ｑの構成を示す。
所がある。又本発明では処理時間ｔはピット検出回路（
ｑの出力パルスが出てから比較回路（０の出力（Ｄｏム
りが出るまで１本発明の構成を行うと非常に高速に処理
が出来、処理時間ｔは段階波電圧の１段当りの時間内で
処理も可能になり、非常に高速でビット抜は測定が可能
になる。又回路構成に於いては、階段波電圧源＾、計数
回路（均比較回路０及び判定回路（ト）は即存の回路で
実現出来るが、ビット検出回路（ｑは次の実施列で実現
出来る。ｌ！２図にピット検出回路（ｑの構成を示す。
Ｌが一時記憶回路でＭが比較回路である。
今Ａ／Ｄ変換器（Ｂ）の出力コードがＱとする。一時記
憶回路（ロ）にＬ同じコードのＱが入っている。
憶回路（ロ）にＬ同じコードのＱが入っている。
すると比較回路（ハ）の出力はあるレベルになりて−る
。今Ａ／Ｄ変換器（ハ）の入力が変化して出力コードＱ
がＱ＋１となると、比較回路−の入力（ＭＩＡ）にＱ＋
１が入力（ＭｔりにＱが入る事になり比較回路の出力が
変化する。この変化が一時記憶回路のクロック入力（Ｌ
ＣＩＮ）となり、入力（ＬＩＮ）の内容Ｑ＋１を記憶す
る事となる。すると比較回路■の両入力ＫＱ＋１が入り
又もとのレベルにもどる。
。今Ａ／Ｄ変換器（ハ）の入力が変化して出力コードＱ
がＱ＋１となると、比較回路−の入力（ＭＩＡ）にＱ＋
１が入力（ＭｔりにＱが入る事になり比較回路の出力が
変化する。この変化が一時記憶回路のクロック入力（Ｌ
ＣＩＮ）となり、入力（ＬＩＮ）の内容Ｑ＋１を記憶す
る事となる。すると比較回路■の両入力ＫＱ＋１が入り
又もとのレベルにもどる。
ようて比較回路−の出力にはパルスが出る事になる。
第１図のピット検出回路（ｑの入力（ＢｒＮ）が第２図
の一時記憶回路（Ｌ）の入力（ＬＩＮ）と比較回路−の
入力（ＭＩＡ）Ｋ相当し、第１図のピット検出回路（ｑ
の出力（Ｐｏυりが第２図の比較回路−の出力（ＭＯＡ
Ｉ）に相当する。これによりピット検出回路が実現出来
る。
の一時記憶回路（Ｌ）の入力（ＬＩＮ）と比較回路−の
入力（ＭＩＡ）Ｋ相当し、第１図のピット検出回路（ｑ
の出力（Ｐｏυりが第２図の比較回路−の出力（ＭＯＡ
Ｉ）に相当する。これによりピット検出回路が実現出来
る。
＠１図は本発明の構成図、第２図は本発明のピット検出
回路の構成図である。 Ａ・−・−階段波電圧源、人ＩＨ−−−−−−出力電圧
保持入力、 ＡｒＤ−・・・出力電圧保持解除入力、Ｙ
ｏｕｒ・−・・・階段波電圧出力、Ｂ・−・・−・Ａ／
Ｄ変換器、ＡｌＮ−・−・・・Ａ／Ｄ変換器アナログ入
力端子、Ｄｏｔ＋ｔ・・・・−・ディジタルコード発生
出力、Ｃ・−・−ピット検出回路、Ｂｌ）Ｉ−・・−・
ビット検出入力、 Ｐｏ０丁−・・・ノくルス発生出力
、Ｄ 、 Ｍ−・・・−比較回路、 Ｄｌム、Ｄｌｌ、
ＭＩＡ、Ｍｌｌｌ・−−−一比較入力、Ｅ・・・−・計
数回路、Ｃ！に・−・−クロック入力、Ｃｏυ！・−・
−計数回路出力、Ｆ・・・・−・判定回路、Ｊトー・・
・・判定入力、Ｌ・−一一一時記憶回路、Ｌｎｑ・−・
−記憶入力、 Ｌｏυ丁・−・−記憶出力、ＬＣＩＮ・
−・−・・クロック入力。 第１７ ％ｚ目
回路の構成図である。 Ａ・−・−階段波電圧源、人ＩＨ−−−−−−出力電圧
保持入力、 ＡｒＤ−・・・出力電圧保持解除入力、Ｙ
ｏｕｒ・−・・・階段波電圧出力、Ｂ・−・・−・Ａ／
Ｄ変換器、ＡｌＮ−・−・・・Ａ／Ｄ変換器アナログ入
力端子、Ｄｏｔ＋ｔ・・・・−・ディジタルコード発生
出力、Ｃ・−・−ピット検出回路、Ｂｌ）Ｉ−・・−・
ビット検出入力、 Ｐｏ０丁−・・・ノくルス発生出力
、Ｄ 、 Ｍ−・・・−比較回路、 Ｄｌム、Ｄｌｌ、
ＭＩＡ、Ｍｌｌｌ・−−−一比較入力、Ｅ・・・−・計
数回路、Ｃ！に・−・−クロック入力、Ｃｏυ！・−・
−計数回路出力、Ｆ・・・・−・判定回路、Ｊトー・・
・・判定入力、Ｌ・−一一一時記憶回路、Ｌｎｑ・−・
−記憶入力、 Ｌｏυ丁・−・−記憶出力、ＬＣＩＮ・
−・−・・クロック入力。 第１７ ％ｚ目
Claims (1)
- 試験されるアナログディジタル変換器のアナログ入力に
、階段波電圧源を接続し、前記アナログ・ディジタル変
換器のディジタル出力に、前記アナログ・ディジタル変
換器のディジタル出力の中で少なくともｌ出力以上変化
した時、その変化を検出する為の入力と検出した結果パ
ルスを発生させる出力をもった回路（以下ビット検出回
路と略す）の入力と比較回路の一方の比較入力を接続し
、前記ビット検出回路の出力を計数回路のパルス入力及
び階段波電圧源の出力電圧保持入力に接続し、前記計数
回路の出力ｔ−前記比較回路の他方の比較入力に接続し
、前記比較回路の出力を比較した結果を判定する為の判
定回路の入力及び階段波電圧源の出力電圧保持解除入力
に接続して構成されるアナログ・ディジタル変換器の試
験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11053581A JPS5812426A (ja) | 1981-07-15 | 1981-07-15 | アナログ・デイジタル変換器の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11053581A JPS5812426A (ja) | 1981-07-15 | 1981-07-15 | アナログ・デイジタル変換器の試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5812426A true JPS5812426A (ja) | 1983-01-24 |
| JPS6211816B2 JPS6211816B2 (ja) | 1987-03-14 |
Family
ID=14538267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11053581A Granted JPS5812426A (ja) | 1981-07-15 | 1981-07-15 | アナログ・デイジタル変換器の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812426A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61181222A (ja) * | 1985-02-06 | 1986-08-13 | Yokogawa Hewlett Packard Ltd | アナログ・デイジタル変換器測定装置 |
| JPH0290729A (ja) * | 1988-09-27 | 1990-03-30 | Nec Corp | Ａ−ｄ変換器 |
| JPH04185113A (ja) * | 1990-11-20 | 1992-07-02 | Nec Corp | Ａ―ｄ変換回路試験装置 |
| US5310125A (en) * | 1991-10-23 | 1994-05-10 | Kitamura Kiden Co., Ltd. | Transformer coil winding apparatus for winding wire on a coil bobbin |
| JPH0734535A (ja) * | 1993-07-22 | 1995-02-03 | Kurosawa Kensetsu Kk | プレキャストコンクリート柱の接続方法 |
| JPH07252884A (ja) * | 1994-03-11 | 1995-10-03 | Kajima Corp | プレキャスト部材による架構の構築方法 |
| KR20170007264A (ko) | 2014-05-09 | 2017-01-18 | 히다찌긴조꾸가부시끼가이사 | 코어 케이스 유닛, 코일 부품 및 코일 부품의 제조 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6429326U (ja) * | 1987-08-11 | 1989-02-21 |
-
1981
- 1981-07-15 JP JP11053581A patent/JPS5812426A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61181222A (ja) * | 1985-02-06 | 1986-08-13 | Yokogawa Hewlett Packard Ltd | アナログ・デイジタル変換器測定装置 |
| JPH0290729A (ja) * | 1988-09-27 | 1990-03-30 | Nec Corp | Ａ−ｄ変換器 |
| JPH04185113A (ja) * | 1990-11-20 | 1992-07-02 | Nec Corp | Ａ―ｄ変換回路試験装置 |
| US5310125A (en) * | 1991-10-23 | 1994-05-10 | Kitamura Kiden Co., Ltd. | Transformer coil winding apparatus for winding wire on a coil bobbin |
| JPH0734535A (ja) * | 1993-07-22 | 1995-02-03 | Kurosawa Kensetsu Kk | プレキャストコンクリート柱の接続方法 |
| JPH07252884A (ja) * | 1994-03-11 | 1995-10-03 | Kajima Corp | プレキャスト部材による架構の構築方法 |
| KR20170007264A (ko) | 2014-05-09 | 2017-01-18 | 히다찌긴조꾸가부시끼가이사 | 코어 케이스 유닛, 코일 부품 및 코일 부품의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6211816B2 (ja) | 1987-03-14 |
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