KR940004332A - 회로 테스트 방법 및 지연 결함 검출장치 - Google Patents

회로 테스트 방법 및 지연 결함 검출장치 Download PDF

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KR940004332A
KR940004332A KR1019930016191A KR930016191A KR940004332A KR 940004332 A KR940004332 A KR 940004332A KR 1019930016191 A KR1019930016191 A KR 1019930016191A KR 930016191 A KR930016191 A KR 930016191A KR 940004332 A KR940004332 A KR 940004332A
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delay
circuit
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test
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로드니 에디슨 듀안
노만 슐츠 헤럴드
조리언 예반트
Original Assignee
알. 비. 레비
아메리칸 텔리폰 앤드 텔레그라프 캄파니
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    • G01R13/00—Arrangements for displaying electric variables or waveforms
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3016—Delay or race condition test, e.g. race hazard test
    • G—PHYSICS
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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  • General Engineering & Computer Science (AREA)
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Abstract

클럭 시리즈에 의해 클럭된 디지탈 회로(12)가 지연 결함에 대해 자체적으로 테스트할 수 있는 방법이 제공된다.
상기 방법은 지연셀(16,24,36,30,32)을 사용해서 디지탈 회로내의 지연 결함을 검출한다. 패턴 발생기(14)는 테스트 패턴을 디지탈 회로에 공급한다. 패턴 발생기내의 지연 셀(16)은 두개 이상의 입력과 연관된 지연 결함을 검출하기 위해 사용된다. 회로 응답이 획득되어 정정을 위해 평가된다. 지연 셀은 입력 및 출력간의 지연 결함을 검출하기 위해서 정정 시간에서 응답을 획득하는데 사용된다. 클럭 주기에 따르는 한가지 방법과 클럭 주기에 따르지 않는 다른 방법인 두가지 방법이 제시된다.

Description

회로 테스트 방법 및 지연 결함 검출장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 전자 회로를 통해 전파하는 신호의 지연과 연관된 결함을 검출하기 위한 본 발명에 따른 시스템의 개략적인 블럭도.

Claims (8)

  1. 지연 결함을 검출하기 위해서 클럭 펄스에 의해 클럭된 회로(12)를 테스트하는 방법에 있어서, (a)제1설정된 기간에 따라서 제1테스트 신호를 상기 회로에 보내어 상기 회로가 테스트 신호의 수신에 따른 응답신호를 발생하도록 하는 단계와. (b)설정된 기간후 회로 응답 신호를 모으는 단계와, (c)연속적인 클럭 신호의 수신후 신호 모집 수단에서 신호를 비교하여. 상기 신호가 상기 회로에 보내진 제1테스트 신호에 대응하는지를 결정하는 단계로 이루어진 것을 특징으로 하는 회로 테스트 방법.
  2. 제1항에 있어서, (a)제1지연 기간후 다수의 제1테스트 신호의 각각이 회로(12)에 연속적으로 보내지는 단계와, (b)제2설정된 기간후 회로 응답 신호를 모으는 단계와, (c)신호 모집 수단에 수시된 각각의 연속적인 신호가 각각의 연속적으로 발생된 응답 신호로 압축되어 결함 프리상태(fault- free condition)를 나타내는 기준 부호에 비교하기 위한 부호를 발생하는 단계로 이루어진 것을 특징으로 하는 회로 테스트 방법.
  3. 클럭 신호에 의해 클럭되는 회로(12)에서의 지연 결함을 검출하기 위한 장치에 있어서, 제1테스트 신호를 상기 회로에 보내어 상기 회로가 응답을 발생하도록 하는 테스트 패턴 발생기 수단(14)과, 상기 테스트 패턴 발생기 수단과 연관되어 제1설정된 기간으로 상기 회로에 의해 테스트 패턴의 수신을 지연시키는 제1지연 게이트 수단(16)과, 제1테스트 신호의 수신에 따라 상기 회로에 의해 발생된 응답 신호를 모으고, 지연 결함 표시를 제공하기 위한 신호 모집 수단(26,34)과, 제2설정된 기간에 의해 모집 수단에서 응답 신호의 수신을 지연시키는 제2지연 수단(28.30.32)과, 상기 모집 수단에서의 신호를 결함 프리 상태를 나타태는 기준 신호와 비교하기 위한 비교수단(35)을 포함하는 것을 특징으로 하는 지연 결함 검출 장치.
  4. 제3항에 있어서, 상기 신호 모집 수단이 상기 회로에 의해 발생된 응답 신호를 래치하기 위한 래치(26) 및 래치로부터 수신된 연속적인 신호를 압축하기 위한 압축기(34)를 포함하는 것을 특징으로 하는 지연 결합 검출장치.
  5. 제3항에 있어서, 상기 제2지연 수단이 래치 회로에 의해 클럭 신호의 수신을 지연시켜서 상기 회로로부터 응답 신호의 수신을 지연시키는 적어도 하나의 지연 게이트(30)를 포함하는 것을 특징으로 하는 지연 결함 검출장치.
  6. 제3항에 있어서, 상기 제2지연 수단은 다수의 개별적인 지연 게이트(30, 32)를 포함하는데, 상기 게이트중 선택된 하나의 게이트는 상기 래치에 의해 클럭 신호의 수신을 지연시켜서 상기 래치에 의해 응답 신호의 수신을 지연시키게 하는 것을 특징으로 하는 지연 결함 검출 장치.
  7. 제3항에 있어서, 상기 신호 모집 수단이 압축기(34)를 포함하며, 상기 제2지연수단이 상기 회로로부터의 응답 신호의 압축기에 의해 수신을 지연시키는 지연 게이트(36)를 포함하는 것을 특징으로 하는 지연 결함 검출 장치.
  8. 제3항에 있어서, 제1설정된 기간과 상이한 기간에 의해 테스트 패턴 발생기 수단에서 상기 회로로의 테스트 신호에 대한 수신을 지연시키는 지연 수단(24)을 더 포함하는 것을 특징으로 하는 지연 결함 검출장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930016191A 1992-08-27 1993-08-20 회로 테스트 방법 및 지연 결함 검출장치 KR940004332A (ko)

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EP0585086A3 (en) 1995-02-01

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