JP3235402B2 - ディジタル保護継電器 - Google Patents
ディジタル保護継電器Info
- Publication number
- JP3235402B2 JP3235402B2 JP11272395A JP11272395A JP3235402B2 JP 3235402 B2 JP3235402 B2 JP 3235402B2 JP 11272395 A JP11272395 A JP 11272395A JP 11272395 A JP11272395 A JP 11272395A JP 3235402 B2 JP3235402 B2 JP 3235402B2
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- bit
- bits
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- Tests Of Electronic Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル保護継電器
に係り、特にアナログ入力部のＡ／Ｄ変換器のビット誤
り監視に関する。
に係り、特にアナログ入力部のＡ／Ｄ変換器のビット誤
り監視に関する。
【０００２】
【従来の技術】ディジタル保護継電器では、電力系統な
どの保護対象の電圧や電流信号（アナログ信号）をサン
プリングで取り込み、Ａ／Ｄ変換器によりディジタル量
に変換したサンプルデータから保護演算を行う。
どの保護対象の電圧や電流信号（アナログ信号）をサン
プリングで取り込み、Ａ／Ｄ変換器によりディジタル量
に変換したサンプルデータから保護演算を行う。
【０００３】図３は、アナログ入力部の構成を示す。保
護対象からＰＴやＣＴにより変成して取り込まれる各相
の電圧や電流信号は、フィルタ部１によってそれぞれ高
調波成分が取り除かれ、サンプルホールド部２によって
それぞれサンプルホールドされ、これらホールド信号が
マルチプレクサ３によって時分割でＡ／Ｄ変換器４に取
り込まれ、アナログーディジタル変換され、メモリ５に
サンプルデータとして格納される。ＣＰＵ６は、メモリ
５のサンプルデータを使って保護演算を行う。
護対象からＰＴやＣＴにより変成して取り込まれる各相
の電圧や電流信号は、フィルタ部１によってそれぞれ高
調波成分が取り除かれ、サンプルホールド部２によって
それぞれサンプルホールドされ、これらホールド信号が
マルチプレクサ３によって時分割でＡ／Ｄ変換器４に取
り込まれ、アナログーディジタル変換され、メモリ５に
サンプルデータとして格納される。ＣＰＵ６は、メモリ
５のサンプルデータを使って保護演算を行う。
【０００４】このようなアナログ入力部の監視には、例
えば、以下の方式がある。
えば、以下の方式がある。
【０００５】（１）零相監視・不平衡監視等による変成
器（ＰＴ、ＣＴ）からＡ／Ｄ変換器までの監視。零相監
視では、対象座標法の関係を利用して入力データ（電
流、電圧、零相電流・電圧）から監視し、不平衡監視で
は電流の各相の平衡性をチェックする。
器（ＰＴ、ＣＴ）からＡ／Ｄ変換器までの監視。零相監
視では、対象座標法の関係を利用して入力データ（電
流、電圧、零相電流・電圧）から監視し、不平衡監視で
は電流の各相の平衡性をチェックする。
【０００６】（２）高調波重畳監視によるフィルタから
Ａ／Ｄ変換器までの監視。高調波電圧をフィルタの入力
に常時重畳させ、そのディジタル変換データから高調波
電圧を検出演算することによりフィルタ特性を監視す
る。
Ａ／Ｄ変換器までの監視。高調波電圧をフィルタの入力
に常時重畳させ、そのディジタル変換データから高調波
電圧を検出演算することによりフィルタ特性を監視す
る。
【０００７】（３）Ａ／Ｄ変換精度監視。サンプルホー
ルド回路２の１つ又はマルチプレクサ３の１つのチャン
ネルに校正電圧を入力し、そのＡ／Ｄ変換データと設定
値の誤差をチェックする。
ルド回路２の１つ又はマルチプレクサ３の１つのチャン
ネルに校正電圧を入力し、そのＡ／Ｄ変換データと設定
値の誤差をチェックする。
【０００８】
【発明が解決しようとする課題】従来の監視方式におい
て、Ａ／Ｄ変換器４の変換精度を検出することが主とな
っている。
て、Ａ／Ｄ変換器４の変換精度を検出することが主とな
っている。
【０００９】このため、従来方式によるＡ／Ｄ変換器の
監視は、Ａ／Ｄ変換値のビット単位の故障を監視できな
い。
監視は、Ａ／Ｄ変換値のビット単位の故障を監視できな
い。
【００１０】すなわち、Ａ／Ｄ変換精度監視方式では１
ビット単位の故障を検出できるが、一定レベルの直流入
力電圧の変換結果に対するチェックになり、全ビットに
ついてのビット誤りの監視ができない。
ビット単位の故障を検出できるが、一定レベルの直流入
力電圧の変換結果に対するチェックになり、全ビットに
ついてのビット誤りの監視ができない。
【００１１】本発明の目的は、Ａ／Ｄ変換器の全ビット
についてのビット誤りを監視できるディジタル保護継電
器を提供することにある。
についてのビット誤りを監視できるディジタル保護継電
器を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、前記課題の解
決を図るため、保護対象の電流・電圧等を変成・フィル
タ処理・サンプルホールドしてＡ／Ｄ変換器で順次ディ
ジタル量に変換してメモリに順次記憶し、このメモリの
データを使ってＣＰＵが保護演算するディジタル保護継
電器において、前記Ａ／Ｄ変換器のフルスケールになる
交流信号を該Ａ／Ｄ変換器の変換入力とする入力手段
と、前記メモリに記憶する前記交流信号のＡ／Ｄ変換デ
ータＤNを順次読み出し、該データＤNの最上位ビットが
論理「１」のグループは各ビットの論理積を取り、論理
「０」のグループは各ビットの論理和を取る繰り返し処
理を行い、該論理積処理したデータの全ビットが「０」
でないとき及び該論理和処理したデータの全ビットが
「１」でないときに前記Ａ／Ｄ変換器にビット誤りがあ
ると判定する処理手段を設けたことを特徴とする。
決を図るため、保護対象の電流・電圧等を変成・フィル
タ処理・サンプルホールドしてＡ／Ｄ変換器で順次ディ
ジタル量に変換してメモリに順次記憶し、このメモリの
データを使ってＣＰＵが保護演算するディジタル保護継
電器において、前記Ａ／Ｄ変換器のフルスケールになる
交流信号を該Ａ／Ｄ変換器の変換入力とする入力手段
と、前記メモリに記憶する前記交流信号のＡ／Ｄ変換デ
ータＤNを順次読み出し、該データＤNの最上位ビットが
論理「１」のグループは各ビットの論理積を取り、論理
「０」のグループは各ビットの論理和を取る繰り返し処
理を行い、該論理積処理したデータの全ビットが「０」
でないとき及び該論理和処理したデータの全ビットが
「１」でないときに前記Ａ／Ｄ変換器にビット誤りがあ
ると判定する処理手段を設けたことを特徴とする。
【００１３】
【作用】フルスケール変換したＡ／Ｄ変換データを最上
位ビットの「１」と「０」でグループに分け、グループ
毎に各データのビット毎の論理積又は論理和をとること
により、最上位ビットが「１」のものは論理積により最
上位ビットを除く全ビットが「０」になり、最上位ビッ
トが「０」のものは論理和により最上位ビットを除く全
ビットが「１」になることを利用してビット誤りの有無
を判定する。
位ビットの「１」と「０」でグループに分け、グループ
毎に各データのビット毎の論理積又は論理和をとること
により、最上位ビットが「１」のものは論理積により最
上位ビットを除く全ビットが「０」になり、最上位ビッ
トが「０」のものは論理和により最上位ビットを除く全
ビットが「１」になることを利用してビット誤りの有無
を判定する。
【００１４】
【実施例】図１は、本発明の一実施例を示すフローチャ
ートである。このフローチャートは、図３の構成のアナ
ログ入力部をもつディジタル保護継電器において、ＣＰ
Ｕ６によるＡ／Ｄ変換器４の全ビットについてビット誤
りを検出するためのものである。
ートである。このフローチャートは、図３の構成のアナ
ログ入力部をもつディジタル保護継電器において、ＣＰ
Ｕ６によるＡ／Ｄ変換器４の全ビットについてビット誤
りを検出するためのものである。
【００１５】（Ｓ１）ＣＰＵ６は、電圧又は電流信号の
１つの交流入力のサンプル値をＡ／Ｄ変換器４が変換し
たデータＤNをメモリ５から順次読出し、このデータＤN
の最上位ビットが論理「１」か「０」かを判定する。な
お、交流入力は、Ａ／Ｄ変換器４のフルスケールに相当
するレベルのものを試験信号としてフィルタ１から印
加、又は試験信号をマルチプレクサ３の１つの予備チャ
ンネルから印加する。
１つの交流入力のサンプル値をＡ／Ｄ変換器４が変換し
たデータＤNをメモリ５から順次読出し、このデータＤN
の最上位ビットが論理「１」か「０」かを判定する。な
お、交流入力は、Ａ／Ｄ変換器４のフルスケールに相当
するレベルのものを試験信号としてフィルタ１から印
加、又は試験信号をマルチプレクサ３の１つの予備チャ
ンネルから印加する。
【００１６】（Ｓ２）データＤNの最上位ビットが論理
「１」であれば、前回の処理結果になるデータＭ1との
ビット毎のＡＮＤ（論理積）を求めて今回の処理結果デ
ータＭ1として保存する。
「１」であれば、前回の処理結果になるデータＭ1との
ビット毎のＡＮＤ（論理積）を求めて今回の処理結果デ
ータＭ1として保存する。
【００１７】（Ｓ３）データＤNの最上位ビットが論理
「０」であれば、前回の処理結果になるデータＭ0との
ビット毎のＯＲ（論理和）を求めて今回の処理結果デー
タＭ0として保存する。
「０」であれば、前回の処理結果になるデータＭ0との
ビット毎のＯＲ（論理和）を求めて今回の処理結果デー
タＭ0として保存する。
【００１８】（Ｓ４）上記の処理Ｓ２又はＳ３が設定さ
れる回数ｎだけ実行されたか否かをチェックする。この
回数ｎは、入力交流信号の周波数に対するサンプリング
周波数から決められ、処理Ｓ２及びＳ３が入力交流信号
の１周期以上にわたって実行される値にされる。
れる回数ｎだけ実行されたか否かをチェックする。この
回数ｎは、入力交流信号の周波数に対するサンプリング
周波数から決められ、処理Ｓ２及びＳ３が入力交流信号
の１周期以上にわたって実行される値にされる。
【００１９】以上までの処理により、データＤNは、入
力交流信号の１周期以上のサンプリングデータ列として
順次取り込まれ、最上位ビットが同じ「１」又は「０」
のデータＤN同士のＡＮＤ又はＯＲが取られる。
力交流信号の１周期以上のサンプリングデータ列として
順次取り込まれ、最上位ビットが同じ「１」又は「０」
のデータＤN同士のＡＮＤ又はＯＲが取られる。
【００２０】そして、データＤNは、図２にビットマッ
プを示すように、最上位ビットがサインビットになり、
入力交流信号のサンプリング値のＡ／Ｄ変換に応じて
「０００…００」から「１００…００」を経て「１１１
…１１」まで変化する。
プを示すように、最上位ビットがサインビットになり、
入力交流信号のサンプリング値のＡ／Ｄ変換に応じて
「０００…００」から「１００…００」を経て「１１１
…１１」まで変化する。
【００２１】したがって、最上位ビットが「１」になる
グループのデータＤNの互いの論理積を取る処理Ｓ２を
繰り返すことにより、Ａ／Ｄ変換にビット誤りがなけれ
ば最上位ビットを除いて他のビットが全て「０」にな
る。
グループのデータＤNの互いの論理積を取る処理Ｓ２を
繰り返すことにより、Ａ／Ｄ変換にビット誤りがなけれ
ば最上位ビットを除いて他のビットが全て「０」にな
る。
【００２２】一方、最上位ビットが「０」になるグルー
プのデータＤNの互いの論理和を取る処理Ｓ３を繰り返
すことにより、Ａ／Ｄ変換にビット誤りがなければ最上
位ビットを除いて他のビットが全て「１」になる。
プのデータＤNの互いの論理和を取る処理Ｓ３を繰り返
すことにより、Ａ／Ｄ変換にビット誤りがなければ最上
位ビットを除いて他のビットが全て「１」になる。
【００２３】以上のことから、処理Ｓ５では、データＭ
1の最上位ビットを除く全ビットが「０」になっている
か否かをチェックし、「１」のビットがあればＡ／Ｄ変
換器４に「１」固定のビット誤りがあると判定する（Ｓ
６）。
1の最上位ビットを除く全ビットが「０」になっている
か否かをチェックし、「１」のビットがあればＡ／Ｄ変
換器４に「１」固定のビット誤りがあると判定する（Ｓ
６）。
【００２４】同様に、処理Ｓ７では、データＭ0の最上
位ビットを除く全ビットが「１」になっているか否かを
チェックし、「０」のビットがあればＡ／Ｄ変換器４に
「０」固定のビット誤りがあると判定する（Ｓ８）。
位ビットを除く全ビットが「１」になっているか否かを
チェックし、「０」のビットがあればＡ／Ｄ変換器４に
「０」固定のビット誤りがあると判定する（Ｓ８）。
【００２５】したがって、本実施例では、Ａ／Ｄ変換器
４の全ビットについて「１」又は「０」固定のビット誤
りを監視できる。
４の全ビットについて「１」又は「０」固定のビット誤
りを監視できる。
【００２６】なお、アナログ入力回路の構成は、図３に
示すものに限らず、マルチプレクサを省略した１入力構
成のディジタル保護継電器に適用できる。
示すものに限らず、マルチプレクサを省略した１入力構
成のディジタル保護継電器に適用できる。
【００２７】
【発明の効果】以上のとおり、本発明によれば、フルス
ケール変換したＡ／Ｄ変換データを最上位ビットの
「１」と「０」でグループに分け、グループ毎に各デー
タのビット毎の論理積又は論理和をとり、グループ別に
全ビットが「１」か「０」かで固定のビットがあるか否
かを判定するようにしたため、Ａ／Ｄ変換器の全ビット
についての誤りの有無を監視したアナログ入力部の監視
ができる。
ケール変換したＡ／Ｄ変換データを最上位ビットの
「１」と「０」でグループに分け、グループ毎に各デー
タのビット毎の論理積又は論理和をとり、グループ別に
全ビットが「１」か「０」かで固定のビットがあるか否
かを判定するようにしたため、Ａ／Ｄ変換器の全ビット
についての誤りの有無を監視したアナログ入力部の監視
ができる。
【図１】本発明の一実施例を示すフローチャート。
【図２】実施例におけるデータＤNのビットマップ。
【図３】従来のアナログ入力部構成図。
１…フィルタ ２…サンプルホールド ３…マルチプレクサ ４…Ａ／Ｄ変換器 ５…メモリ ６…ＣＰＵ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88 H02H 3/05 G01R 31/28
Claims (1)
- 【請求項１】 保護対象の電流・電圧等を変成・フィル
タ処理・サンプルホールドしてＡ／Ｄ変換器で順次ディ
ジタル量に変換してメモリに順次記憶し、このメモリの
データを使ってＣＰＵが保護演算するディジタル保護継
電器において、 前記Ａ／Ｄ変換器のフルスケールになる交流信号を該Ａ
／Ｄ変換器の変換入力とする入力手段と、 前記メモリに記憶する前記交流信号のＡ／Ｄ変換データ
ＤNを順次読み出し、該データＤNの最上位ビットが論理
「１」のグループは各ビットの論理積を取り、論理
「０」のグループは各ビットの論理和を取る繰り返し処
理を行い、該論理積処理したデータの全ビットが「０」
でないとき及び該論理和処理したデータの全ビットが
「１」でないときに前記Ａ／Ｄ変換器にビット誤りがあ
ると判定する処理手段を設けたことを特徴とするディジ
タル保護継電器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11272395A JP3235402B2 (ja) | 1995-05-11 | 1995-05-11 | ディジタル保護継電器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11272395A JP3235402B2 (ja) | 1995-05-11 | 1995-05-11 | ディジタル保護継電器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08307268A JPH08307268A (ja) | 1996-11-22 |
| JP3235402B2 true JP3235402B2 (ja) | 2001-12-04 |
Family
ID=14593927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11272395A Expired - Fee Related JP3235402B2 (ja) | 1995-05-11 | 1995-05-11 | ディジタル保護継電器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3235402B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1783504A1 (en) * | 2004-08-26 | 2007-05-09 | Test Research Laboratories Inc. | Semiconductor test system |
-
1995
- 1995-05-11 JP JP11272395A patent/JP3235402B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08307268A (ja) | 1996-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |