JPS6242447B2

JPS6242447B2 -

Info

Publication number: JPS6242447B2
Application number: JP55065882A
Authority: JP
Inventors: Mitsuru Yamaura; Ryotaro Kondo; Junichi Inagaki
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-05-20
Filing date: 1980-05-20
Publication date: 1987-09-08
Also published as: JPS56162921A; DE3172478D1; EP0040471A1; EP0040471B1; US4420805A

Description

【発明の詳細な説明】 (a) 技術分野の説明本発明はデイジタルコンピユータを用いて電力
系統を保護する保護継電装置に関する。

(b) 従来技術の説明近年のデイジタル技術の進歩に伴い、ミニコン
ピユータやマイクロコンピユータ等のデイジタル
コンピユータを保護継電装置に適用する試みが国
内外で進められている。このようなデイジタルコ
ンピユータを用いた保護継電装置、いわゆる、デ
イジタル保護継電装置は、従来、電力系統の電気
量をデイジタル値に変換してそのデイジタル値を
デイジタル演算処理することによりリレー判定を
行なつていた。第１図に、従来のデイジタル保護
継電装置の回路例を示す。第１図において、電力
系統の複数情報ｖ，ｉは、主に基本成成分を取り
出すためのフイルター回路１に入力される。この
フイルター回路１の出力は全入力を同時サンプリ
ングするためにサンプルホールド回路２に入力さ
れ、このサンプルホールド回路２の出力はマルチ
プレクサ回路３に入力されて、順次、シリアルに
アナログ／デイジタル変換回路４に出力されアナ
ログ／デイジタル変換される。アナログ／デイジ
タル変換されたリレー入力はダイレクトメモリア
クセス制御回路５により、演算処理装置６に送ら
れる。この演算処理装置６は前記ダイレクトメモ
リアクセス制御回路５から送りこまれるデイジタ
ル値の電圧、電流情報を用いて予め定められたプ
ログラムで保護演算処理を行ない、判定結果を出
力する。第１図に示した構成によるデイジタル保
護継電装置は、多要素のリレー判定を１台のデイ
ジタル保護継電装置で行なうことができ、例え
ば、数十要素からなる送電線の距離保護継電装置
を構成することができる。更に、保護方式の変更
はプログラムの変更により対処できるのでハード
の標準化を計ることができる利点がある。

一方、電力系統を保護する保護継電装置におい
ては、誤動作による電力系統への影響が極めて大
きく、重大な事態を招くため、各保護継電装置に
はフエイルセーフ用の保護継電装置（以下、フエ
イルセーフリレーと称す）が用いられている。こ
のフエイルセーフリレーとしては、上述の距離保
護継電装置の例をとれば、過電流継電器、過電圧
継電器、不足電圧継電器等が用いられる。このよ
うにフエイルセーフリレーは単一量を入力してリ
レー判定を行なうものが主で、リレー判定は単純
な処理でよいことになる。従つて、デイジタルコ
ンピユータを用いて、フエイルセーフリレーのよ
うな単一量を入力し判定するリレーを構成する場
合、第１図に示した従来の回路構成では必要以上
の処理能力をもつので回路規模も大きくなり無駄
が多くなる。

又回路規模が大きいことは単に価格が高いこと
だけでなく消費電力が多いことを意味し、必然的
に発生熱量が多くなり、IC等から構成されるコ
ンピユータにとつて好ましくない。更に使用部品
が多いということは信頼性の面からも好ましくな
い。

以上述べたように、従来の技術では、フエイル
セーフリレーのような単一量を入力し判定するよ
うなリレーに対して、デイジタルコンピユータを
用いて処理内容に見合つた装置を構成することが
むずかしかつた。

(c) 発明の目的本発明は、以上の点に鑑みなされたもので、従
来に比べ部品数の少ないデイジタルコンピユータ
を用いることによりリレー判定を単一入力量に対
してのみ行うようにすると共に装置の小形化を計
つた保護継電装置を提供することを目的とする。

(d) 発明の構成第２図は本発明による保護継電装置の一実施例
を示す構成図である。第２図において、電力系統
の電圧又は電流の入力情報I₁〜Ｉ_Nは入力変成器
７_１〜７_Nに入力され、電圧値情報v₁〜ｖ_Nに変換
される。この入力変成器７_１〜７_Nの出力v₁〜ｖ_N
は、選択回路（マルチプレクサ）８に入力され
る。これら入力信号は演算部９から出力される選
択信号S₁により唯一つが選択され、選択回路８か
らS₂として出力される。比較回路１１は前記選択
回路８の出力S₂と基準量出力回路１０の出力S₃と
を入力して前記２入力の大きさを比較し、その比
較結果を判定信号S₄として出力する。この判定信
号S₄はS₂＞S₃のとき１であり、S₂＜S₃のとき０で
あるデイジタル信号となる。前記演算部９は前記
判定信号S₄を読み込み、演算処理を行ないリレー
判定結果を出力する。なお、前記演算部９は通
常、マイクロコンピユータなどのデイジタル演算
装置で構成される。

上記の基準量出力回路１０の一実施例を第３図
に示す。第３図において、第１の抵抗Ｒ１の一端
は電源Vccに接続され、他の一端は第２の抵抗Ｒ
２〜第Ｍの抵抗RMの一端に接続されるとともに
比較回路１１に接続される。第２の抵抗Ｒ２〜第
Ｍの抵抗RMの他の一端T₂〜Ｔ_Mのうち、選択さ
れた１つの端子がOVに接続された端子Ｔ_Uに接続
される。従つて、前記比較回路１１に出力される
出力S₃は、電源Vcc−OV間の電圧を、前記第１
の抵抗Ｒ１と前記第２の抵抗Ｒ２〜第Ｍの抵抗
RMのうちの１つとにより分圧した電圧値とな
る。故に前記第２の抵抗Ｒ２〜第Ｍの抵抗RM及
び第１の抵抗Ｒ１の抵抗値の設定により、Ｍ個の
基準電圧を整定することができる。なお、基準量
出力回路１０の構成は以上説明した第３図に限る
ものではなく、基準電圧を設定できる他の方法を
用いてもよい。

(e) 発明の作用以上述べた第２図の実施例の作用を以上に述べ
る。第２図において、複数のリレー入力I₁〜Ｉ_N
から１つの入力が選択回路８により選択され、比
較回路１１に入力される。この比較回路１１の入
力S₂はリレー入力が電圧値情報に変換されたもの
であり、基準量出力回路１０から出力される電圧
値の基準量S₃と比較される。この比較結果は、デ
イジタル符号の判定信号S₄として出力され、演算
部９に入力される。一方、比較回路１１が複数の
リレー入力I₁〜Ｉ_Nの判定を行なうため各リレー
入力I₁〜Ｉ_Nについての判定結果は、時間間隔を
おいて上述の判定信号S₄として演算部９に入力す
ることになる。演算部９は、第２図の構成で説明
したように、選択回路８への選択信号S₁の出力と
比較回路１１から出力される判定信号S₄の読み込
み及びリレー出力の出力を行なうが、その演算処
理のフローチヤートを第４図Ａに示す。

第４図Ａは、複数のリレー入力I₁〜Ｉ_Nのうち
の１入力についての演算部９の演算処理の一例を
示すフローチヤートである。第４図Ａにおいて、
演算部９は、先ず、複数のリレー入力I₁〜Ｉ_Nか
ら１入力を選択する選択信号S₁を出力する。この
選択信号S₁の出力により、判定しようとするリレ
ー入力S₂が比較回路１１に入力され、基準量出力
回路１０の出力S₃と比較される。この比較結果
が、判定信号S₄として出力される。故に、演算部
９は、次に、判定信号S₄の読み込みを行なう。こ
の判定信号S₄がリレー入力＜基準量を示す場合に
は、演算部９は他のリレー入力の判定のため演算
処理のフローチヤートの始めにもどる。一方、判
定信号S₄がリレー入力≧基準量を示す場合には、
次のリレー判定の処理を行なう。このリレー判定
では、上記判定信号S₄のカウント演算を行なう。
このカウント演算はノイズ等による誤動作を防止
するためであり、一定回数以上、判定信号S₄が連
続してｎ回（ｎ：任意に設定した整数）リレー入
力≧基準量を示した場合リレー出力を出力するた
めのものである。従つて、上述のカウント演算の
値が一定回数未満のときはリレー判定結果を出力
しない。

次に、第４図Ｂを用いて、リレー入力に対する
第２図で示した装置応動の説明を行なう。第４図
Ｂは、リレー入力I₁の場合で示す。

第４図Ｂにおいて、リレー入力I₁は時刻ｔ_fま
では定常状態であるが、時刻ｔ_fにおいて、系統
事故が発生し、リレー入力I₁が大きくなつてい
る。時刻t₀〜t₂₃は演算部９による判定時刻を示
す。時刻ｔ_fまでは、リレー入力I₁が定常状態に
あるため、比較回路１１におけるリレー入力I₁と
基準量出力回路１０の出力S₃との比較結果は、出
力S₃の方が大きいため、判定信号S₄は“０”であ
り、リレー出力も“０”である。時刻ｔ_fで系統
事故が発生し、リレー入力I₁は大きくなるが、時
刻t₁₆における判定までは、基準量である出力S₃
より小さいため、判定信号S₄とリレー出力は定常
状態に同じである。そして、時刻t₁₇における判
定処理においては、リレー入力I₁が基準量である
出力S₃よりも大きくなるので判定信号S₄は時刻
t₁₇で“１”となる。なお、この判定信号S₁₄の
“１”の状態は、リレー入力I₁についての判定処
理の間t₁₇〜t₁₇′のみ保持され、t₁₇′以後は他のリ
レー入力についての比較結果が出力される。本図
では、他のリレー入力は定常状態にある場合を示
す。一方、演算部９では、この判定信号S₄を入力
し、リレー判定を行なうが、複数回連続して判定
信号S₄が“１”のときリレー判定結果を出力す
る。第４図Ｂではこの回数を２回としている。そ
のため、時刻t₁₇ではリレー出力は“０”のまま
である。そして、時刻t₁₈において、再度判定信
号S₄が“１”であることから、演算部９はリレー
判定結果を出力する。このリレー出力は時刻t₂₂
まで続く。時刻t₂₂になるとリレい入力I₁が基準量
である出力S₃により小さくなることでリレー出力
は復帰する。

第４図Ａのフローチヤートからわかるように１
入力の演算処理は極めて少ないので、処理時間は
短時間である。通常、マイクロコンピユータでの
演算処理時間は、第４図Ａの各処理に対して、数
μｓ〜数＋μｓである。今、10μsecの演算処理
時間で、カウント値が“２”の場合を考えると、
リレー動作時、リレー出力までの要する時間は11
回の処理なので110μsecとなる。なお通常の選択
回路及び比較回路の動作時間は、マイクロコンピ
ユータの演算処理時間に較べはるかに小さい。

故に、複数の入力処理を実行しても、処理時間
である。例えば、上記の例で３入力処理を考える
と330μsecとなる。この時間は、リレー入力の半
サイクルの時間（50Hz系統では10ms）に較べ短
時間である。従つて、上記複数の入力処理を繰り
返し実行すれば、各入力判定が短時間で繰り返さ
れるので、入力量の大きさ判定が小さな誤差で実
行可能である。

なお、演算部９の演算処理は第４図Ａに示した
フローチヤートの方法に限るものではなく、他の
演算処理の方法であつてもよいことは明らかであ
る。

以上、述べたように第２図の構成における演算
部９の演算処理は、第１図に示した従来の演算処
理装置６での処理に較べて極めて少なくて済むの
で、従来の演算処理装置６より低速処理のでイジ
タル演算処理装置を使用することができる。故
に、本発明における演算部９としては、例えば、
ワンチツプ内にデイジタル演算処理の全機能をも
つワンチツプマイクロコンピユータと言われるも
のを使用することができる。

以上説明したように、本発明によれば、デイジ
タルコンピユータを用いることにより、多要素の
リレー判定を１つの判定回路で行なうことがで
き、又、回路の標準化を計ることができ、更に装
置の小型な保護継電装置を提供することができ
る。

(f) 他の実施例本発明による回路構成は第２図に限るものでな
く、以下に述べる種々の構成をとることができ
る。なお、以下の説明において、第２図の構成要
素の記号と同一のものは同一構成要素を示し、そ
の説明は省略する。

第５図は本発明における他の実施例のブロツク
図である。第５図において、入力変成器７_１〜７
_Nの各出力は全波整流回路３０_１〜３０_Nを通して
選択回路８に入力される。他の構成は第２図に同
じである。第５図の構成によれば、基準量と比較
するために比較回路１１に入力するリレー入力の
電圧値情報である前記選択回路８の出力S₂が全波
整流されたものになる。従つて、第２図の構成に
おいては、基準量出力回路１０の出力S₃の極性と
同じ極性の入力S₂が判定回路１１に入力する間、
即ち、入力S₂の半数しか判定できないが、第５図
の構成によれば入力の両波に対して判定できるの
でリレーの動作時間を速めることができる。

第６図は本発明における更に他の実施例であ
り、第２図において、基準量出力回路１０の構成
を変えたものであり、他の構成は同じである。第
５図において、第１の整定部１０１の出力Ｓ１０
１と第２の整定部１０２の出力Ｓ１０２とは切換
回路１０３に入力し、演算部９が前記切換回路１
０３に出力する切換信号Ｓ１０３により選択され
た信号が比較回路１１に出力Ｓ３として出力され
る。以上の回路構成が第２図における基準量出力
回路１０を成す。なお、第１の整定部１０１及び
第２の整定部１０２は、第３図に示した回路構成
を用いることができるが、この構成に限るもので
はない。以上述べた第６図の構成によれば、第１
の整定部１０１と第２の整定部１０２で２種類の
整定ができるので２種類のリレーを構成すること
ができる。演算部９の演算処理は、第４図のフロ
ーチヤートに示した演算処理の始めに前記切換信
号Ｓ１０３の出力処理を追加したものでよい。な
お、第６図の構成例では２つの整定部を設けたが
３つ以上設ける事も全く同様に可能であることは
明らかである。

第７図は本発明における他の実施例である。第
７図において、反転回路１０４は第１の整定部１
０１の出力Ｓ１０１を入力し、その極性を反転し
て出力する回路であり、その出力Ｓ１０４は切換
回路Ｓ１０３に入力する。前記切換回路１０３
は、第６図と同じく、演算部９が出力する切換信
号Ｓ１０３により複数の入力のうちから１つの入
力を選択して出力する。以上の構成要素におい
て、前記反転回路１０４以外は第６図において同
一記号で示したものに同じである。第７図の構成
によれば、比較回路１１の基準量として、正及び
負の両極性の値を用いることができるので、第５
図の実施例と同じくリレーの動作時間を速めるこ
とができる。本構成における演算部９の演算処理
の一例を第８図のフローチヤートに示す。

第８図において、演算部９は、先ず、選択信号
S₁を出力して複数のリレー入力から１つを選択
し、比較回路１１に入力する。次に、第１の整定
部１０１の出力Ｓ１０１を比較回路１１に入力す
るため切換信号Ｓ１０３を出力する。このあとの
演算処理である判定信号S₄の読み込み及び判定信
号S₄の判定は第４図Ａに同じである。又、判定信
号S₄の判定結果、リレー入力≧基準量の場合の演
算処理は第４図Ａに同じである。しかし、リレー
入力＜基準量の場合は、次に、切換信号Ｓ１０３
の出力を行なう。この処理は、比較回路１１に入
力する基準量の極性を反転するためであり、反転
回路１０４の出力Ｓ１０４を比較回路１１に出力
する。そして、再度、判定信号S₄の読み込み及び
判定信号S₄の判定を行なう。その結果リレー入力
＜基準量のときは、他の入力の判定処理に移り、
リレー入力≧基準量のときは以後第４図Ａと同じ
処理を行なう。

以上のように、第７図の構成によれば、正及び
負の両極性の値を基準量として用いることがで
き、リレーの動作時間を速めることができる。

第９図は本発明における他の実施例を示す。第
９図において、基準量を比較回路１１に出力する
回路はデイジタル／アナログ変換を行なうデイジ
タル／アナログ変換回路１０５である。前記デイ
ジタル／アナログ変換回路１０５は演算部９が出
力するデイジタル符号の基準量S₆を入力しアナロ
グ量に変換した出力S₃を出力する。前記演算部９
は整定部１２に選定されたデイジタル符号の整定
値Ｓ１２を読み込み、前記デイジタル符号の基準
量S₆を出力するのに必要な変換をし、前記デイジ
タル符号の基準量S₆を出力する。更に、前記演算
部９は上述のデイジタル符号の基準量S₆の極性を
変えたデイジタル値を演算し、前記デイジタル符
号の基準量S₆として出力する。以上述べた第９図
の構成における演算部９の演算処理については、
第８図のフローチヤートと同様の処理を行なう。
しかし、第８図において、切換信号Ｓ１０３を出
力する処理がデイジタル符号の基準量S₆を出力す
る処理に変る点及び整定部１２の整定値を読み込
み、デイジタル符号の基準量S₆を出力するのに必
要な変換のための演算が付加される点が異なる。
なお、整定部１２はデイジスイツチ等で構成する
ことができる。又、演算部９が整定値Ｓ１２を読
み込み、デイジタル符号の変換値S₆を出力するた
めに、共通のデータバスを用いてもよい。

以上説明した第９図の構成によれば、演算部９
が整定値を知ることができるので整定値のチエツ
クが可能である。また、回路点検用に、任意の基
準量を比較回路１１に入力することができ、回路
点検を容易に行なうことができる。更に、正及び
負の基準量を比較回路１１に入力することができ
るので、第７図の構成と同様、リレーの動作時間
を速くすることができる。

第１０図は第９図の構成における整定部１２を
２つにした本発明による他の実施例を示す。第１
０図において、第１の整定部１２１は演算部９が
出力する第１のリード信号Ｓ５１を入力すること
により第１の整定値Ｓ１２１を出力する。第２の
整定部１２２は、同様に、第２のリード信号Ｓ５
２を入力することにより第２の整定値Ｓ１２２を
出力する、他の構成は第９図に同じである。以上
述べた第１０図の構成によれば、第６図の構成と
同じく、２種類のリレーを同一ハードで処理する
ことができ、より装置を小型にすることができ
る。

第１１図は、第９図においては、演算部９が整
定部１２の整定値Ｓ１２を直接読み出していた構
成を、変換回路を介して演算部９が整定された値
を読み出す構成にしたものである。第１１図にお
いて、変換回路２１は整定部１２から出力される
整定値Ｓ１２を入力し、所定の変換をした出力Ｓ
２１を演算部９に出力する。この変換は、第９図
の構成において演算部９が整定値Ｓ２１を読み込
み、デイジタル符号の基準量S₆を出力するために
行なつた変換に同じである。他の構成は第９図に
同じである。以上述べた第１１図の構成によれ
ば、演算部９の処理において、整定値Ｓ１２をデ
イジタル符号の基準量６に変換する処理が不要と
なり、極性を反転する演算処理のみでよい。従つ
て、第１１図に示した構成における演算部９は、
第９図に示した構成における演算部９より処理能
力の低いデイジタルコンピユータを用いることが
できる。このことにより、装置の小型化が可能と
なる。なお、変換回路２１はリードオンリーメモ
リ（ROM）等で構成することができる。

第１２図は、第９図におけるデイジタル／アナ
ログ変換回路１０５のデイジタル入力のビツト長
が演算部９の出力ビツト長より長い場合の構成を
示す。第１２図において、第１のラツチ回路２２
はデイジタル／アナログ変換回路１０５のデイジ
タル入力の下位ビツトＳ２２を出力し第２のラツ
チ回路２３は上位ビツトＳ２３を出力する。演算
部９は、整定値Ｓ１２を変換して得た出力ビツト
長以上の変換値の下位ビツトＳ６１を出力すると
ともに第１のライト信号Ｓ２４を出力する。前記
第１のラツチ回路２２は前記第１のライト信号Ｓ
２４を入力することにより前記変換値の下位ビツ
トＳ６１をラツチし出力する。同様に、演算部９
は変換値の上位ビツトＳ６２を出力するとともに
第２のライト信号Ｓ２５を出力し、前記第２のラ
ツチ回路２３は前記第２のライト信号Ｓ２５を入
力することにより前記変換値の上位ビツトＳ６２
をラツチし出力する。他の構成は第９図に同じで
ある。以上述べた第１２図の構成によれば、デイ
ジタル／アナログ変換回路１０５の出力S₃を演算
部９のビツト長以上に制御することができるの
で、第２図の構成に較べ、範囲の広い制御及びき
め細かい制御が可能である。

第１３図は、第９図の構成における演算部９の
整定値Ｓ１２の変換のための処理を一切必要とし
ない構成を示す。第１３図において、整定部１２
は第１の変換回路２４と第２の変換回路２５に整
定値Ｓ１２を出力する。前記第１の変換回路２４
は、前記整定値Ｓ１２を入力し、第１１図におけ
る変換回路２１と同一の変換を行ない、演算部９
からの第１の許可信号Ｓ２６を入力することによ
り、前記演算部９とデイジタル／アナログ変換回
路１０５に変換値を出力する。前記第２の変換回
路２５は前記整定値S₅を入力し、前記第１の変換
回路２４から出力される値の２の補数表現値を出
力するような変換を行ない、演算部９からの第２
の許可信号Ｓ２７を入力することにより、前記演
算部９と前記デイジタル／アナログ変換回路１０
に変換値を出力する。他の構成は第９図に同じで
ある。

以上述べた第１３図の構成において、演算部９
は点検時に前記第１の変換回路２４の出力と前記
第２の変換回路２５の出力を読み込み整定値のチ
エツクをするだけである。リレー入力の判定をす
るには、単に前記第１の変換回路２４及び前記第
２の変換回路２５の出力を許可する第１の許可信
号Ｓ２６及び第２の許可信号Ｓ２７を出力すれば
よく、整定値Ｓ１２の変換のための演算処理は不
要となる。従つて、演算部９は、処理能力の低い
デイジタルコンピユータを用いることができる。

第１４図は、第１３図の構成と同じく、演算部
９における整定値Ｓ１２の変換のため演算処理を
必要としない構成を示す。第１４図において、変
換回路２１は、第１１図における変換回路２１と
全く同じで、整定部１２から出力される整定値Ｓ
１２を入力して、所定の変換したデイジタル符号
の変換値Ｓ１２を出力する。この出力Ｓ２１は演
算部９から出力される許可信号Ｓ２７が変換回路
２１に入力されることにより、前記演算部９及び
デイジタル／アナログ変換回路１０５に入力され
る。又、入力変成器I₁〜Ｉ_Nの出力には、第５図
の構成における全波整流回路３０_１〜３０_Nと同
じものが接続されている。他の構成は第９図に同
じである。以上述べた第１４図の構成において、
比較回路１１に入力される選択回路８の出力S₂
は、第５図の構成で説明したように、全波整流さ
れている。従つて、リレー入力の大きさを判定す
るためのデイジタル／アナログ変換回路１０５の
出力は、一方の極性だけでよいので、前記演算部
９の演算処理としては、前記変換回路２１の出力
を許可する前記許可信号Ｓ２７を出力することの
み行なう。

以上述べた第１４図の構成によれば、演算部９
は、第１３図の構成と同じく、演算処理が少ない
ので、処理能力の低いデイジタルコンピユータを
用いることができ、更に、デイジタル／アナログ
変換回路１０５に入力される変換値Ｓ２１を読み
とりチエツクすることができるとともに、任意の
変換値Ｓ２１を演算部９から出力して回路の点検
を行なうことができる。

なお、第１１図〜第１４図の実施例では、１つ
の整定部を設ける場合を示しているが、複数の整
定部を設けることも同様に可能であり、その場
合、複数のリレー要素の判定が可能となり、装置
を小型にすることができる。

以上述べた本発明の構成において、通常用いら
れている主に基本波成分を取り出すフイルター回
路を設けることも、もちろん可能である。その場
合、入力変成器と選択回路の間に設ければよい。
又、入力の変化分をとり出す帯域除去フイルター
を上記フイルター回路のかわりに用いて事故検出
を行なう保護継電装置を構成できることも明らか
である。

更に、入力変成器と選択回路の間に設ける回路
として、第１５図に示す回路を用いることもでき
る。第１５図において、リレー入力Ｉは入力変成
器７により電圧値情報Ｓ５０に変換され、帯域通
過フイルター１３と差回路１４に入力される。前
記帯域通過フイルター１３は主に基本波成分を取
り出すフイルター回路であり、その出力Ｓ５１は
前記差回路１４と選択回路８に入力される。前記
差回路１４は前記電圧値情報Ｓ５０と前記帯域通
過フイルター出力Ｓ５１を入力し、その差分のう
ちの主に基本波成分を取り出し前記選択回路８に
出力する。以上述べた構成において、前記帯域通
過フイルター出力Ｓ５１の大きさをリレー判定に
用いれば、リレー入力の大きさの判定をリレー入
力の基本波成分について行なうことができる。ま
た、前記差回路１４出力の大きさを判定すること
によりリレー入力の変化分を検出できる。従つ
て、系統事故時のリレー入力の変化を検出でき
る。以上の２つの判定の組み合わせにより、通常
事故検出に用いられる変化幅過電流継電器や変化
幅不足電圧継電器等を構成できる。なお、差回路
１４及び帯域通過フイルター１３は演算増幅等で
構成される。

第１５図の説明では、１つのリレー入力の場合
で示しているが、複数のリレー入力に同様な回路
を用いることも明らかに可能である。

また、以上の説明における比較回路は電圧比較
を例にとつているが、電流比較を行なつてもよい
ことは明らかである。

(g) 総合的な効果以上説明したように本発明によれば、デイジタ
ルコンピユータを用いることにより、多要素のリ
レー判定を１つの判定回路で行なうことができ、
又、回路の標準化を計ることができるとともに、
演算処理が少なくても済むので処理能力の低いデ
イジタルコンピユータを用いることができ装置を
小型にできる保護継電装置を提供することができ
る。

【図面の簡単な説明】

第１図は従来のデイジタルコンピユータを用い
た保護継電装置の構成図、第２図は本発明による
保護継電装置の一実施例を示す図、第３図は、第
２図における基準量出力回路の一実施例を示す
図、第４図Ａは第２図における演算部の応動を説
明するためのフローチヤート、第４図Ｂは入力に
対するリレーの応動を示す図、第５図ないし第７
図は本発明による他の実施例を示す図、第８図は
第７図における演算部の応動を説明するためのフ
ローチヤート、第９図ないし第１５図は本発明に
よる他の実施例を示す図である。８……選択回路、９……演算部、１０……基準
量出力回路、１１……比較回路、１２……整定
部、１０５……デイジタル／アナログ変換回路。

Claims

【特許請求の範囲】１複数の入力から１つの入力を選択して出力す
る選択回路と、この選択回路出力と基準量とを入
力してその大きさを比較し、その比較結果を出力
する比較回路と、前記基準量を出力する基準量出
力回路と、前記選択回路に入力を選択するための
選択信号を出力するとともに前記比較回路の出力
を入力して演算処理を行ないリレー判定結果を出
力するデイジタル演算処理部とを備えたことを特
徴とする保護継電装置。２特許請求の範囲第１項記載の保護継電装置に
おいて、デイジタル演算処理部が出力する切換信
号により、複数の基準量から１つを選択して基準
量として出力する基準量出力回路を備えたことを
特徴とする保護継電装置。３特許請求の範囲第１項あるいは第２項記載の
保護装置において、基準量出力回路としてデイジ
タル符号の入力をアナログ量に変換して出力する
デイジタル／アナログ変換回路を用いたことを特
徴とする保護継電装置。４特許請求の範囲第１項乃至第３項記載の保護
継電装置において、基準量を決定するための整定
部を備えたことを特徴とする保護継電装置。