JP3729224B2

JP3729224B2 - 電力系統のディジタル保護・制御装置

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Publication number: JP3729224B2
Application number: JP21295397A
Authority: JP
Inventors: 三安城戸; 富雄千葉; 真治斉藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-08-07
Filing date: 1997-08-07
Publication date: 2005-12-21
Anticipated expiration: 2017-08-07
Also published as: JPH1169598A

Description

【０００１】
【発明の属する技術分野】
本発明は電力系統等の保護・制御、特に、保護・制御演算に悪影響を及ぼすことなく、アナログ入力部のメモリの不良検出を行うための電力系統のディジタル保護・制御装置に関するものである。
【０００２】
【従来の技術】
電力系統で用いられる従来のディジタル保護・制御装置として、例えば、「電気協同研究」第５０巻、第１号に記載されているディジタル保護リレー（第二世代ディジタルリレー）がある。このディジタル保護リレーは、アナログ入力部、ディジタル演算処理部、整定部、出力部の各々を備えて構成されている。その入力部には、折返し誤差防止用のアナログフィルタ、サンプルホールド回路、マルチプレクサ、Ａ／Ｄ変換器及びバッファを備えたディジタル信号処理装置が設けられている。
この様なディジタル保護・制御装置においては、メモリ（ＲＡＭ）のチェック方法として、マイクロプロセッサ（ＣＰＵ）がデータメモリ領域に、所定データを書き込み、この書き込みデータを読み出してデータが一致していることをチェックするリード／ライトチェックが採用されている。
【０００３】
また、上記以外のチェック方式として、メモリデータに冗長ビットを付加し、ＣＰＵのデータ読み出し時、メモリデータと冗長ビットが所定の形になっていることをチェックするパリティチェック（parity check）方式がある。
さらに、従来より、メモリのチェックを含んだ常時監視（平衡度監視、零相電流監視、高調波重畳監視、Ａ／Ｄ精度チェックなど）も行われている。
【０００４】
【発明が解決しようとする課題】
しかし、上記した従来のディジタル保護・制御装置によると、ＣＰＵとメモリ間の通常のアクセスであれば、十分にメモリのチェックが可能であるが、例えば、Ａ／Ｄ変換データを周期的に格納するバッファメモリとＣＰＵ間では、以下の様な課題が残されている。
（ａ）Ａ／Ｄ変換器の変換データを書き込むタイミングが短周期のため、ＣＰＵ側で十分にタイミングを調整してメモリチェックする必要があり、ＣＰＵの演算タイミングに制約が生じる。
（ｂ）メモリチェックを行うために、ＣＰＵは所定データの書き込み作業、読み出し作業及びチェック作業が必要であり、本来の処理以外に処理時間を割く必要がある。
（ｃ）パリティチェック方式は冗長ビットが必要であり、その為、パリティビットを生成する高速回路、及びパリティをチェックする回路が必要であり、回路規模が大きくなる。また、動作速度はパリティ生成回路とチェック回路に制約される。
（ｄ）メモリチェックを含んだ常時監視（平衡度監視など）は、重み付けの低いビットの異常は検出し難く、十分なチェックが行えない。
以上のような理由から、Ａ／Ｄ変換データを格納するバッファメモリのメモリチェックは十分とは言い難いものであった。
【０００５】
本発明は、上記従来技術の実情に鑑みてなされたもので、高速回路を付加することなく、簡単な構成によって確実にバッファメモリ異常を検出することのできる電力系統のディジタル保護・制御装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】
本発明は、電力系統の複数の計測アナログ信号をフィルタリングする複数のフィルタ手段と、該フィルタ手段の出力信号を多重化する多重化手段と、該多重化手段の出力をサンプリングし、これをディジタル信号に変換するＡ／Ｄ変換手段と、所定のテストパターンデータを生成するテストデータ送出手段と、該テストデータ送出手段の出力と前記Ａ／Ｄ変換手段の出力とをサンプリング周期毎に交互に格納するバッファ手段と、該バッファ手段から読み出した前記テストデータを検定して前記バッファ手段の異常の有無をチェックする第１の処理手段と、バッファ正常判定によりバッファ出力のディジタルフィルタ演算処理を行う第２の処理手段と、第２の処理手段の出力から系統を監視し、保護・制御を行う第３の処理手段と、を有することを特徴とする電力系統のディジタル保護・制御装置を開示する。
【０００７】
更に本発明は、前記テストパターンデータは、全ビットが０と全ビットが１のデータとからなり、夫々のデータは交互に前記バッファ手段に格納されることを特徴とする電力系統のディジタル保護・制御装置を開示する。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を基に説明する。
実施の形態１
図１は本発明による電力系統のディジタル保護・制御装置の一実施の形態を示すブロック図である。また、図２は図１のディジタル保護・制御装置の動作を示すタイミングチャートであり、図３はメモリ内容を示す説明図である。
図１において、１０１〜１０２は電力系統からの入力信号１００ａを取り込み、サンプリングによる折り返し誤差を防止するためのアナログフィルタ手段としての複数のアナログ入力ローパスフィルタ（ＬＰＦ）である。１０３は複数のアナログ入力ローパスフィルタ１０１，１０２の出力信号を切替信号１００ｂに基づいて切り替え、１本の信号に多重化する多重化手段としてのマルチプレクサ（ＭＰＸ）である。１０４はサンプル／ホールド（Ｓ／Ｈ）回路を内蔵したＡ／Ｄ変換手段としてのアナログ／ディジタル変換器（Ａ／Ｄ）であり、Ａ／Ｄ変換指令信号１００ｃに基づいてアナログ入力信号をディジタル信号に変換する。１０５は既知データ（テストデータ）“０”を取り込むディジタル入力回路であり、１０６は既知データ“１”を取り込むディジタル入力回路である。ディジタル入力回路１０５，１０６は、夫々Ａ／Ｄ変換器１０４と同一のビット数を有するように構成されている。すなわち、Ａ／Ｄ変換器１０４が１６ビットであれば、ディジタル入力回路１０５，１０６も１６ビットの構成とする。
Ａ／Ｄ変換器１０４及びディジタル入力回路１０５，１０６は、バス１１２を介してバッファメモリ１０７に接続されている。この接続は信号（セレクト信号１００ｄ，１００ｅ，１００ｆによって制御される。バッファメモリ１０７は）Ａ／Ｄ変換器１０４、ディジタル入力回路１０５，１０６からのデータを格納するバッファ手段であり、入出力ポートを２つ備えたデュアルポートメモリ（ＤＰＭ）が用いられる。このバッファメモリ１０７が、本発明の監視対象のデバイスとなっている。このバッファメモリ１０７は書き込み信号１００ｇにより、内部のメモリセルに入力したデータを格納するものである。１０８はマイクロプロセッサ（ＣＰＵ）であり、プログラムメモリ（ＲＯＭ）１０９に従って動作する。このＣＰＵ１０８とＲＯＭ１０９により処理手段が形成される。なお、動作のタイミングは、電源リセットなどのリセット状態から動く第１の動作モードと、外部割り込み信号１００ｈを受けて動く第２の動作モードがある。外部割り込み信号１００ｈは、一定の周期毎にＣＰＵ１０８に印加される。
１１０は、保護・制御演算するための入力データを引き渡すためのインターフェース回路（バッファＩ／Ｆ）である。１１１は、タイミング制御信号１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ，１００ｇ，１００ｈの各々を生成するタイミング制御信号生成回路である。１１２及び１１３はバスである。
【０００９】
次に、図２を基に、図１に示したディジタル保護・制御装置の動作について説明する。
ここでは、以下の（ｉ）〜(iii) に示す仕様を前提にして説明する。
（ｉ）入力チャンネルは「ｃｈ１」〜「ｃｈ１６」の全１６ｃｈとする。
（ii）Ａ／Ｄ変換器１０４は１６ビットとする。
(iii) Ａ／Ｄ変換器１０４におけるサンプリング周波数は基本的には３．７５°（データの内挿を含む）とし、電力系統から信号を取り込むサンプリング周波数は７．５°とする。
図２において、まず、（１）及び（２）に示すように、「ｃｈ１」〜「ｃｈ１６」まで、順次、Ｓ／ＨとＡ／Ｄ変換の指令信号１００ｃとメモリ書き込み指令信号１００ｇによって入力データをＡ／Ｄ変換し、これをバッファメモリ１０７に書き込む。図２の（３）〜（５）に示す制御信号１００ｄ〜１００ｆの“Ｌレベル”の期間において、期間Ａ〜期間Ｄの４つのパターンに分割する。夫々のパターンは、重複することのないように制御する。ここでは、図３のメモリ内容に示す通り、メモリアドレス“＄００００”〜“＆ＦＦＦＦ”に対し、次の順序によってデータを格納する。
【００１０】
（１) 期間Ａでは、アナログ入力「１ｃｈ」〜「１６ｃｈ」のＡ／Ｄ変換データを順次書き込む。「１ｃｈ」〜「１６ｃｈ」のデータを書き込むまでに電気角３．７５°の時間を要する。
（２) 期間Ｂでは、既知データ“＄００００”を書き込む。
（３）期間Ｃでは、期間Ａと同様にアナログ入力１ｃｈ〜１６ｃｈのＡ／Ｄ変換データを順次書き込む。
（４）期間Ｄでは、既知データ“＄ＦＦＦＦ”を書き込む。
以下、この４つのパターン（期間Ａ〜期間Ｄ）を繰返すようにする。
【００１１】
次に、（６）に示すＣＰＵ割込信号により、３．７５°毎にＣＰＵ１０８に対し、割り込み信号を発行する。割り込み信号が発行されると、ＣＰＵ１０８は、基本的にはデータ入力、ディジタルフィルタ演算、データ出力の各処理を実行する。さらに、期間Ｂ及び期間Ｄの時刻に書き込んだ既知データ“＄ＦＦＦＦ”、“＄００００”に対するデータ検定処理を期間Ｃ及び期間Ａで実行する。データ検定（データチェック）処理の詳細は図４に示すフローチャートに従って説明する。
まず、データを入力し（ステップ４０１）、現在の割り込みタイミングがデータ検定１のタイミングか否かを判定する（ステップ４０２）。データ検定１のタイミングである場合、入力したデータが“＄００００”に一致するか否かを判定する（ステップ４０３）。“＄００００”に不一致の場合、「メモリ異常」を通報する（ステップ４０４）。また、ステップ４０２でデータ検定１のタイミングでないことが判定された場合、データ検定２のタイミングか否かを判定する（ステップ４０５）。データ検定２のタイミングである旨の判定がなされた場合、入力データが“＄ＦＦＦＦ”に一致するか否かを判定する（ステップ４０６）。“＄ＦＦＦＦ”との不一致が判定された場合、「メモリ異常」を通報する（ステップ４０７）。この通報により、管理者等は適切な処置を迅速にとることができる。
次に、データ検定結果が異常でない場合（ステップ４０３）、データ検定タイミングでない場合（ステップ４０５）又はステップ４０６で入力データと“＄ＦＦＦＦ”の一致が判定された場合には、ディジタルフィルタ演算を実施し（ステップ４０８）、このディジタルフィルタ演算の結果を出力する（ステップ４０９）。ＣＰＵ１０８は、以上の処理を３．７５°毎に繰り返し実行する。
【００１２】
以上のチェック方法により、全ビット“１”（“＄ＦＦＦＦ”）のパターンと“０”（“＄００００”）のパターンがチェックできる結果、厳密な検出が可能になる。また、メモリ異常が瞬時に、チェックデータを取り込む毎（７．５°周期）に判定できるため、より高速なチェックが行える。しかも、間欠的なメモリ異常についてもメモリ異常を検出することができる。
また、チェックは実際に使用する領域のみのため、余分なチェック時間を要することがなく、高速に異常検出を行うことができる。
なお、以上の説明では、検定データは“＄００００”と“＄ＦＦＦＦ”を用いたが、実入力に対してデジタルフィルタ演算への影響が少ないパターン、例えば、“＄０００１”と、このビットを反転させたデータである“＄ＦＦＦＥ”の組み合わせ等も可能である。すなわち、前半のデータ（４分割の２番目）に対し、後半のデータ（４分割した４番目）は全ビット反転させ、且つ、その値が十分に小さいものであればよい。しかし、実際のデータの精度は、１４ビットが一般であるので、許容されるデータパターンは、“＄０００３”と“＄ＦＦＦＣ”、“＄０００２”と“＄ＦＦＦＥになる。
【００１３】
図５は図１のＣＰＵで実施するディジタルフィルタの構成を示すブロック図であり、図６はフィルタ係数導出式の一例（ローパスフィルタ）を示す説明図である。
図５において、５０１，５０２，５０３，５０４，５０５は乗算ブロック、５０６，５０７は遅延回路ブロック、５０８，５０９，５１０，５１１は加算回路である。乗算ブロック５０１は入力端に接続され、出力端との間に加算回路５０８，５１０の各々が直列接続されている。加算回路５０８と加算回路５１０の間には、加算回路５０９、乗算ブロック５０３，５０５、加算回路５１１の各々が直列接続されている。加算回路５０９と加算回路５１１の間に乗算ブロック５０２，５０４が直列接続され、加算回路５０８と加算回路５１０の中間点と乗算ブロック５０３，５０５の中間点との間には遅延回路ブロック５０６，５０７が直列接続されている。そして、遅延回路ブロック５０６，５０７の中間点と乗算ブロック５０２，５０４の中間点とが接続されている。入力Ｘn には、期間Ａ，ＣにおいてＡ／Ｄ変換器１０４の出力が印加される。
【００１４】
次に、ディジタルフィルタの伝達関数について説明する。ここでは、ディジタルフィルタの一種である２次バイクワッド形ＩＩＲフィルタを例示する（ＩＩＲフィルタ：Infinaite Inpulse Response Filter 、再帰形フィルタ）。
【数１】

上式において、Ａ₁，Ａ₂，Ｂ₁，Ｂ₂，Ｈ₀ は図６の係数導出式により求めることができる。この係数導出式において、ｆ₀ は遮断周波数（−３ｄＢの周波数）、Ｑは選択度（尖鋭度）、Ｔはサンプリング周期（１／ｆ₀ ）である。上式に示すＡ₁・Ｚ^-1の演算が遅延回路ブロック５０６と乗算ブロック５０４、Ａ₂・Ｚ^-2の演算が遅延回路ブロック５０７と乗算ブロック５０５、Ｂ₁・Ｚ^-1の演算が遅延回路ブロック５０６と乗算ブロック５０２、Ｂ₂・Ｚ^-1の演算が遅延回路ブロック５０７と乗算ブロック５０３で各々実行される。
【００１５】
図７の（ａ），（ｂ）は図５の構成のディジタルフィルタの特性例を示している。図７において、（ａ）は高調波除去用のローパス形のディジタルフィルタ（ＬＰＦ）の周波数特性例を示し、（ｂ）は高調波除去用のバンドパス形のディジタルフィルタ（ＢＰＦ）の周波数特性例を示している。図７の（ａ）において、１／２ｆ_S の点が３．７５°である。また、図７の（ｂ）において、第３高調波（ｆ_S ×３）を−１８ｄＢ減衰させた仕様が高調波除去用ＢＰＦの周波数特性の仕様になっている。ここで、着目すべき点は、ディジタルフィルタの周波数−ゲイン特性であり、入力信号を完全に除去する周波数である伝送零点をサンプリング周波数の１／２に設定していることである。このことは、内挿データ（「０データ」及び「−１データ」：負の最小値）を周期的に含んだ入力データをディジタルフィルタ処理する場合に特に有効となる。
【００１６】
この詳細について、図８を用いて説明する。図中、（ａ）は入力信号波形、（ｂ）は入力信号波形のパワースペクトル、（ｃ）は出力信号波形、（ｄ）は出力信号波形のパワースペクトルを示している。
図８の（ａ）はメモリチェック用のチェックデータ（「０データ」及び「−１データ」）をアナログフィルタを介した入力信号の間に取り込んだ時の入力信号波形を示し、７．５°で入力データをサンプリングし、その中間にチェックデータを内挿している。この波形を周波数分析し、パワースペクトルを見ると（ｂ）の様になり、基本波ｆ₁ 、若干の高調波ｆ_n 及び１／２ｆ_S の信号成分を含んでいることがわかる。特に、１／２ｆ_S の周波数成分が多く含んでいることがわかる。
この波形を入力波形として、上記したローパス形ディジタルフィルタ演算を施すと、図８の（ｃ）の如く、正弦波上に３．７５°毎にデータが内挿された形になる。位相の遅れは、ディジタルフィルタの周波数特性により生じる。
この波形を同様に周波数分析してパワースペクトルを見ると、図８（ｄ）に示すように、ディジタルフィルタの特性で、高調波成分ｆ_n が減衰し、さらに１／２ｆ_S に生じた成分が大幅に除去される。これは、ディジタルフィルタの伝送零点を１／２ｆ_S の周波数に存在するようにしたため、１／２ｆ_S に生じた成分が大幅に除去できた為である。すなわち、メモリチェック用に取り込んだチェックデータはディジタルフィルタを介すことにより、ディジタルフィルタ以降の保護・制御演算を行う保護・制御手段（図示せず）での保護・制御演算に悪影響を及ぼすことがない。
【００１７】
以上の様に、内挿データを含めた入力データのディジタルフィルタ演算処理に際し、サンプリング周波数の１／２に伝送零点を設けたことにより、内挿による影響を完全に除去できるとともに、所望の入力データ（高調波を除去したデータ）を得ることができる。サンプリング周波数の１／２に伝送零点を設けるフィルタとしては、低域通過形ディジタルフィルタ（ＬＰＦ）のほか、帯域通過形ディジタルフィルタ（ＢＰＦ）がある。これらフィルタの特性は、フィルタ係数の変更によって所望の特性を自由に得ることができる。
以上説明した本発明のメモリチェック方法を用いることにより、保護・制御演算に悪影響を及ぼすことなく、バッファメモリのチェックを厳密に実施でき、より高信頼性なシステムを構築することができる。
上記実施の形態においては、メモリチェック用のチェックデータをも含めてフィルタ演算処理するようにしたが、メモリチェック用の信号は省いて、実際に電力系統から入力した信号のみをフィルタ演算処理するようにしても実現できることは十分理解できることである。
【００１８】
実施の形態２
上記実施の形態においては、図８の（ａ）に示すように、１回の処理は、入力→“＄００００”→入力→“＄ＦＦＦＦ”の４分割の構成から成るものとした。また、その時のフィルタ特性は（ｂ）の如く、伝送零点周波数はｆ_S ／２であった。これに対し、第２の実施の形態においては、（ｃ）に示すように、１回の処理を８分割し、入力→“＄００００”→“＄ＦＦＦＦ”→“＄００００”→入力→“＄ＦＦＦＦ”→“＄００００”→“＄ＦＦＦＦ”にしている。この場合、伝送零点周波数は（ｄ）に示すように、ｆ_S ／４に設定される。このように、内挿する検定データ数を増加させ、フィルタの伝送零点周波数を変更することができる。
【００１９】
尚、電力系統の計測アナログ信号の例で述べたが、プラントやプロセスからのアナログ信号の監視・制御、計測系からのアナログ信号の監視・制御にも適用できる。また監視・制御以外の処理にも適用できる。これらの例では、当然にディジタルフィルタの出力側には本来の監視手段を持つ。
【００２０】
【発明の効果】
以上より明らかなように、本発明によれば、電力系統のディジタル保護・制御装置や一般のアナログ入力信号の監視装置等でのアナログ入力部のバッファメモリのチェックが高速かつ厳密に行え、且つ、保護・制御演算に悪影響を及ぼすことがなく、高信頼度なシステムを構築することができる。また、実際に使用する領域のみをチェックするため、余分なチェック時間がかかることがなく、高速に異常を検出することができる。更に、バッファメモリのチェックを厳密に実施できるため、高信頼性なシステムの構築が可能になる。また、テストデータを内挿してサンプリング周期を実際のアナログ入力信号の１／２の周期でデジタルフィルタ処理を行うことにより、時間軸上の分解能を実入力信号の取り込みの２倍に高めることが可能になる。
【図面の簡単な説明】
【図１】本発明のディジタル保護・制御装置の実施の形態を示すブロック図である。
【図２】図１の構成によるディジタル保護・制御装置の動作を示すタイミング波形図である。
【図３】図１のバッファメモリの格納状況を示す説明図である。
【図４】本発明のディジタル保護・制御装置の処理例を示すフローチャートである。
【図５】ディジタルフィルタの構成例を示すブロック図である。
【図６】図５の各部におけるフィルタ係数の導出式を示す説明図である。
【図７】ディジタルフィルタの周波数特性図である。
【図８】入出力信号波形図及びパワースペクトル波形図である。
【図９】本発明の第１の実施の形態と第２の実施の形態の各々の信号格納形式の説明図、及び周波数特性図である。
【符号の説明】
１０１，１０２アナログ入力ローパスフィルタ（ＬＰＦ）
１０３マルチプレクサ（ＭＰＸ）
１０４アナログ／ディジタル（Ａ／Ｄ）変換器
１０５，１０６ディジタル入力回路
１０７バッファメモリ
１０８マイクロプロセッサ（ＣＰＵ）
１０９ＲＯＭ
１１１タイミング制御回路

Claims

電力系統の複数の計測アナログ信号をフィルタリングする複数のフィルタ手段と、該フィルタ手段の出力信号を多重化する多重化手段と、該多重化手段の出力をサンプリングし、これをディジタル信号に変換するＡ／Ｄ変換手段と、所定のテストパターンデータを生成するテストデータ送出手段と、該テストデータ送出手段の出力と前記Ａ／Ｄ変換手段の出力とをサンプリング周期毎に交互に格納するバッファ手段と、該バッファ手段から読み出した前記テストデータを検定して前記バッファ手段の異常の有無をチェックする第１の処理手段と、バッファ正常判定によりバッファ出力のディジタルフィルタ演算処理を行う第２の処理手段と、第２の処理手段の出力から系統を監視し、保護・制御を行う第３の処理手段と、を有することを特徴とする電力系統のディジタル保護・制御装置。
前記テストパターンデータは、全ビットが０と全ビットが１のデータとからなり、夫々のデータは交互に前記バッファ手段に格納されることを特徴とする請求項１記載の電力系統のディジタル保護・制御装置。
前記全ビットが０と前記全ビットが１のデータの間に前記Ａ／Ｄ変換手段の出力を内挿して前記バッファ手段へ格納し、或いは、前記全ビットが０又は１のデータの一方が前記バッファ手段に２回格納された後、前記Ａ／Ｄ変換手段の出力を内挿して前記バッファ手段に格納することを特徴とする請求項２記載の電力系統のディジタル保護・制御装置。
前記第２の処理手段は、サンプリング周波数の１／２又は１／４の周波数を伝送零点に設定して前記ディジタルフィルタ演算処理を行うことを特徴とする請求項１記載の電力系統のディジタル保護・制御装置。
前記第２の処理手段は、前記バッファ手段から読み出した前記テストパターンデータが予め設定した内容と異なるときに前記バッファ手段の異常を示す通報を行うことを特徴とする請求項１記載の電力系統のディジタル保護・制御装置。