JPH1169598A

JPH1169598A - アナログ信号監視装置及び電力系統のディジタル保護・制御装置

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Publication number: JPH1169598A
Application number: JP9212953A
Authority: JP
Inventors: Mitsuyasu Kido; 三安城戸; Tomio Chiba; 富雄千葉; Shinji Saito; 真治斉藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-08-07
Filing date: 1997-08-07
Publication date: 1999-03-09
Anticipated expiration: 2017-08-07
Also published as: JP3729224B2

Abstract

(57)【要約】【課題】Ａ／Ｄ変換データを周期的に格納するメモリ
とＣＰＵ間に演算タイミングの制約が生じる、本来の処
理以外に処理時間を割く必要がある、パリティ生成・チ
ェック回路により動作速度が制限される、重み付けの低
いビットの異常は検出し難いため十分なチェックができ
ない等の問題がある。【解決手段】テストパターンデータとして、全て０の
“＄００００”と、全て１の“＄ＦＦＦＦ”を設定す
る。入力信号は、アナログＬＰＦ１０１、１０２、ＭＰ
Ｘ１０３を経てＡ／Ｄ変換器１０４で変換される。この
変換出力と前記テストパターンデータとを交互に、且つ
サンプリング周期毎にバッファメモリ１０７に格納す
る。ＣＰＵ１０８はバッファメモリ１０７から読み出し
たデータを検定し、バッファメモリ１０７の異常の有無
を判定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電力系統等の保護・
制御、特に、保護・制御演算に悪影響を及ぼすことな
く、アナログ入力部のメモリの不良検出を行うための電
力系統のディジタル保護・制御装置及び一般的なアナロ
グ信号の監視を行う監視装置に関するものである。

【０００２】

【従来の技術】電力系統で用いられる従来のディジタル
保護・制御装置として、例えば、「電気協同研究」第５
０巻、第１号に記載されているディジタル保護リレー
（第二世代ディジタルリレー）がある。このディジタル
保護リレーは、アナログ入力部、ディジタル演算処理
部、整定部、出力部の各々を備えて構成されている。そ
の入力部には、折返し誤差防止用のアナログフィルタ、
サンプルホールド回路、マルチプレクサ、Ａ／Ｄ変換器
及びバッファを備えたディジタル信号処理装置が設けら
れている。この様なディジタル保護・制御装置において
は、メモリ（ＲＡＭ）のチェック方法として、マイクロ
プロセッサ（ＣＰＵ）がデータメモリ領域に、所定デー
タを書き込み、この書き込みデータを読み出してデータ
が一致していることをチェックするリード／ライトチェ
ックが採用されている。

【０００３】また、上記以外のチェック方式として、メ
モリデータに冗長ビットを付加し、ＣＰＵのデータ読み
出し時、メモリデータと冗長ビットが所定の形になって
いることをチェックするパリティチェック（parity che
ck）方式がある。さらに、従来より、メモリのチェック
を含んだ常時監視（平衡度監視、零相電流監視、高調波
重畳監視、Ａ／Ｄ精度チェックなど）も行われている。

【０００４】

【発明が解決しようとする課題】しかし、上記した従来
のディジタル保護・制御装置によると、ＣＰＵとメモリ
間の通常のアクセスであれば、十分にメモリのチェック
が可能であるが、例えば、Ａ／Ｄ変換データを周期的に
格納するバッファメモリとＣＰＵ間では、以下の様な課
題が残されている。（ａ）Ａ／Ｄ変換器の変換データを書き込むタイミング
が短周期のため、ＣＰＵ側で十分にタイミングを調整し
てメモリチェックする必要があり、ＣＰＵの演算タイミ
ングに制約が生じる。（ｂ）メモリチェックを行うために、ＣＰＵは所定デー
タの書き込み作業、読み出し作業及びチェック作業が必
要であり、本来の処理以外に処理時間を割く必要があ
る。（ｃ）パリティチェック方式は冗長ビットが必要であ
り、その為、パリティビットを生成する高速回路、及び
パリティをチェックする回路が必要であり、回路規模が
大きくなる。また、動作速度はパリティ生成回路とチェ
ック回路に制約される。（ｄ）メモリチェックを含んだ常時監視（平衡度監視な
ど）は、重み付けの低いビットの異常は検出し難く、十
分なチェックが行えない。以上のような理由から、Ａ／
Ｄ変換データを格納するバッファメモリのメモリチェッ
クは十分とは言い難いものであった。

【０００５】本発明は、上記従来技術の実情に鑑みてな
されたもので、高速回路を付加することなく、簡単な構
成によって確実にバッファメモリ異常を検出することの
できる電力系統のディジタル保護・制御装置を提供する
ことを目的としている。更に本発明の目的は、電力系統
以外の各種のアナログ信号をディジタル化してバッファ
メモリに入れた際のバッファの異常の監視を可能にする
アナログ信号監視装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明は、電力系統の複
数の計測アナログ信号をフィルタリングする複数のフィ
ルタ手段と、該フィルタ手段の出力信号を多重化する多
重化手段と、該多重化手段の出力をサンプリングし、こ
れをディジタル信号に変換するＡ／Ｄ変換手段と、所定
のテストパターンデータを生成するテストデータ送出手
段と、該テストデータ送出手段の出力と前記Ａ／Ｄ変換
手段の出力とをサンプリング周期毎に交互に格納するバ
ッファ手段と、該バッファ手段から読み出した前記テス
トデータを検定して前記バッファ手段の異常の有無をチ
ェックする第１の処理手段と、バッファ正常判定により
バッファ出力のディジタルフィルタ演算処理を行う第２
の処理手段と、第２の処理手段の出力から系統を監視
し、保護・制御を行う第３の処理手段と、を有すること
を特徴とする電力系統のディジタル保護・制御装置を開
示する。

【０００７】更に本発明は、アナログ入力信号をディジ
タル信号に変換するＡ／Ｄ変換手段と、所定のテストパ
ターンデータを生成するテストデータ送出手段と、該テ
ストデータ送出手段の出力と前記Ａ／Ｄ変換手段の出力
とをサンプリング周期毎に交互に格納するバッファ手段
と、該バッファ手段から読み出した前記テストデータを
検定して前記バッファ手段の異常の有無をチェックする
第１の処理手段と、バッファ正常判定によりバッファ出
力のディジタルフィルタ演算処理を行う第２の処理手段
と、第２の処理手段の出力の監視手段と、を有すること
を特徴とするアナログ信号監視装置を開示する。

【０００８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を基に説明する。実施の形態１図１は本発明による電力系統のディジタル保護・制御装
置の一実施の形態を示すブロック図である。また、図２
は図１のディジタル保護・制御装置の動作を示すタイミ
ングチャートであり、図３はメモリ内容を示す説明図で
ある。図１において、１０１〜１０２は電力系統からの
入力信号１００ａを取り込み、サンプリングによる折り
返し誤差を防止するためのアナログフィルタ手段として
の複数のアナログ入力ローパスフィルタ（ＬＰＦ）であ
る。１０３は複数のアナログ入力ローパスフィルタ１０
１，１０２の出力信号を切替信号１００ｂに基づいて切
り替え、１本の信号に多重化する多重化手段としてのマ
ルチプレクサ（ＭＰＸ）である。１０４はサンプル／ホ
ールド（Ｓ／Ｈ）回路を内蔵したＡ／Ｄ変換手段として
のアナログ／ディジタル変換器（Ａ／Ｄ）であり、Ａ／
Ｄ変換指令信号１００ｃに基づいてアナログ入力信号を
ディジタル信号に変換する。１０５は既知データ（テス
トデータ）“０”を取り込むディジタル入力回路であ
り、１０６は既知データ“１”を取り込むディジタル入
力回路である。ディジタル入力回路１０５，１０６は、
夫々Ａ／Ｄ変換器１０４と同一のビット数を有するよう
に構成されている。すなわち、Ａ／Ｄ変換器１０４が１
６ビットであれば、ディジタル入力回路１０５，１０６
も１６ビットの構成とする。Ａ／Ｄ変換器１０４及びデ
ィジタル入力回路１０５，１０６は、バス１１２を介し
てバッファメモリ１０７に接続されている。この接続は
信号（セレクト信号１００ｄ，１００ｅ，１００ｆによ
って制御される。バッファメモリ１０７は）Ａ／Ｄ変換
器１０４、ディジタル入力回路１０５，１０６からのデ
ータを格納するバッファ手段であり、入出力ポートを２
つ備えたデュアルポートメモリ（ＤＰＭ）が用いられ
る。このバッファメモリ１０７が、本発明の監視対象の
デバイスとなっている。このバッファメモリ１０７は書
き込み信号１００ｇにより、内部のメモリセルに入力し
たデータを格納するものである。１０８はマイクロプロ
セッサ（ＣＰＵ）であり、プログラムメモリ（ＲＯＭ）
１０９に従って動作する。このＣＰＵ１０８とＲＯＭ１
０９により処理手段が形成される。なお、動作のタイミ
ングは、電源リセットなどのリセット状態から動く第１
の動作モードと、外部割り込み信号１００ｈを受けて動
く第２の動作モードがある。外部割り込み信号１００ｈ
は、一定の周期毎にＣＰＵ１０８に印加される。１１０
は、保護・制御演算するための入力データを引き渡すた
めのインターフェース回路（バッファＩ／Ｆ）である。
１１１は、タイミング制御信号１００ｂ，１００ｃ，１
００ｄ，１００ｅ，１００ｆ，１００ｇ，１００ｈの各
々を生成するタイミング制御信号生成回路である。１１
２及び１１３はバスである。

【０００９】次に、図２を基に、図１に示したディジタ
ル保護・制御装置の動作について説明する。ここでは、
以下の（ｉ）〜(iii) に示す仕様を前提にして説明す
る。（ｉ）入力チャンネルは「ｃｈ１」〜「ｃｈ１６」の全
１６ｃｈとする。（ii）Ａ／Ｄ変換器１０４は１６ビットとする。 (iii) Ａ／Ｄ変換器１０４におけるサンプリング周波数
は基本的には３．７５°（データの内挿を含む）とし、
電力系統から信号を取り込むサンプリング周波数は７．
５°とする。図２において、まず、（１）及び（２）に
示すように、「ｃｈ１」〜「ｃｈ１６」まで、順次、Ｓ
／ＨとＡ／Ｄ変換の指令信号１００ｃとメモリ書き込み
指令信号１００ｇによって入力データをＡ／Ｄ変換し、
これをバッファメモリ１０７に書き込む。図２の（３）
〜（５）に示す制御信号１００ｄ〜１００ｆの“Ｌレベ
ル”の期間において、期間Ａ〜期間Ｄの４つのパターン
に分割する。夫々のパターンは、重複することのないよ
うに制御する。ここでは、図３のメモリ内容に示す通
り、メモリアドレス“＄００００”〜“＆ＦＦＦＦ”に
対し、次の順序によってデータを格納する。

【００１０】（１) 期間Ａでは、アナログ入力「１ｃ
ｈ」〜「１６ｃｈ」のＡ／Ｄ変換データを順次書き込
む。「１ｃｈ」〜「１６ｃｈ」のデータを書き込むまで
に電気角３．７５°の時間を要する。（２) 期間Ｂでは、既知データ“＄００００”を書き込
む。（３）期間Ｃでは、期間Ａと同様にアナログ入力３ｈ〜
１６ｃｈのＡ／Ｄ変換データを順次書き込む。（４）期間Ｄでは、既知データ“＄ＦＦＦＦ”を書き込
む。以下、この４つのパターン（期間Ａ〜期間Ｄ）を繰返す
ようにする。

【００１１】次に、（６）に示すＣＰＵ割込信号によ
り、３．７５°毎にＣＰＵ１０８に対し、割り込み信号
を発行する。割り込み信号が発行されると、ＣＰＵ１０
８は、基本的にはデータ入力、ディジタルフィルタ演
算、データ出力の各処理を実行する。さらに、期間Ｂ及
び期間Ｄの時刻に書き込んだ既知データ“＄０００
０”、“＄００００”に対するデータ検定処理を期間Ｃ
及び期間Ａで実行する。データ検定（データチェック）
処理の詳細は図３に示すフローチャートに従って説明す
る。まず、データを入力し（ステップ４０１）、現在の
割り込みタイミングがデータ検定１のタイミングか否か
を判定する（ステップ４０２）。データ検定１のタイミ
ングである場合、入力したデータが“＄００００”に一
致するか否かを判定する（ステップ４０３）。“＄００
００”に不一致の場合、「メモリ異常」を通報する（ス
テップ４０４）。また、ステップ４０２でデータ検定１
のタイミングでないことが判定された場合、データ検定
２のタイミングか否かを判定する（ステップ４０５）。
データ検定２のタイミングである旨の判定がなされた場
合、入力データが“＄ＦＦＦＦ”に一致するか否かを判
定する（ステップ４０６）。“＄ＦＦＦＦ”との不一致
が判定された場合、「メモリ異常」を通報する（ステッ
プ４０７）。この通報により、管理者等は適切な処置を
迅速にとることができる。次に、データ検定結果が異常
でない場合（ステップ４０３）、データ検定タイミング
でない場合（ステップ４０５）又はステップ４０６で入
力データと“＄ＦＦＦＦ”の一致が判定された場合に
は、ディジタルフィルタ演算を実施し（ステップ４０
８）、このディジタルフィルタ演算の結果を出力する
（ステップ４０９）。ＣＰＵ１０８は、以上の処理を
３．７５°毎に繰り返し実行する。

【００１２】以上のチェック方法により、全ビット
“１”（“＄ＦＦＦＦ”）のパターンと“０”（“＄０
０００”）のパターンがチェックできる結果、厳密な検
出が可能になる。また、メモリ異常が瞬時に、チェック
データを取り込む毎（７．５°周期）に判定できるた
め、より高速なチェックが行える。しかも、間欠的なメ
モリ異常についてもメモリ異常を検出することができ
る。また、チェックは実際に使用する領域のみのため、
余分なチェック時間を要することがなく、高速に異常検
出を行うことができる。なお、以上の説明では、検定デ
ータは“＄００００”と“＄ＦＦＦＦ”を用いたが、実
入力に対してデジタルフィルタ演算への影響が少ないパ
ターン、例えば、“＄０００１”と、このビットを反転
させたデータである“＄ＦＦＦＥ”の組み合わせ等も可
能である。すなわち、前半のデータ（４分割の２番目）
に対し、後半のデータ（４分割した４番目）は全ビット
反転させ、且つ、その値が十分に小さいものであればよ
い。しかし、実際のデータの精度は、１４ビットが一般
であるので、許容されるデータパターンは、“＄０００
３”と“＄ＦＦＦＣ”、“＄０００２”と“＄ＦＦＦＥ
になる。

【００１３】図５は図１のＣＰＵで実施するディジタル
フィルタの構成を示すブロック図であり、図６はフィル
タ係数導出式の一例（ローパスフィルタ）を示す説明図
である。図５において、５０１，５０２，５０３，５０
４，５０５は乗算ブロック、５０６，５０７は遅延回路
ブロック、５０８，５０９，５１０，５１１は加算回路
である。乗算ブロック５０１は入力端に接続され、出力
端との間に加算回路５０８，５１０の各々が直列接続さ
れている。加算回路５０８と加算回路５１０の間には、
加算回路５０９、乗算ブロック５０３，５０５、加算回
路５１１の各々が直列接続されている。加算回路５０９
と加算回路５１１の間に乗算ブロック５０２，５０４が
直列接続され、加算回路５０８と加算回路５１０の中間
点と乗算ブロック５０３，５０５の中間点との間には遅
延回路ブロック５０６，５０７が直列接続されている。
そして、遅延回路ブロック５０６，５０７の中間点と乗
算ブロック５０２，５０４の中間点とが接続されてい
る。入力Ｘn には、期間Ａ，ＣにおいてＡ／Ｄ変換器１
０４の出力が印加される。

【００１４】次に、ディジタルフィルタの伝達関数につ
いて説明する。ここでは、ディジタルフィルタの一種で
ある２次バイクワッド形ＩＩＲフィルタを例示する（Ｉ
ＩＲフィルタ：Infinaite Inpulse Response Filter 、
再帰形フィルタ）。

【数１】Ｈ(Z)= Ｈ₀ ・｛（１＋Ａ₁・Ｚ^-1＋Ａ₂・
Ｚ^-2）｝／｛（１＋Ｂ₁・Ｚ^-1＋Ｂ₂・Ｚ^-2）｝上式において、Ａ₁，Ａ₂，Ｂ₁，Ｂ₂，Ｈ₀ は図６の係数
導出式により求めることができる。この係数導出式にお
いて、ｆ₀ は遮断周波数（−３ｄＢの周波数）、Ｑは選
択度（尖鋭度）、Ｔはサンプリング周期（１／ｆ₀ ）で
ある。上式に示すＡ₁・Ｚ^-1の演算が遅延回路ブロック
５０６と乗算ブロック５０４、Ａ₂・Ｚ^-2の演算が遅延
回路ブロック５０７と乗算ブロック５０５、Ｂ₁・Ｚ^-1
の演算が遅延回路ブロック５０６と乗算ブロック５０
２、Ｂ₂・Ｚ^-1の演算が遅延回路ブロック５０７と乗算
ブロック５０３で各々実行される。

【００１５】図７の（ａ），（ｂ）は図５の構成のディ
ジタルフィルタの特性例を示している。図７において、
（ａ）は高調波除去用のローパス形のディジタルフィル
タ（ＬＰＦ）の周波数特性例を示し、（ｂ）は高調波除
去用のバンドパス形のディジタルフィルタ（ＢＰＦ）の
周波数特性例を示している。図７の（ａ）において、１
／２ｆ_S の点が３．７５°である。また、図７の（ｂ）
において、第３高調波（ｆ_S ×３）を−１８ｄＢ減衰さ
せた仕様が高調波除去用ＢＰＦの周波数特性の仕様にな
っている。ここで、着目すべき点は、ディジタルフィル
タの周波数−ゲイン特性であり、入力信号を完全に除去
する周波数である伝送零点をサンプリング周波数の１／
２に設定していることである。このことは、内挿データ
（「０データ」及び「−１データ」：負の最小値）を周
期的に含んだ入力データをディジタルフィルタ処理する
場合に特に有効となる。

【００１６】この詳細について、図８を用いて説明す
る。図中、（ａ）は入力信号波形、（ｂ）は入力信号波
形のパワースペクトル、（ｃ）は出力信号波形、（ｄ）
は出力信号波形のパワースペクトルを示している。図８
の（ａ）はメモリチェック用のチェックデータ（「０デ
ータ」及び「−１データ」）をアナログフィルタを介し
た入力信号の間に取り込んだ時の入力信号波形を示し、
７．５°で入力データをサンプリングし、その中間にチ
ェックデータを内挿している。この波形を周波数分析
し、パワースペクトルを見ると（ｂ）の様になり、基本
波ｆ₁ 、若干の高調波ｆ_n 及び１／２ｆ_S の信号成分を
含んでいることがわかる。特に、１／２ｆ_S の周波数成
分が多く含んでいることがわかる。この波形を入力波形
として、上記したローパス形ディジタルフィルタ演算を
施すと、図８の（ｃ）の如く、正弦波上に３．７５°毎
にデータが内挿された形になる。位相の遅れは、ディジ
タルフィルタの周波数特性により生じる。この波形を同
様に周波数分析してパワースペクトルを見ると、図８
（ｄ）に示すように、ディジタルフィルタの特性で、高
調波成分ｆ_n が減衰し、さらに１／２ｆ_S に生じた成分
が大幅に除去される。これは、ディジタルフィルタの伝
送零点を１／２ｆ_S の周波数に存在するようにしたた
め、１／２ｆ_S に生じた成分が大幅に除去できた為であ
る。すなわち、メモリチェック用に取り込んだチェック
データはディジタルフィルタを介すことにより、ディジ
タルフィルタ以降の保護・制御演算を行う保護・制御手
段（図示せず）での保護・制御演算に悪影響を及ぼすこ
とがない。

【００１７】以上の様に、内挿データを含めた入力デー
タのディジタルフィルタ演算処理に際し、サンプリング
周波数の１／２に伝送零点を設けたことにより、内挿に
よる影響を完全に除去できるとともに、所望の入力デー
タ（高調波を除去したデータ）を得ることができる。サ
ンプリング周波数の１／２に伝送零点を設けるフィルタ
としては、低域通過形ディジタルフィルタ（ＬＰＦ）の
ほか、帯域通過形ディジタルフィルタ（ＢＰＦ）があ
る。これらフィルタの特性は、フィルタ係数の変更によ
って所望の特性を自由に得ることができる。以上説明し
た本発明のメモリチェック方法を用いることにより、保
護・制御演算に悪影響を及ぼすことなく、バッファメモ
リのチェックを厳密に実施でき、より高信頼性なシステ
ムを構築することができる。上記実施の形態において
は、メモリチェック用のチェックデータをも含めてフィ
ルタ演算処理するようにしたが、メモリチェック用の信
号は省いて、実際に電力系統から入力した信号のみをフ
ィルタ演算処理するようにしても実現できることは十分
理解できることである。

【００１８】実施の形態２上記実施の形態においては、図８の（ａ）に示すよう
に、１回の処理は、入力→“＄００００”→入力→“＄
ＦＦＦＦ”の４分割の構成から成るものとした。また、
その時のフィルタ特性は（ｂ）の如く、伝送零点周波数
はｆ_S ／２であった。これに対し、第２の実施の形態に
おいては、（ｃ）に示すように、１回の処理を８分割
し、入力→“＄００００”→“＄ＦＦＦＦ”→“＄００
００”→入力→“＄ＦＦＦＦ”→“＄００００”→“＄
ＦＦＦＦ”にしている。この場合、伝送零点周波数は
（ｄ）に示すように、ｆ_S ／４に設定される。このよう
に、内挿する検定データ数を増加させ、フィルタの伝送
零点周波数を変更することができる。

【００１９】尚、電力系統の計測アナログ信号の例で述
べたが、プラントやプロセスからのアナログ信号の監視
・制御、計測系からのアナログ信号の監視・制御にも適
用できる。また監視・制御以外の処理にも適用できる。
これらの例では、当然にディジタルフィルタの出力側に
は本来の監視手段を持つ。

【００２０】

【発明の効果】以上より明らかなように、本発明によれ
ば、電力系統のディジタル保護・制御装置や一般のアナ
ログ入力信号の監視装置等でのアナログ入力部のバッフ
ァメモリのチェックが高速かつ厳密に行え、且つ、保護
・制御演算に悪影響を及ぼすことがなく、高信頼度なシ
ステムを構築することができる。また、実際に使用する
領域のみをチェックするため、余分なチェック時間がか
かることがなく、高速に異常を検出することができる。
更に、バッファメモリのチェックを厳密に実施できるた
め、高信頼性なシステムの構築が可能になる。また、テ
ストデータを内挿してサンプリング周期を実際のアナロ
グ入力信号の１／２の周期でデジタルフィルタ処理を行
うことにより、時間軸上の分解能を実入力信号の取り込
みの２倍に高めることが可能になる。

【図面の簡単な説明】

【図１】本発明のディジタル保護・制御装置の実施の形
態を示すブロック図である。

【図２】図１の構成によるディジタル保護・制御装置の
動作を示すタイミング波形図である。

【図３】図１のバッファメモリの格納状況を示す説明図
である。

【図４】本発明のディジタル保護・制御装置の処理例を
示すフローチャートである。

【図５】ディジタルフィルタの構成例を示すブロック図
である。

【図６】図５の各部におけるフィルタ係数の導出式を示
す説明図である。

【図７】ディジタルフィルタの周波数特性図である。

【図８】入出力信号波形図及びパワースペクトル波形図
である。

【図９】本発明の第１の実施の形態と第２の実施の形態
の各々の信号格納形式の説明図、及び周波数特性図であ
る。

【符号の説明】

１０１，１０２アナログ入力ローパスフィルタ（ＬＰ
Ｆ）１０３マルチプレクサ（ＭＰＸ）１０４アナログ／ディジタル（Ａ／Ｄ）変換器１０５，１０６ディジタル入力回路１０７バッファメモリ１０８マイクロプロセッサ（ＣＰＵ）１０９ＲＯＭ１１１タイミング制御回路

Claims

【特許請求の範囲】

【請求項１】アナログ入力信号をディジタル信号に変
換するＡ／Ｄ変換手段と、所定のテストパターンデータ
を生成するテストデータ送出手段と、該テストデータ送
出手段の出力と前記Ａ／Ｄ変換手段の出力とをサンプリ
ング周期毎に交互に格納するバッファ手段と、該バッフ
ァ手段から読み出した前記テストデータを検定して前記
バッファ手段の異常の有無をチェックする第１の処理手
段と、バッファ正常判定によりバッファ出力のディジタ
ルフィルタ演算処理を行う第２の処理手段と、第２の処
理手段の出力の監視手段と、を有することを特徴とする
アナログ信号監視装置。
【請求項２】前記テストパターンデータは、全ビット
が０と全ビットが１のデータとからなり、夫々のデータ
は交互に前記バッファ手段に格納されると共に、前記全
ビットが０と前記全ビットが１のデータの間に前記Ａ／
Ｄ変換手段の出力を内挿して前記バッファ手段へ格納
し、或いは、前記全ビットが０又は１のデータの一方が
前記バッファ手段に２回格納された後、前記Ａ／Ｄ変換
手段の出力を内挿して前記バッファ手段に格納すること
を特徴とする請求項１記載のアナログ信号監視装置。
【請求項３】前記第２の処理手段は、サンプリング周
波数の１／２又は１／４の周波数を伝送零点に設定して
前記ディジタルフィルタ演算処理を行うことを特徴とす
る請求項１記載のアナログ信号監視装置。
【請求項４】第２の処理手段は、バッファ正常判定の
他に、データ検定タイミングでない時か入力データとテ
ストデータの一部が一致した時かのいずれかでも作動す
るものとした請求項１記載のアナログ信号監視装置。
【請求項５】電力系統の複数の計測アナログ信号をフ
ィルタリングする複数のフィルタ手段と、該フィルタ手
段の出力信号を多重化する多重化手段と、該多重化手段
の出力をサンプリングし、これをディジタル信号に変換
するＡ／Ｄ変換手段と、所定のテストパターンデータを
生成するテストデータ送出手段と、該テストデータ送出
手段の出力と前記Ａ／Ｄ変換手段の出力とをサンプリン
グ周期毎に交互に格納するバッファ手段と、該バッファ
手段から読み出した前記テストデータを検定して前記バ
ッファ手段の異常の有無をチェックする第１の処理手段
と、バッファ正常判定によりバッファ出力のディジタル
フィルタ演算処理を行う第２の処理手段と、第２の処理
手段の出力から系統を監視し、保護・制御を行う第３の
処理手段と、を有することを特徴とする電力系統のディ
ジタル保護・制御装置。
【請求項６】前記テストパターンデータは、全ビット
が０と全ビットが１のデータとからなり、夫々のデータ
は交互に前記バッファ手段に格納されることを特徴とす
る請求項５記載の電力系統のディジタル保護・制御装
置。
【請求項７】前記全ビットが０と前記全ビットが１の
データの間に前記Ａ／Ｄ変換手段の出力を内挿して前記
バッファ手段へ格納し、或いは、前記全ビットが０又は
１のデータの一方が前記バッファ手段に２回格納された
後、前記Ａ／Ｄ変換手段の出力を内挿して前記バッファ
手段に格納することを特徴とする請求項６記載の電力系
統のディジタル保護・制御装置。
【請求項８】前記第２の処理手段は、サンプリング周
波数の１／２又は１／４の周波数を伝送零点に設定して
前記ディジタルフィルタ演算処理を行うことを特徴とす
る請求項５記載の電力系統のディジタル保護・制御装
置。
【請求項９】前記第２の処理手段は、前記バッファ手
段から読み出した前記テストパターンデータが予め設定
した内容と異なるときに前記バッファ手段の異常を示す
通報を行うことを特徴とする請求項５記載の電力系統の
ディジタル保護・制御装置。
【請求項１０】第２の処理手段は、バッファ正常判定
の他に、データ検定タイミングでない時か入力データと
テストデータの一部が一致した時かのいずれかでも作動
するものとした請求項５記載の電力系統のディジタル保
護・制御装置。