JP2656534B2 - デイジタル保護継電装置 - Google Patents
デイジタル保護継電装置Info
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- JP2656534B2 JP2656534B2 JP63078025A JP7802588A JP2656534B2 JP 2656534 B2 JP2656534 B2 JP 2656534B2 JP 63078025 A JP63078025 A JP 63078025A JP 7802588 A JP7802588 A JP 7802588A JP 2656534 B2 JP2656534 B2 JP 2656534B2
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- digital
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デイジタル保護継電装置に係り、特に、入
力フイルタをデイジタルフイルタにて構成し、サンプリ
ング周期を変更することにより、入力回路の点検を容易
にしたデイジタル保護継電装置に関する。
力フイルタをデイジタルフイルタにて構成し、サンプリ
ング周期を変更することにより、入力回路の点検を容易
にしたデイジタル保護継電装置に関する。
従来デイジタル保護リレーは、電気学会雑誌105巻、1
2号、12頁（昭60）において論じられているように入力
部、処理部、整定部及び出力部に分割されており、特に
入力部はアナログフイルタを入力チヤネル数設けてい
る。また、入力部の点検を行うために、外部から点検入
力（高調波）を印加する発振器及び点検回路（加算回路
など）を備えていた。
2号、12頁（昭60）において論じられているように入力
部、処理部、整定部及び出力部に分割されており、特に
入力部はアナログフイルタを入力チヤネル数設けてい
る。また、入力部の点検を行うために、外部から点検入
力（高調波）を印加する発振器及び点検回路（加算回路
など）を備えていた。
上記従来技術は、点検を行う際に印加する電圧（高調
波）は保護リレーの定格電圧（110V）と同程度であるた
めに、装置の小形化が図れない問題がある。
波）は保護リレーの定格電圧（110V）と同程度であるた
めに、装置の小形化が図れない問題がある。
また、加算回路等の付加回路が必要であるため入力回
路自体も小形化できない。さらに、入力フイルタ及び点
検回路等に用いる素子数も多く、信頼度を向上させるこ
とが困難であつた。
路自体も小形化できない。さらに、入力フイルタ及び点
検回路等に用いる素子数も多く、信頼度を向上させるこ
とが困難であつた。
本発明の目的は、上記従来技術の欠点を克服し、保護
リレーの入力回路の点検を容易にすると共に、大幅な小
形化を図り、信頼度を向上させるデイジタル保護継電器
を提供することにある。
リレーの入力回路の点検を容易にすると共に、大幅な小
形化を図り、信頼度を向上させるデイジタル保護継電器
を提供することにある。
上記目的は、 （１）アナログ信号を入力し、デイジタル量に変換する
A/D変換部及びDSP（デイジタルシグナルプロセツサ）を
同一プリント基板に搭載する。
A/D変換部及びDSP（デイジタルシグナルプロセツサ）を
同一プリント基板に搭載する。
（２）入力フイルタを、DSPを用いてデイジタルフイル
タとして構成する。
タとして構成する。
（３）タイミング発生部の後段に、分周回路及び分周回
路の複数の出力を選択する選択スイツチを設け、この出
力をサンプリング指令及びA/D指令信号として用いる。
路の複数の出力を選択する選択スイツチを設け、この出
力をサンプリング指令及びA/D指令信号として用いる。
以上のように、入力フイルタをデイジタルフイルタと
し、S/H回路及びA/D変換器の動作を外部信号より制御で
きるようにする。さらに、上記したS/H回路及びA/D変換
器の動作させる信号の周期を変え、それに対するフイル
タの出力を求め、通常時との差を求めるようにする。
し、S/H回路及びA/D変換器の動作を外部信号より制御で
きるようにする。さらに、上記したS/H回路及びA/D変換
器の動作させる信号の周期を変え、それに対するフイル
タの出力を求め、通常時との差を求めるようにする。
以上より、上記目的は達成できる。
（１）DSPは、A/D変換した入力データ及び、フイルタ係
数による演算をサンプリング周期ごと繰返すことにより
デイジタルフイルタが実現できる。
数による演算をサンプリング周期ごと繰返すことにより
デイジタルフイルタが実現できる。
（２）点検時のS/H回路及びA/D変換器は、通常のｎ倍の
周期で動作させると共に、DSPもこれに合わせて起動す
る。
周期で動作させると共に、DSPもこれに合わせて起動す
る。
従つて、通常時の点検時には、フイルタの中心周波数
が異なるため、フイルタの出力振幅が異なる。
が異なるため、フイルタの出力振幅が異なる。
この、通常時の振幅と点検時の振幅の差を求め、この
差が許容値の範囲内にあるかどいうかを検出することに
より、DSPを含む入力回路の点検ができる。
差が許容値の範囲内にあるかどいうかを検出することに
より、DSPを含む入力回路の点検ができる。
〔実施例〕 以下、本発明の一実施例を図面を用いて説明する。第
１図は本発明を適用するデイジタルフイルタのブロツク
構成を示す。
１図は本発明を適用するデイジタルフイルタのブロツク
構成を示す。
図において、ａはアナログ入力を取込み、デイジタル
データに変換し、デイジタル的にフイルタリングを行う
ブロツクである。ｂは、標準化バス（例えば、VMEバス,
MULTIバスなど）である。ｃは、システム制御部であ
る。
データに変換し、デイジタル的にフイルタリングを行う
ブロツクである。ｂは、標準化バス（例えば、VMEバス,
MULTIバスなど）である。ｃは、システム制御部であ
る。
第１図のａのブロツク内について説明する。
図において、1A,1B及び1Nは外部から入力するアナロ
グ信号inA,inB及びinNに重畳する高調波を除去するため
のローパスフイルタ（主に、サンプリングによる折返し
誤差防止用に用いる）である。2A,2B及び2Nはサンプル
ホールド回路、３はマルチプレクサ、４はアナログ−デ
イジタル変換回路、５はA/D変換データのバツフアメモ
リとして用いるFIFO（First−IN/First Out:先入れ先出
しメモリ）、６は、DSP（Digital Signal Processer:デ
イジタル信号処理プロセツサ「以下、DSPと呼ぶ］）、
７は、DSPのインストラクシヨン用のROM（Read Only Me
mory:読出し専用メモリ）、８は内部バス９はデユアル
ポートRAM、10はインタフエース回路、11はタイミング
制御部、12はインタフエース回路、13はシステムコント
ロール用CPUである。
グ信号inA,inB及びinNに重畳する高調波を除去するため
のローパスフイルタ（主に、サンプリングによる折返し
誤差防止用に用いる）である。2A,2B及び2Nはサンプル
ホールド回路、３はマルチプレクサ、４はアナログ−デ
イジタル変換回路、５はA/D変換データのバツフアメモ
リとして用いるFIFO（First−IN/First Out:先入れ先出
しメモリ）、６は、DSP（Digital Signal Processer:デ
イジタル信号処理プロセツサ「以下、DSPと呼ぶ］）、
７は、DSPのインストラクシヨン用のROM（Read Only Me
mory:読出し専用メモリ）、８は内部バス９はデユアル
ポートRAM、10はインタフエース回路、11はタイミング
制御部、12はインタフエース回路、13はシステムコント
ロール用CPUである。
次に、第１図の６に示したDSPの構成を第２図に示
す。第２図において、１は外部メモリのアドレス指定を
行うアドレスレジスタ、２はパラレル・ポートとして使
用するデータレジスタ、４は、ｎ×ｎビツトの高速並列
乗算器である。これは、入力データａ及びｂの内容を１
インストラクシヨンサイクルの間に乗算し、結果とを出
力するものである。５はインストラクシヨン用ROM、６
はALU（Arithmetic Logic Unit）であり、加減算等を行
う演算部、７はアキユムレータ等のレジスタ８は外部と
の制御信号a,b及びｃなど割込み等をコントロールする
制御回路、９はDSP内の内部バスである。
す。第２図において、１は外部メモリのアドレス指定を
行うアドレスレジスタ、２はパラレル・ポートとして使
用するデータレジスタ、４は、ｎ×ｎビツトの高速並列
乗算器である。これは、入力データａ及びｂの内容を１
インストラクシヨンサイクルの間に乗算し、結果とを出
力するものである。５はインストラクシヨン用ROM、６
はALU（Arithmetic Logic Unit）であり、加減算等を行
う演算部、７はアキユムレータ等のレジスタ８は外部と
の制御信号a,b及びｃなど割込み等をコントロールする
制御回路、９はDSP内の内部バスである。
DSPの特徴としては、先に述べたが１インストラクシ
ヨンサイクルの間に積和演算が可能であること、さらに
は、パイプライン処理が可能であることなどにより、固
定及び浮動小数点データの高速な数値演算が実現できる
ことである。
ヨンサイクルの間に積和演算が可能であること、さらに
は、パイプライン処理が可能であることなどにより、固
定及び浮動小数点データの高速な数値演算が実現できる
ことである。
以上より、DSPを用いると固定及び浮動小数データの
演算を繰返すデイジタルフイルタ等の演算が容易に実現
できる。
演算を繰返すデイジタルフイルタ等の演算が容易に実現
できる。
次に、デイジタルフイルタについて説明する。
第３図には、デイジタルフイルタの代表的なブロツク
構成を示す。第３図において、（ａ）はIIR（Infinite
−extent Impulse Response）フイルタ、（ｂ）はFIR
（Finite−extent Impulse Response）フイルタであ
る。
構成を示す。第３図において、（ａ）はIIR（Infinite
−extent Impulse Response）フイルタ、（ｂ）はFIR
（Finite−extent Impulse Response）フイルタであ
る。
（ａ）において、Xnは入力信号、１はゲイン係数Ｈ、2,
3,4及び５はフイルタ係数B1,B2,A1及びA2である。６は
信号Wnをサンプリング周期Ｔの１時刻分遅延したブロツ
ク（Wn-1）、７は２時刻分遅延したブロツク（Wn-1）、
8,9,10及び11は加算部、Ynはフイルタの出力信号であ
る。
3,4及び５はフイルタ係数B1,B2,A1及びA2である。６は
信号Wnをサンプリング周期Ｔの１時刻分遅延したブロツ
ク（Wn-1）、７は２時刻分遅延したブロツク（Wn-1）、
8,9,10及び11は加算部、Ynはフイルタの出力信号であ
る。
（ｂ）において、Xn′は入力信号、12はXn′を１時刻分
遅延したブロツク（Xn′-1）、13はXn′を２時刻遅延し
たブロツク（Xn′-2）、14,15及び16はフイルタ係数
A0′,A1′及びA2′,17及び18は加算部、Yn′はフイルタ
出力である。
遅延したブロツク（Xn′-1）、13はXn′を２時刻遅延し
たブロツク（Xn′-2）、14,15及び16はフイルタ係数
A0′,A1′及びA2′,17及び18は加算部、Yn′はフイルタ
出力である。
次にデイジタルフイルタの演算式について説明する。
第３図（ａ）に示したIIR形フイルタの演算式を以下に
示す。
第３図（ａ）に示したIIR形フイルタの演算式を以下に
示す。
Wn＝Ｈ・Xn＋B1・Wn-1＋B2・Wn-2 ……（１） Yn＝Wn＋A1・Wn-1＋A2・Wn-2 ……（２） H:ゲイン係数 A1,A2,B1,A2:フイルタ係数 Xn:入力データ Yn:出力データ Wn-1:Wnの１時刻遅延データ Wn-2: 〃２ 〃 上記した（１）及び（２）式にて示したフイルタ係数
により、同一の構成でローパス、バンドパス、ハイパ
ス、ノツチ及びオールパスフイルタが実現できる。以下
に、各フイルタの伝達関数を示す。
により、同一の構成でローパス、バンドパス、ハイパ
ス、ノツチ及びオールパスフイルタが実現できる。以下
に、各フイルタの伝達関数を示す。
γ＝2cos2π0T ……（６−２） T:サンプリング周期0 :阻止周波数 FIR形フイルタの演算式を以下に示す。
Yn′＝A0′・Xn′＋A1′・Xn′-1＋A2・Xn′-2 ……（８） 次に、第１図に示したブロツクを用いた、デイジタル
フイルタの動作アルゴリズムについて説明する。
フイルタの動作アルゴリズムについて説明する。
第４図は、デイジタルフイルタのDSPにおける動作ア
ルゴリズム例を示す。このアルゴリズムはフイルタをII
R形（バイクワツド形）とした例である。
ルゴリズム例を示す。このアルゴリズムはフイルタをII
R形（バイクワツド形）とした例である。
第４図において、１に示すブロツクでは、ROMに書込
んだDSPの設定条件（イニシヤル値）をDSPに転送する。
２に示すブロツクでは、外部RAMに書込んだフイルタ係
数をDSP内のメモリに転送する。３に示すブロツクではF
IFOに書込んだA/D変換した電圧、電流データをDSP内の
メモリに転送する。４に示すブロツクでは、（１）及び
（２）式に示したフイルタ演算を行う。５に示すブロツ
クでは演算結果を外部のRAMへ転送する。５に示すブロ
ツク終了後再び、３に示すデータ入力のブロツクへ進
む。この一連の処理を周期Ｔごと繰返す。
んだDSPの設定条件（イニシヤル値）をDSPに転送する。
２に示すブロツクでは、外部RAMに書込んだフイルタ係
数をDSP内のメモリに転送する。３に示すブロツクではF
IFOに書込んだA/D変換した電圧、電流データをDSP内の
メモリに転送する。４に示すブロツクでは、（１）及び
（２）式に示したフイルタ演算を行う。５に示すブロツ
クでは演算結果を外部のRAMへ転送する。５に示すブロ
ツク終了後再び、３に示すデータ入力のブロツクへ進
む。この一連の処理を周期Ｔごと繰返す。
次に本発明の動作について説明する。
第５図は、第１図の11に示したタイミング制御部内の
ブロツク図である。第５図において、１はタイミング発
生回路、２はカウンタ、３は選択スイツチである。α
は、選択指令信号、βは出力信号（S/H,A/D等の制御ク
ロツク信号）である。
ブロツク図である。第５図において、１はタイミング発
生回路、２はカウンタ、３は選択スイツチである。α
は、選択指令信号、βは出力信号（S/H,A/D等の制御ク
ロツク信号）である。
２に示すカウンタの例は、16進カウンタである。
CLK信号を入力し、1/2,1/4,1/8及び1/16に分周した出
力信号QA,QB,QC及びQDを出力する。ここで、３にて示す
選択スイツチは、αにて示す選択指令信号にて、QA,QB,
QC及びQDの中から１つを任意に選択できる。通常、デイ
ジタルフイルタ用のクロツクとして、QBを選択する。
力信号QA,QB,QC及びQDを出力する。ここで、３にて示す
選択スイツチは、αにて示す選択指令信号にて、QA,QB,
QC及びQDの中から１つを任意に選択できる。通常、デイ
ジタルフイルタ用のクロツクとして、QBを選択する。
第６図は、本発明のDSPによるデイジタルフイルタの
点検動作を示す処理フロー図である。
点検動作を示す処理フロー図である。
まず、１に示すブロツクでは分周回路選択スイツチを
“QB選択”にする。２に示すブロツクでは、１に示すブ
ロツクの条件におけるフイルタ演算の結果をｎサイクル
分入力する。この入力のｎサイクル分の絶対値を求め
る。ここでこの絶対値をとする。
“QB選択”にする。２に示すブロツクでは、１に示すブ
ロツクの条件におけるフイルタ演算の結果をｎサイクル
分入力する。この入力のｎサイクル分の絶対値を求め
る。ここでこの絶対値をとする。
次に、３に示すブロツクでは、分周回路選択スイツチ
を“QA選択”にする。４に示すブロツクでは、２のブロ
ツク同様、フイルタ演算の結果を、ｎサイクル分入力す
る。この入力のｎサイクル分の絶対値を求める。ここで
この絶対値をとする。
を“QA選択”にする。４に示すブロツクでは、２のブロ
ツク同様、フイルタ演算の結果を、ｎサイクル分入力す
る。この入力のｎサイクル分の絶対値を求める。ここで
この絶対値をとする。
５に示すブロツクでは、以下に示す異常検出演算を行
う。
う。
Ｘ＝−− ……（９） （９）式において、はクロツクQB時のフイルタ出力
のｎサイクル絶対値データ、はクロツクQA時のフイル
タ出力のｎサイクル絶対値データである。
のｎサイクル絶対値データ、はクロツクQA時のフイル
タ出力のｎサイクル絶対値データである。
ここで、バンドパスフイルタを例にとつて説明する。
バンドパスフイルタの中心周波数０及び選択度Ｑは以
下の式で表わすことができる。
バンドパスフイルタの中心周波数０及び選択度Ｑは以
下の式で表わすことができる。
すなわち、“QA選択”から“QB選択”とすることによ
りデイジタルフイルタのサンプリング周期が1/2倍とな
る。従つて、（10）及び（11）式により選択度Ｑは変わ
らず、中心周波数のみが２倍となることが理解できる。
りデイジタルフイルタのサンプリング周期が1/2倍とな
る。従つて、（10）及び（11）式により選択度Ｑは変わ
らず、中心周波数のみが２倍となることが理解できる。
第７図に、“QB選択”時及び“QA選択”時におけるサ
ンプリング指令、A/D変換動作、DSP処理内容を示す。第
８図には、“QB選択”時及び“QA選択”時のゲイン−周
波数特性例を示す。第８図において入力信号の周波数が
inの場合、“QB選択”時のゲインはMb“QA選択”時の
ゲインはMaとなり、減衰することがわかる。
ンプリング指令、A/D変換動作、DSP処理内容を示す。第
８図には、“QB選択”時及び“QA選択”時のゲイン−周
波数特性例を示す。第８図において入力信号の周波数が
inの場合、“QB選択”時のゲインはMb“QA選択”時の
ゲインはMaとなり、減衰することがわかる。
第９図にはフイルタの入力信号“QB選択”時及び“QA
選択”時のバンドパスフイルタ出力及び絶対値，の
波形例を示す。
選択”時のバンドパスフイルタ出力及び絶対値，の
波形例を示す。
ここで、デイジタルフイルタが正常に動作しているな
らば、第８図において、in入力時のゲインMa及びMbの
差は一定である。この値をとする。従つて、（ａ）式
より求めた値Ｘは、一定の値となる。
らば、第８図において、in入力時のゲインMa及びMbの
差は一定である。この値をとする。従つて、（ａ）式
より求めた値Ｘは、一定の値となる。
第６図の６に示すブロツクでは、（ａ）式より求めた
値が許容値εより大きいかどうかを判定する。ここで、
大きいならば、デイジタルフイルタに何らかの異常が発
生していることになるので、７にて示すブロツクに進
み、異常表示する。
値が許容値εより大きいかどうかを判定する。ここで、
大きいならば、デイジタルフイルタに何らかの異常が発
生していることになるので、７にて示すブロツクに進
み、異常表示する。
このように、デイジタルフイルタのサンプリング周期
Ｔを強制的に変化させ、その出力と通常時の値の差を求
め、さらに既知のデータの差を求め、許容値と比較する
ことにより、容易に異常検出が可能である。本実施例で
は、サンプリング周期を高くする方法について述べた
が、低くする方法でも同様にして異常検出できることは
言うまでもない。
Ｔを強制的に変化させ、その出力と通常時の値の差を求
め、さらに既知のデータの差を求め、許容値と比較する
ことにより、容易に異常検出が可能である。本実施例で
は、サンプリング周期を高くする方法について述べた
が、低くする方法でも同様にして異常検出できることは
言うまでもない。
本発明によればLPF、S/H回路、MPX,A/D変換器、RAM及
びDSPから構成するデイジタルフイルタの異常検出を容
易にでき、信頼度を大幅に向上できる。また、上記した
LPF,S/H回路,MPXA/D変換器を含め、一貫した点検がで
き、システム的にもより一層の信頼度向上ができる。
びDSPから構成するデイジタルフイルタの異常検出を容
易にでき、信頼度を大幅に向上できる。また、上記した
LPF,S/H回路,MPXA/D変換器を含め、一貫した点検がで
き、システム的にもより一層の信頼度向上ができる。
さらに、点検用の付加回路を必要としないため、保護
リレー装置の小形化を図ることができる。
リレー装置の小形化を図ることができる。
第１図は本発明の実施例のブロツク構成図、第２図はDS
Pの内部のブロツク構成図、第３図はデイジタルフイル
タのブロツク構成図、第４図はDSPによるデイジタルフ
イルタの処理フロー図、第５図はタイミング制御回路の
構成図、第６図は本発明の点検方法の処理フロー図、第
７図はA/D及びDSPの動作のタイミング図、第８図はバン
ドパスフイルタのゲイン周波数特性図、第９図はデイジ
タルフイルタの出力波形図を示す。 1A,1B,1N……ローパスフイルタ、2A,2B,2N……サンプル
ホールド回路、３……マルチプレクサ、６……DSP、８
……内部バス。
Pの内部のブロツク構成図、第３図はデイジタルフイル
タのブロツク構成図、第４図はDSPによるデイジタルフ
イルタの処理フロー図、第５図はタイミング制御回路の
構成図、第６図は本発明の点検方法の処理フロー図、第
７図はA/D及びDSPの動作のタイミング図、第８図はバン
ドパスフイルタのゲイン周波数特性図、第９図はデイジ
タルフイルタの出力波形図を示す。 1A,1B,1N……ローパスフイルタ、2A,2B,2N……サンプル
ホールド回路、３……マルチプレクサ、６……DSP、８
……内部バス。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−227628（ＪＰ，Ａ) 特開 昭61−88716（ＪＰ，Ａ) 特開 昭57−118421（ＪＰ，Ａ)
Claims (1)
- 【請求項１】電力系統から得られる複数の電圧及び電流
のアナログデータ毎に、折返し誤差防止アナログフィル
タを介してサンプルホールドするサンプルホールド回路
を複数設け、 前記複数のサンプルホールド回路からの出力を取り出し
てA/D変換器に入力するマルチプレクサと、 前記マルチプレクサから入力したデータをA/D変換するA
/D変換器と、 前記A/D変換器によってA/D変換したデジタルデータを記
憶するバツファメモリと、 前記デジタルデータのデジタルフィルタ演算を行うデジ
タルシグナルプロセッサと、 前記サンプルホールド回路へのサンプルホールド指令信
号、前記A/D変換器へのA/D変換指令信号および前記デジ
タルシグナルプロセッサへの演算制御指令信号の周期を
制御するタイミング制御回路とを、入力回路として備え
たデジタル保護継電装置において、 前記タイミング制御回路によって制御される前記サンプ
ルホールド指令信号、前記A/D変換指令信号および前記
演算制御指令信号の周期を、強制的に変更させ、変更時
と通常時とのデジタルフィルタ出力値の差を求め、この
差をあらかじめ設定した所定値と比較する手段を有し、 この比較結果によって、前記入力回路の異常点検を行う
ことを特徴としたデジタル保護継電回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078025A JP2656534B2 (ja) | 1988-04-01 | 1988-04-01 | デイジタル保護継電装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63078025A JP2656534B2 (ja) | 1988-04-01 | 1988-04-01 | デイジタル保護継電装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01255425A JPH01255425A (ja) | 1989-10-12 |
| JP2656534B2 true JP2656534B2 (ja) | 1997-09-24 |
Family
ID=13650271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63078025A Expired - Fee Related JP2656534B2 (ja) | 1988-04-01 | 1988-04-01 | デイジタル保護継電装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2656534B2 (ja) |
-
1988
- 1988-04-01 JP JP63078025A patent/JP2656534B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH01255425A (ja) | 1989-10-12 |
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